TWI384756B - 移位暫存器 - Google Patents

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Description

移位暫存器
本發明是有關於顯示技術領域，且特別是有關於一種移位暫存器，適於應用於主動式矩陣顯示器之閘極驅動電路。
功能先進的顯示器在消費性電子產品中扮演重要角色，其中主動式矩陣液晶顯示器作為具有高解析度之彩色螢幕已被廣泛應用各種電子裝置如行動電話、個人數位助理(PDA)、數位相機、電腦螢幕或筆記型電腦螢幕。而移位暫存器作為液晶顯示器之閘極驅動電路中的重要電子元件，其用以驅動液晶顯示面板中的多條閘極線，因此移位暫存器之電路設計對液晶顯示面板之效能(例如功耗)具有決定性之影響。
習知之陣列上閘極(GOA)型閘極驅動電路包括多個級聯耦接的移位暫存器，用以產生閘極脈衝訊號以依序驅動各條閘極線；而每一移位暫存器中的上拉電路皆係採用單閘極電晶體(single gate transistor)來輸出閘極脈衝訊號。
為滿足日益增加的高解析度需求，有必要增加單閘極電晶體的尺寸來增大其導通電流以達成高解析度所需之較大的驅動能力；然而，較大尺寸的單閘極電晶體勢必造成較大的功耗。
本發明的目的之一在提供一種移位暫存器，以克服先前技術中存在的問題。
本發明提出的一種移位暫存器，包括控制電路、上拉電路以及下拉電路。其中，控制電路於其被致能期間依據啟始訊號產生控制訊號。上拉電路包括一個雙閘極電晶體，且此上拉電路於其被控制訊號致能期間依據時脈訊號產生閘極脈衝訊號。前述雙閘極電晶體之第一閘極因電性耦接關係而接收控制訊號，雙閘極電晶體之第二閘極因電性耦接關係而接收預設電壓，雙閘極電晶體之第一源/汲極作為閘極脈衝訊號之輸出端，雙閘極電晶體之第二源/汲極因電性耦接關係而接收時脈訊號；下拉電路於上拉電路未被致能期間將雙閘極電晶體之第一閘極的電位及閘極脈衝訊號之輸出端的電位下拉至電源電位。
在本發明的一實施例中，上述之移位暫存器更包括重置電路。此重置電路用以重置雙閘極電晶體之第一閘極的電位與閘極脈衝訊號之輸出端的電位。
在本發明的一實施例中，上述之控制電路包括第一電晶體及第二電晶體；其中。第一電晶體之閘極因電性耦接關係而接收致能訊號，第一電晶體之第一源/汲極電性耦接至第二電晶體之閘極，第一電晶體之第二源/汲極因電性耦接關係而接收與上述時脈訊號互為反相之另一時脈訊號，第二電晶體之第一源/汲極作為控制訊號之輸出端，第二電晶體之第二源/汲極因電性耦接關係而接收上述之啟始訊號。又或者，上述之控制電路包括單個電晶體，且此電晶體之第一源/汲極作為控制訊號之輸出端，電晶體之閘極與第二源/汲極電性相接以接收上述之啟始訊號。
在本發明的一實施例中，上述之雙閘極電晶體之第二閘極與第一閘極相連接。
在本發明的一實施例中，上述之雙閘極電晶體之第二閘極與第一閘極相互獨立而不相連接。
在本發明的一實施例中，上述之雙閘極電晶體之第二閘極電性耦接至直流電壓。
在本發明的一實施例中，上述之雙閘極電晶體之第二閘極電性耦接至變化的電壓。
在本發明的一實施例中，上述之雙閘極電晶體之第二閘極電性耦接至上述之閘極脈衝訊號的輸出端。
在本發明的一實施例中，上述之上拉電路更包括電容，其電性耦接於雙閘極電晶體的第一閘極與雙閘極電晶體的第一源/汲極之間。
本發明實施例在上拉電路中採用雙閘極電晶體，而雙閘極電晶體相對於單閘極電晶體而言，在相同的尺寸條件下具有相對較大的導通電流；因此雙閘極電晶體可具有較小之尺寸而能達成低功耗之功效。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
參見圖1，其為根據本發明實施例提出的一種移位暫存器10，而耦接多級的移位暫存器可以形成一閘極驅動電路(未繪示)，例如陣列上閘極驅動電路(Gate Driver On Array,GOA)。此外，移位暫存器10可為這些級聯耦接的移位暫存器中之任意一級。
如圖1所示，其為移位暫存器10之電路結構框圖。具體地，移位暫存器10包括控制電路11、上拉電路13、下拉電路15以及重置電路17。
對於移位暫存器10之控制電路11的電路配置，一方面，當移位暫存器10作為多個級聯耦接之移位暫存器中除第一級移位暫存器之外的任意移位暫存器時，其之控制電路11可採用如圖1所示之電路配置；具體地，控制電路11包括以級聯方式電性相接之電晶體T1b與電晶體T1；電晶體T1b之閘極因電性耦接關係而接收致能訊號Q(N-1)(N為正整數且大於1)，電晶體T1b之源/汲極電性耦接至電晶體T1之閘極，電晶體T1b之汲/源極因電性耦接關係而接收時脈訊號XCK；電晶體T1之源/汲極電性耦接至節點Q，電晶體T1之汲/源極因電性耦接關係而接收啟始訊號ST(N-1)。當電晶體T1因致能訊號Q(N-1)透過控制電晶體T1b而被致能時，電晶體T1將依據啟始訊號ST(N-1)產生控制訊號至節點Q處。在此，啟始訊號ST(N-1)及致能訊號Q(N-1)皆由前一級移位暫存器產生，並且於本實施例中，啟始訊號ST(N-1)來自於前一級移位暫存器之節點Q處，而致能訊號Q(N-1)為前一級移位暫存器產生之閘極脈衝訊號。
另一方面，當移位暫存器10作為多個級聯耦接之移位暫存器中之第一級移位暫存器時，其之控制電路11可採用如圖2所示之電路配置；具體地，控制電路11僅包括採用二極體連接方式之電晶體T1，電晶體T1之源/汲極電性耦接至節點Q，電晶體T1之汲/源極因電性耦接關係而接收啟始訊號ST，電晶體T1之閘極與其之汲/源極電性相接；在此，啟始訊號ST通常係由外部電路產生而非來自移位暫存器。當電晶體T1因啟始訊號ST而被致能時，電晶體T1將依據啟始訊號ST產生控制訊號至節點Q處。承上述，上拉電路13包括雙閘極電晶體T2以及電容Cs；雙閘極電晶體T2之底部閘極GB 電性耦接至節點Q以接收控制電路11產生之控制訊號，雙閘極電晶體T2之頂部閘極GT 與底部閘極GB 相連接而得預設電壓，雙閘極電晶體T2之汲/源極因電性耦接關係而接收時脈訊號CK，雙閘極電晶體T2之源/汲極作為閘極脈衝訊號Gate(N)之輸出端；電容Cs電性耦接至雙閘極電晶體T2之底部閘極GB 與源/汲極之間，其中電容Cs可為寄生電容亦可為一額外形成之電容。當上拉電路13被節點Q處的控制訊號致能後，雙閘極電晶體T2導通而依據時脈訊號CK來產生閘極脈衝訊號Gate(N)；在此，時脈訊號CK與上述之時脈訊號XCK互為反相。
下拉電路15電性耦接於節點Q與電源電壓VSS之間且與雙閘極電晶體T2之源/汲極相電性耦接，於上拉電路13未被致能期間，下拉電路15將節點Q處的電位(亦即雙閘極電晶體T2之底部閘極GB 的電位)與雙閘極電晶體T2之源/汲極的電位下拉至電源電壓VSS。
重置電路17電性耦接至節點Q與雙閘極電晶體T2之源極，在其被啟始訊號ST致能後重置節點Q處的電位與雙閘極電晶體T2之源/汲極的電位。具體地，重置電路17包括電晶體T3及電晶體T4；電晶體T3之閘極與電晶體T4之閘極相電性耦接並接收啟始訊號ST，電晶體T3之源/汲極電性耦接至電源電壓VSS，電晶體T3之汲/源極電性耦接至節點Q，電晶體T4之源/汲極電性耦接至預設電位例如時脈訊號CK、時脈訊號XCK、電源電位VSS或接地電位GND，電晶體T4之汲/源極電性耦接至雙閘極電晶體T2之源/汲極。在此需要說明的是，當移位暫存器10作為多個級聯耦接之移位暫存器中之第一級移位暫存器時，則無需設置重置電路17；當移位暫存器10作為多個級聯耦接之移位暫存器中除第一級移位暫存器之外的任意移位暫存器時，則可根據實際需要決定是否設置重置電路17
下面將結合圖1及圖3簡要說明移位暫存器10之作動過程。具體地，如圖3所示，當啟始訊號ST(N-1)為高位準時，時脈訊號XCK為高位準並藉由控制電路11中處於導通狀態之電晶體T1b傳遞至電晶體T1的閘極以使電晶體T1導通，處於導通狀態之電晶體T1將啟始訊號ST(N-1)傳遞至節點Q，從而節點Q處的電位為高位準(亦即控制訊號為高位準)；此時，節點Q處的高位準對上拉電路13中的電容Cs進行充電以使雙閘極電晶體T2導通。接下來，時脈訊號XCK為低位準，時脈訊號CK為高位準，此時雙閘極電晶體T2之源/汲極電位被上拉至時脈訊號CK的高位準以輸出閘極脈衝訊號Gate(N)，而節點Q處因電容Cs兩端電壓連續之特性而增加相同的電荷量。
於上述實施例中，由於雙閘極電晶體T2的頂部閘極GT 與底部閘極GB 相連接，雖然雙閘極電晶體T2能保持較高的導通電流，然其副作用則是同樣具有較高的截止電流以致於漏電流較大。
於另一實施例中，如圖4所示，雙閘極電晶體T2的頂部閘極GT 與底部閘極GB 相互獨立而不相連接，例如將頂部閘極GT 變更為電性耦接至直流電壓DC；此種技術方案雖可減小雙閘極電晶體T2之截止電流，但其一定程度上會降低雙閘極電晶體T2之導通電流。另外，對於控制電路11之電路設計，其不限於圖4所示之電路配置，還可採用圖2所示之電路配置或者其他合適的電路配置。
於其他實施例中，如圖5所示，將雙閘極電晶體T2之頂部閘極GT 變更為電性耦接至雙閘極電晶體T2之源/汲極(亦即閘極脈衝訊號Gate(N)之輸出端)，以致於雙閘極電晶體T2之頂部閘極GT 電性耦接至變化的電壓；從而當移位暫存器10輸出閘極脈衝訊號Gate(N)時，雙閘極電晶體T2之頂部閘極GT 則被提供一較高的電位，使得雙閘極電晶體T2具有較高的導通電流；當移位暫存器10的輸出為低位準時，雙閘極電晶體T2之頂部閘極GT 則被提供一負電位，可以使得雙閘極電晶體T2具有較低的截止電流。另外，對於控制電路11之電路設計，其不限於圖5所示之電路配置，還可採用圖2所示之電路配置或者其他合適的電路配置。
綜上所述，本發明實施例在上拉電路中採用雙閘極電晶體，而雙閘極電晶體相對於單閘極電晶體而言，在相同的尺寸條件下具有相對較大的導通電流；因此雙閘極電晶體可具有較小之尺寸而能達成低功耗之功效。進一步地，藉由變換雙閘極電晶體之頂部閘極的電連接關係，則可使移位暫存器具有不同的效能，使用者則可根據實際應用之需求選擇合適的技術方案。
此外，任何熟習此技藝者還可對本發明上述實施例提出的移位暫存器之電路結構作適當變更，例如適當變更控制電路之電路設計、上拉電路之電路設計，是否設置重置電路，根據移位暫存器於多個級聯耦接之移位暫存器中所處的位置適當交換時脈訊號CK與XCK之電連接關係，及/或將各個電晶體的源極與汲極之電連接關係互換等等。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．移位暫存器
11．．．控制電路
13．．．上拉電路
15．．．下拉電路
17．．．重置電路
Q(N-1)．．．致能訊號
ST、ST(N-1)．．．啟始訊號
Q．．．節點
XCK、CK．．．時脈訊號
VSS．．．電源電壓
T1b、T1、T3、T4．．．電晶體
T2．．．雙閘極電晶體
DC．．．直流電壓
Cs．．．電容
GB ．．．底部閘極
GT ．．．頂部閘極
Gate(N)．．．閘極脈衝訊號
圖1為相關於本發明一實施例之移位暫存器的電路結構框圖。
圖2為相關於本發明另一實施例之移位暫存器中的控制電路之電路結構圖。
圖3為與圖1所示之移位暫存器相關的多個訊號之時序圖。
圖4為相關於本發明再一實施例之移位暫存器的電路結構框圖。
圖5為相關於本發明又一實施例之移位暫存器的電路結構框圖。
10．．．移位暫存器
11．．．控制電路
13．．．上拉電路
15．．．下拉電路
17．．．重置電路
Q(N-1)．．．致能訊號
ST、ST(N-1)．．．啟始訊號
Q．．．節點
XCK、CK．．．時脈訊號
VSS．．．電源電壓
T1b、T1、T3、T4．．．電晶體
T2．．．雙閘極電晶體
Cs．．．電容
GB ．．．底部閘極
GT ．．．頂部閘極
Gate(N)．．．閘極脈衝訊號

Claims (10)

  1. 一種移位暫存器，包括：一控制電路，於其被致能期間依據一啟始訊號產生一控制訊號；一上拉電路，於其被該控制訊號致能期間依據一時脈訊號產生一閘極脈衝訊號，其中該上拉電路包括一雙閘極電晶體，該雙閘極電晶體之一第一閘極因電性耦接關係而接收該控制訊號，該雙閘極電晶體之一第二閘極因電性耦接關係而接收一預設電壓，該雙閘極電晶體之第一源/汲極作為該閘極脈衝訊號之輸出端，該雙閘極電晶體之第二源/汲極因電性耦接關係而接收該時脈訊號；以及一下拉電路，於該上拉電路未被致能期間將該雙閘極電晶體之該第一閘極的電位及該閘極脈衝訊號之該輸出端的電位下拉至一電源電位。
  2. 如申請專利範圍第1項所述之移位暫存器，更包括一重置電路，用以重置該雙閘極電晶體之該第一閘極的電位與該閘極脈衝訊號之該輸出端的電位。
  3. 如申請專利範圍第1項所述之移位暫存器，其中該控制電路包括一第一電晶體及一第二電晶體，該第一電晶體之閘極因電性耦接關係而接收一致能訊號，該第一電晶體之第一源/汲極電性耦接至該第二電晶體之閘極，該第一電晶體之第二源/汲極因電性耦接關係而接收一與該時脈訊號互為反相之另一時脈訊號，該第二電晶體之第一源/汲極作為該控制訊號之輸出端，該第二電晶體之第二源/汲極因電性耦接關係而接收該啟始訊號。
  4. 如申請專利範圍第1項所述之移位暫存器，其中該控制電路包括一電晶體，該電晶體之第一源/汲極作為該控制訊號之輸出端，該電晶體之第二源/汲極與閘極電性相接而接收該啟始訊號。
  5. 如申請專利範圍第1項所述之移位暫存器，其中該雙閘極電晶體之該第二閘極與該第一閘極相連接。
  6. 如申請專利範圍第1項所述之移位暫存器，其中該雙閘極電晶體之該第二閘極與該第一閘極相互獨立而不相連接。
  7. 如申請專利範圍第6項所述之移位暫存器，其中該雙閘極電晶體之該第二閘極電性耦接至一直流電壓。
  8. 如申請專利範圍第6項所述之移位暫存器，其中該雙閘極電晶體之該第二閘極電性耦接至一變化的電壓。
  9. 如申請專利範圍第8項所述之移位暫存器，其中該雙閘極電晶體之該第二閘極電性耦接至該閘極脈衝訊號之該輸出端。
  10. 如申請專利範圍第1項所述之移位暫存器，其中該上拉電路更包括一電容，該電容電性耦接於該第一閘極與該第一源/汲極之間。
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