CN106486042B - 移位寄存器及显示装置 - Google Patents

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Abstract

本发明提供了一种移位寄存器及显示装置，所述移位寄存器包含主要电路及次要电路。其中所述主要电路具有输出端、第一输入端及第二输入端。所述次要电路包含反向电路及下拉电路。所述下拉电路包含第一晶体管、第二晶体管、第三晶体管及第四晶体管。所述第一晶体管具有第一顶栅极及第一底栅极；所述第二晶体管具有第二顶栅极及第二底栅极；所述第三晶体管具有第三顶栅极及第三底栅极；以及所述第四晶体管具有第四顶栅极及第四底栅极。本发明提供的移位寄存器及显示装置可以抑制临界电压值的偏移，具有使用寿命长、稳定性好等优点。

Description

移位寄存器及显示装置
技术领域
本发明涉及一种薄膜晶体管技术。更具体地说，本发明涉及一种双向移位寄存器电路的改良，其目的是对晶体管组件作临界电压补偿机制，进而改善晶体管组件临界电压位移(Vth Shift)的不稳定现象。
背景技术
一般使用非晶硅薄膜晶体管为组成组件的扫描位移电路，其中有部分非晶硅薄膜晶体管组件会有临界电压位移(Vth Shift)的不稳定现象，随着使用时间的增加，临界电压位移的程度会严重影响扫描位移电路的正常运作，甚至最后扫描位移电路会因此而失效。
现今以非晶硅薄膜晶体管来实现的移位寄存器电路，都会面临晶体管的临界电压随着使用时间的增加，而产生临界电压偏移的现象。而随着偏移的严重程度增加，也同时影响电路的正常运作，甚至于失效。
发明内容
为了解决现有技术中存在的缺失，本案发明人提出一种移位寄存器及显示装置来有效改善上述缺失。本发明解决了现有技术中移位寄存器电路会面临晶体管的临界电压随着使用时间的增加，产生临界电压偏移的现象，进而影响电路正常运作的问题，同时本发明也易于实现，因此，本发明具有产业可利用性。
依据上述构想，本发明的一实施例提出一种移位寄存器其包含：主要电路以及次要电路。其中所述主要电路具有输出端、第一输入端及第二输入端，并与第一共同点电连接。所述次要电路与所述第一共同点电连接，并包含：反向电路以及下拉电路，所述下拉电路与所述反向电路电连接。其中所述下拉电路包含：第一晶体管、第二晶体管、第三晶体管及第四晶体管。所述第一晶体管，具有第一顶栅极、第一底栅极、第一晶体管的第一极及第一晶体管的第二极；所述第二晶体管，具有第二顶栅极、第二底栅极、第二晶体管的第一极及第二晶体管的第二极；所述第三晶体管，具有第三顶栅极、第三底栅极、第三晶体管的第一极及第三晶体管的第二极；以及所述第四晶体管，具有第四顶栅极、第四底栅极、第四晶体管的第一极及第四晶体管的第二极。
本发明的另一实施例是提供一种显示装置其包含：显示面板以及移位寄存装置。其中所述移位寄存装置，用以驱动所述显示面板，所述移位寄存装置包含至少一移位寄存器，所述移位寄存器包含：主要电路以及次要电路。所述次要电路，与所述第一共同点电连接，并包含：反向电路以及下拉电路，所述下拉电路与所述反向电路电连接。其中所述下拉电路包含：第一晶体管、第二晶体管、第三晶体管以及第四晶体管。所述第一晶体管，具有第一顶栅极、第一底栅极、第一晶体管的第一极及第一晶体管的第二极；所述第二晶体管，具有第二顶栅极、第二底栅极、第二晶体管的第一极及第二晶体管的第二极；所述第三晶体管，具有第三顶栅极、第三底栅极、第三晶体管的第一极及第三晶体管的第二极以及所述第四晶体管，具有第四顶栅极、第四底栅极、第四晶体管的第一极及第四晶体管的第二极。
基于上述本发明具体实施例提供的技术方案可知，本发明的移位寄存器及显示装置至少具有以下有益效果：可以抑制临界电压值的偏移，具有使用寿命长、稳定性好、满足高精细度面板的要求等优点。
本发明通过下列实施例及图示说明，得到本领域技术人员更深入的了解上述的目的与优点。
附图说明
从以下关于优选实施例的描述中可以更详细地了解本发明，这些优选实施例是作为实例给出的，并且是结合附图而被理解的，其中：
图1为显示本发明的第一例示性实施例的晶体管的示意图；
图2为显示本发明的第二例示性实施例的移位寄存器的示意图；
图3为显示本发明的第三例示性实施例的显示装置的示意图；
图4(a)为显示本发明的第四例示性实施例的移位寄存器组的示意图；
图4(b)为显示本发明的第四例示性实施例的所述第一移位寄存器的示意图；
图4(c)为显示本发明的第四例示性实施例的所述第二移位寄存器的示意图；
图4(d)为显示本发明的第四例示性实施例的所述第三移位寄存器的示意图；以及
图4(e)为显示本发明的第四例示性实施例的驱动波形图。
具体实施方式
本案所提出的发明将可由以下的实施例说明而得到充分了解，使得本领域技术人员可以据以完成。然而，本领域普通技术人员将会认识到，可以在没有一个或者多个特定细节的情况下实践本发明。在下文所述的特定实施例代表本发明的示例性实施例，并且本质上仅为示例说明而非限制。本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
请参照图1，图1为显示本发明之第一例示性实施例的晶体管2a。所述晶体管2a具有底栅极GB、顶栅极GT、第一极D以及第二极S。所述底栅极GB具有底栅极电压VGB、所述顶栅极GT具有顶栅极电压VGT、所述第二极S具有第二极电压VS、所述底栅极GB与所述第二极S间具有第一电压V1、以及所述顶栅极GT与所述第二极S间具有第二电压V2。按图1中的形态规定场效应管的上侧端为所述第一极D，中间左端为所述底栅极GB，中间右端为所述顶栅极GT以及下侧端为所述第二极S。所述顶栅极GT为本案新增的技术特征，以作为逆接偏压(Back Bias)使用。
在图1中，由于所述顶栅极GT为相对所述底栅极GB设置，因此所述顶栅极GT可通过逆接偏压的作用，对所述晶体管2a作临界电压补偿机制。于液晶显示器中，一般栅极驱动器(Gate Driver)的驱动电压，在所述底栅极电压VGB为15V，在所述第二极电压VS为-10V。于第一例示性实施例中，所述第二极电压VS为电连接至第一低电平VGL，所述顶栅极电压VGT为电连接至第二低电平VGL2，其中所述第二低电平VGL2＞所述第一低电平VGL。
如图1所示，为了改善所述晶体管2a因为所述第一电压V1长时间处于大于0的情况而产生的临界电压位移(Vth Shift)的不稳定现象，本发明的第一例示性实施例使用所述顶栅极GT产生逆接偏压的作用。以所述底栅极电压VGB为15V及所述第二极电压VS为-10V为例，可计算出所述第一电压V1为25V，即大于0，表示所述晶体管2a会产生临界电压值变异。改善的方法是使所述第二电压V2＞0，即可将所述顶栅极电压VGT偏压在一大于所述第二极电压VS的条件，以所述顶栅极电压VGT为-8V为例，当所述顶栅极电压VGT＝-8V时，所述第二电压V2＝(-8)-(-10)＝2V，产生出的正电压可抑制临界电压值的偏移。
请参照图2，图2为显示本发明的第二例示性实施例的移位寄存器3a。所述移位寄存器3a包含主要电路M1以及次要电路M2。所述主要电路M1具有输出端Out(n)、第一输入端In(n-2)及第二输入端In(n+2)，并与第一共同点P1电连接。所述次要电路M2包含反向电路M22以及下拉电路M21，所述下拉电路M21与所述反向电路M22电连接。所述下拉电路M21包含第一晶体管301、第二晶体管302、第三晶体管303及第四晶体管304。所述第一晶体管301具有第一顶栅极301_1、第一底栅极301_2、第一晶体管的第一极301_3及第一晶体管的第二极301_4；所述第二晶体管302具有第二顶栅极302_1、第二底栅极302_2、第二晶体管的第一极302_3及第二晶体管的第二极302_4；所述第三晶体管303具有第三顶栅极303_1、第三底栅极303_2、第三晶体管的第一极303_3及第三晶体管的第二极303_4；以及所述第四晶体管304具有第四顶栅极304_1、第四底栅极304_2、第四晶体管的第一极304_3及第四晶体管的第二极304_4。
如图2所示，所述次要电路M2经由所述第一共同点P1与所述主要电路M1电连接，所述第一底栅极301_2经由第二共同点P2与所述第二底栅极302_2电连接；所述第三底栅极303_2经由第三共同点P3与所述第四底栅极304_2电连接；所述第一晶体管的第一极301_3与所述第四晶体管的第二极304_4皆电连接至所述输出端Out(n)；所述第二晶体管的第二极302_4与所述第三晶体管的第一极303_3皆电连接至所述第一共同点P1；所述第一晶体管的第二极301_4、所述第二晶体管的第一极302_3、所述第三晶体管的第二极303_4及所述第四晶体管的第一极304_3皆电连接至第一低电平VGL；以及所述第一顶栅极301_1、所述第二顶栅极302_1、所述第三顶栅极303_1及所述第四顶栅极304_1皆电连接至第二低电平VGL2。
所述第二低电平VGL2＞所述第一低电平VGL，如此才能对所述第一晶体管301、所述第二晶体管302、所述第三晶体管303及所述第四晶体管304进行临界电压调整。于本发明的第二例示性实施例中，所述移位寄存器3a包含n级驱动模块，而所述第一输入端In(n-2)的输入信号为所述输出端Out(n)的输出信号的前面一级或前面二级信号；所述第二输入端In(n+2)的输入信号为所述输出端Out(n)的输出信号的后面一级或后面二级信号。
重新回到图2，所述主要电路M1还包含上拉电路M11、第六晶体管306以及第七晶体管307。所述上拉电路M11包含第五晶体管305及电容C。所述第五晶体管305具有第五底栅极305_2、第五晶体管的第一极305_3及第五晶体管的第二极305_4，所述第五底栅极305_2与所述第一共同点P1电连接，所述第五晶体管的第一极305_3接收时钟信号Clock，且所述第五晶体管的第二极305_4与所述输出端Out(n)电连接。
所述电容C的第一连接端C_1与所述输出端Out(n)电连接，且所述电容C的第二连接端C_2与所述第一共同点P1电连接。所述第六晶体管306具有第六底栅极306_2、第六晶体管的第一极306_3及第六晶体管的第二极306_4，其中所述第六底栅极306_2与所述第一输入端In(n-2)电连接，所述第六晶体管的第一极306_3接收一顺向偏压FW，且所述第六晶体管的第二极306_4与所述第一共同点P1电连接。
所述第七晶体管307具有第七底栅极307_2、第七晶体管的第一极307_3及第七晶体管的第二极307_4，其中所述第七底栅极307_2与所述第二输入端In(n+2)电连接，所述第七晶体管的第一极307_3与所述第一共同点P1电连接，且所述第七晶体管的第二极307_4接收逆向偏压BW。
请再参阅图2，所述反向电路M22还包含第八晶体管308、第九晶体管309、第十晶体管310、第十一晶体管311、第十二晶体管312及第十三晶体管313。所述第八晶体管308具有第八底栅极308_2、第八晶体管的第一极308_3及第八晶体管的第二极308_4，其中所述第八底栅极308_2与所述第八晶体管的第一极308_3皆与第三输入端In_3电连接，且所述第八晶体管的第二极308_4与所述第二共同点P2电连接。所述第九晶体管309具有第九底栅极309_2、第九晶体管的第一极309_3及第九晶体管的第二极309_4，其中所述第九底栅极309_2与所述第一共同点P1电连接，所述第九晶体管的第一极309_3与所述第二共同点P2电连接，且所述第九晶体管的第二极309_4与所述第一低电平VGL电连接。所述第十晶体管310具有第十底栅极310_2、第十晶体管的第一极310_3及第十晶体管的第二极310_4，其中所述第十底栅极310_2与第四输入端In_4电连接，所述第十晶体管的第一极310_3与所述第二共同点P2电连接，且所述第十晶体管的第二极310_4与所述第一低电平VGL电连接。
所述第十一晶体管311具有第十一底栅极311_2、第十一晶体管的第一极311_3及第十一晶体管的第二极311_4，其中所述第十一底栅极311_2与所述第三输入端In_3电连接，所述第十一晶体管的第一极311_3与所述第一低电平VGL电连接，且所述第十一晶体管的第二极311_4与所述第三共同点P3电连接。所述第十二晶体管312具有第十二底栅极312_2、第十二晶体管的第一极312_3及第十二晶体管的第二极312_4，其中所述第十二底栅极312_2与所述第一共同点P1电连接，所述第十二晶体管的第一极312_3与所述第一低电平VGL电连接，且所述第十二晶体管的第二极312_4与所述第三共同点P3电连接。所述第十三晶体管313具有第十三底栅极313_2、第十三晶体管的第一极313_3及第十三晶体管的第二极313_4，其中所述第十三底栅极313_2与所述第十三晶体管的第二极313_4皆与所述第四输入端In_4电连接，且所述第十三晶体管的第一极313_3与所述第三共同点P3电连接。
图2所示的所述第三输入端In_3及所述第四输入端In_4分别接收第一输入信号S1及第二输入信号S2，其中所述第一输入信号S1与所述第二输入信号S2具有180度相位差。由于所述第一输入信号S1与所述第二输入信号S2具有180度的相位差，也就是说当所述第一输入信号S1为高电平信号时，所述第二输入信号S2为低电平信号；当所述第二输入信号S2为高电平信号时，所述第一输入信号S1为低电平信号，且当经过一定周期的后两者信号特性互换。
例如当一个周期为1秒，于第一个周期时，所述第一输入信号S1为高电平信号，而所述第二输入信号S2为低电平信号，假如设定1秒变换一次，则于第二个周期时所述第一输入信号S1为低电平信号，而所述第二输入信号S2为高电平信号。也因为此特性，造成当所述第一晶体管301及所述第二晶体管302工作时，即所述第一输入信号S1为高电平信号且所述第二输入信号S2为低电平信号，所述第三晶体管303及所述第四晶体管304为休息的状态。相反地，当所述第三晶体管303及所述第四晶体管304工作时，即所述第二输入信号S2为高电平信号且所述第一输入信号S1为低电平信号，所述第一晶体管301及所述第二晶体管302为休息的状态。如此设计的一个优点是可以延长使用寿命。
请参照图3，图3为显示本发明的第三例示性实施例的显示装置4a的示意图。所述显示装置4a包含显示面板40以及移位寄存装置41。所述移位寄存装置41用以驱动所述显示面板40，且所述移位寄存装置41包含至少一移位寄存器410。
如图3的第三例示性实施例所示，所述显示装置4a为通过适用本发明而制造出来的。也就是说，本发明可以适用于将所述移位寄存器410整合入在各种液晶显示装置的中。根据上述第一及第二例示性实施例所实施制造出来的所述显示装置4a具有较长的使用寿命，并且所述移位寄存器410具有较佳的信赖性及稳定性。
请参照图4(a)，图4(a)为显示本发明的第四例示性实施例的移位寄存器组5a的示意图。所述移位寄存器组5a包含第一移位寄存器51、第二移位寄存器52、第三移位寄存器53及第四移位寄存器54。所述第一移位寄存器51接收第一起始信号STV1、第一时钟信号CLK1、第三输出端Out(3)的输出信号、所述第一低电平VGL、所述第二低电平VGL2、所述第三输入端In_3所接收的所述第一输入信号S1以及所述第四输入端In_4所接收的所述第二输入信号S2，并依据所述第一起始信号STV1、所述第一时钟信号CLK1、所述第三输出端Out(3)的输出信号、所述第一低电平VGL、所述第二低电平VGL2、所述第一输入信号S1以及所述第二输入信号S2产生第一输出端Out(1)的输出信号。
如图4(a)所示，所述第二移位寄存器52接收第二起始信号STV2、第二时钟信号CLK2、所述第一输入信号S1、所述第二输入信号S2、所述第一低电平VGL、所述第二低电平VGL2以及第四输出端Out(4)的输出信号，并依据所述第二起始信号STV2、所述第二时钟信号CLK2、所述第四输出端Out(4)的输出信号、所述第一低电平VGL、所述第二低电平VGL2、所述第一输入信号S1以及所述第二输入信号S2产生一第二输出端Out(2)的输出信号。所述第三移位寄存器53接收所述第一输出端Out(1)的输出信号、第三时钟信号CLK3、所述第一输入信号S1、所述第二输入信号S2、所述第一低电平VGL、所述第二低电平VGL2以及其后面两级的输出信号(未显示)，并依据所述第一输出端Out(1)的输出信号、所述第三时钟信号CLK3、所述第一低电平VGL、所述第二低电平VGL2、所述第一输入信号S1、所述第二输入信号S2以及其后面两级的输出信号(未显示)产生第三输出端Out(3)的输出信号。所述第四移位寄存器54接收所述第二输出端Out(2)的输出信号、第四时钟信号CLK4、所述第一低电平VGL、所述第二低电平VGL2、所述第一输入信号S1、所述第二输入信号S2以及其后面两级的输出信号(未显示)，并依据所述第二输出端Out(2)的输出信号、所述第四时钟信号CLK4、所述第一低电平VGL、所述第二低电平VGL2、所述第一输入信号S1、所述第二输入信号S2以及其后面两级的输出信号(未显示)产生第四输出端Out(4)的输出信号。
请参照图4(b)，图4(b)为显示本发明的第四例示性实施例的所述第一移位寄存器51。所述第一移位寄存器51包含第一主要电路Module_A1以及第一次要电路Module_B1。所述第一主要电路Module_A1包含第五晶体管505、第六晶体管506、第七晶体管507、所述第一输出端Out(1)以及所述电容C。其中所述第六晶体管506具有第一临界电压Vth_1以及所述电容C具有耦合电压Vcouple。所述第一主要电路Module_A1经由第一移位寄存器的第一节点Node_A1与所述第一次要电路Module_B1电连接。
重新回到图4(b)，所述第一次要电路Module_B1包含第一晶体管501、第二晶体管502、第三晶体管503、第四晶体管504、第八晶体管508、第九晶体管509、第十晶体管510、第十一晶体管511、第十二晶体管512以及第十三晶体管513。其中所述第八晶体管508具有第二临界电压Vth_2。所述第一主要电路Module_A1接收所述第一起始信号STV1、所述第三输出端Out(3)的输出信号以及所述第一时钟信号CLK1。其中所述第一次要电路Module_B1具有第一移位寄存器的第二节点Node_B1以及第一移位寄存器的第三节点Node_C1并经由所述第三输入端In_3接收所述第一输入信号S1以及经由所述第四输入端In_4接收所述第二输入信号S2。
请参照图4(c)，图4(c)为显示本发明的第四例示性实施例的所述第二移位寄存器52。所述第二移位寄存器52包含第二主要电路Module_A2以及第二次要电路Module_B2。所述第二主要电路Module_A2经由第二移位寄存器的第一节点Node_A2与所述第二次要电路Module_B2电连接，并具有所述第二输出端Out(2)。所述第二主要电路Module_A2接收所述第二起始信号STV2、所述第四输出端Out(4)的输出信号以及所述第二时钟信号CLK2。其中所述第二次要电路Module_B2具有第二移位寄存器的第二节点Node_B2。
请参照图4(d)，图4(d)为显示本发明的第四例示性实施例的所述第三移位寄存器53。所述第三移位寄存器53包含第三主要电路Module_A3以及第三次要电路Module_B3。所述第三主要电路Module_A3经由第三移位寄存器的第一节点Node_A3与所述第三次要电路Module_B3电连接，并具有所述第三输出端Out(3)。所述第三主要电路Module_A3接收所述第一输出端Out(1)的输出信号、第五输出端Out(5)的输出信号以及所述第三时钟信号CLK3。其中所述第三次要电路Module_B3具有第三移位寄存器的第二节点Node_B3。
请一并参照图4(b)及图4(e)，图4(e)为显示本发明的第四例示性实施例的驱动波形图55。如图4(e)所示，其为所述移位寄存器组5a操作于所述第三输入端In_3偏压于高电平VGH以及所述第四输入端In_4偏压于所述第一低电平VGL时所呈现的波形图。亦即所述第一输入信号S1为所述高电平VGH信号，所述第二输入信号S2为所述第一低电平VGL信号。
请再参阅图4(b)及图4(e)，于第一频率周期时间T1～第二频率周期时间T2时，所述第一起始信号STV1输入至所述第一移位寄存器51的第六晶体管506的栅极以开启所述第六晶体管506，由于所述顺向偏压FW的电位为所述高电平VGH，而所述第六晶体管506具有所述第一临界电压Vth_1，因此所述第一移位寄存器的第一节点Node_A1的电位为VGH－Vth_1。由于所述第一移位寄存器的第一节点Node_A1处于高电位，因此所述第五晶体管505被导通，当于第三频率周期时间T3～第四频率周期时间T4时，所述第一时钟信号CLK1(处于高电位)输入至所述第五晶体管505，所述第五晶体管505将所述第一时钟信号CLK1的高电位与所述电容C的一端连接，因而对所述第一移位寄存器的第一节点Node_A1再产生耦合电压Vcouple。因此于接近所述第三频率周期时间T3～所述第四频率周期时间T4的区间内，所述第一移位寄存器的第一节点Node_A1的电位变化为VGH－Vth_1+Vcouple。
所述第一移位寄存器51的所述第一主要电路Module_A1于所述第三频率周期时间T3接收所述第一时钟信号CLK1，并同时产生输出信号至所述第一输出端Out(1)；所述第二移位寄存器52的所述第二主要电路Module_A2于所述第四频率周期时间T4接收所述第二时钟信号CLK2，并同时产生输出信号至所述第二输出端Out(2)以及所述第三移位寄存器53的所述第三主要电路Module_A3于所述第五频率周期时间T5接收所述第三时钟信号CLK3，并同时产生输出信号至所述第三输出端Out(3)。
如图4(b)及图4(e)所示，于所述第一频率周期时间T1～所述第四频率周期时间T4时，当所述第一移位寄存器的第一节点Node_A1的电位够大时，所述第九晶体管509被开启，则所述第一移位寄存器的第二节点Node_B1和所述第一低电平VGL连接而成为低电位。当于第五频率周期时间T5时，所述第三输出端Out(3)输入高电位讯号至所述第七晶体管507的栅极，使所述第一移位寄存器的第一节点Node_A1导通至所述第一低电平VGL(即所述逆向偏压BW)，导致接收所述第一移位寄存器的第一节点Node_A1的所述第九晶体管509关闭，则所述第三输入端In_3导通所述第八晶体管508，则所述第一移位寄存器的第二节点Node_B1和所述第三输入端In_3的所述高电平VGH电连接成为高电位。又所述第八晶体管508具有所述第二临界电压Vth_2，因此所述第一移位寄存器的第二节点Node_B1的电位为VGH－Vth_2。
重新回到图4(b)及图4(e)，由于所述第三输入端In_3偏压于高电平VGH且所述第四输入端In_4偏压于所述第一低电平VGL，此时所述第八晶体管508导通高电位于所述第一移位寄存器的第二节点Node_B1使所述第一晶体管501及所述第二晶体管502开启。同时所述第十一晶体管511导通所述第一低电平VGL至所述第一移位寄存器的第三节点Node_C1使所述第三晶体管503以及所述第四晶体管504关闭。此时通过所述第一晶体管501、第二晶体管502、第八晶体管508、第九晶体管509以及第十晶体管510来对所述第一主要电路Module_A1放电及稳定输出电压，并使所述第一移位寄存器的第一节点Node_A1保持在所述第一低电平VGL，亦即维持准位。
而经过特定频率周期时间后，则所述第三输入端In_3与所述第四输入端In_4的极性互换，亦即所述第三输入端In_3偏压于所述第一低电平VGL且所述第四输入端In_4偏压于所述高电平VGH，此时所述第八晶体管508关闭，所述第十晶体管510导通，使所述第一移位寄存器的第二节点Node_B1处于所述第一低电平VGL。同时所述第十一晶体管511关闭以及所述第十三晶体管513导通所述高电平VGH至所述第一移位寄存器的第三节点Node_C1使所述第三晶体管503及所述第四晶体管504开启。此时通过所述第三晶体管503、第四晶体管504、第十一晶体管511、第十二晶体管512以及第十三晶体管513对所述第一主要电路Module_A1放电及稳定输出电压，并使所述第一移位寄存器的第一节点Node_A1保持在所述第一低电平VGL，亦即维持准位。所述第二移位寄存器52及所述第三移位寄存器53的操作模式与所述第一移位寄存器51相同，因此可参照上述的说明，于此不再赘述。
值得一提的是，随着智能手机与平板电脑等终端应用的兴起，250每英寸像素(ppi)以上的高精细度面板要求逐渐成为搭配趋势，因此面板厂积极投入金属氧化物半导体的研发工作，目前又以非结晶氧化铟镓锌(amorphous Indium Gallium Zinc Oxide；a-IGZO)技术较为成熟。在上述各实施例其中所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管及所述第十三晶体管皆可为氧化铟镓锌薄膜晶体管。

Claims (10)

1.一种移位寄存器，其特征在于，所述移位寄存器包含：
主要电路，具有输出端、第一输入端及第二输入端，并与第一共同点电连接；以及
次要电路，与所述第一共同点电连接，并包含：
反向电路；以及
下拉电路，与所述反向电路电连接，包含：
第一晶体管，具有第一顶栅极、第一底栅极、第一晶体管的第一极及第一晶体管的第二极；
第二晶体管，具有第二顶栅极、第二底栅极、第二晶体管的第一极及第二晶体管的第二极；
第三晶体管，具有第三顶栅极、第三底栅极、第三晶体管的第一极及第三晶体管的第二极；以及
第四晶体管，具有第四顶栅极、第四底栅极、第四晶体管的第一极及第四晶体管的第二极；
其中，所述第一晶体管的第二极、所述第二晶体管的第一极、所述第三晶体管的第二极及所述第四晶体管的第一极皆电连接至第一低电平；以及
所述第一顶栅极、所述第二顶栅极、所述第三顶栅极及所述第四顶栅极皆电连接至第二低电平，所述第二低电平大于所述第一低电平。
2.如权利要求1所述的移位寄存器，其特征在于，
所述第一底栅极及所述第二底栅极皆与第二共同点电连接；
所述第三底栅极及所述第四底栅极皆与第三共同点电连接；
所述第一晶体管的第一极与所述第四晶体管的第二极皆电连接至所述输出端；以及
所述第二晶体管的第二极与所述第三晶体管的第一极皆电连接至所述第一共同点。
3.如权利要求1所述的移位寄存器，其特征在于，
所述第一输入端的输入信号为所述输出端的输出信号的前一级或前二级信号，所述第二输入端的输入信号为所述输出端的输出信号的后一级或后二级信号。
4.如权利要求2所述的移位寄存器，其特征在于，所述主要电路包含：
上拉电路，包含：
第五晶体管，具有第五底栅极、第五晶体管的第一极及第五晶体管的第二极，其中所述第五底栅极与所述第一共同点电连接，所述第五晶体管的第一极接收一时钟信号，且所述第五晶体管的第二极与所述输出端电连接；以及
电容，其中所述电容的一第一连接端与所述输出端电连接，且所述电容的一第二连接端与所述第一共同点电连接；
第六晶体管，具有第六底栅极、第六晶体管的第一极及第六晶体管的第二极，其中所述第六底栅极与所述第一输入端电连接，所述第六晶体管的第一极接收一顺向偏压，且所述第六晶体管的第二极与所述第一共同点电连接；以及
第七晶体管，具有第七底栅极、第七晶体管的第一极及第七晶体管的第二极，其中所述第七底栅极与所述第二输入端电连接，所述第七晶体管的第一极与所述第一共同点电连接，且所述第七晶体管的第二极接收一逆向偏压。
5.如权利要求2或4所述的移位寄存器，其特征在于，所述反向电路还包含：
第八晶体管，具有第八底栅极、第八晶体管的第一极及第八晶体管的第二极，其中所述第八底栅极与所述第八晶体管的第一极皆与第三输入端电连接，且所述第八晶体管的第二极与所述第二共同点电连接；
第九晶体管，具有第九底栅极、第九晶体管的第一极及第九晶体管的第二极，其中所述第九底栅极与所述第一共同点电连接，所述第九晶体管的第一极与所述第二共同点电连接，且所述第九晶体管的第二极与所述第一低电平电连接；
第十晶体管，具有第十底栅极、第十晶体管的第一极及第十晶体管的第二极，其中所述第十底栅极与第四输入端电连接，所述第十晶体管的第一极与所述第二共同点电连接，且所述第十晶体管的第二极与所述第一低电平电连接；
第十一晶体管，具有第十一底栅极、第十一晶体管的第一极及第十一晶体管的第二极，其中所述第十一底栅极与所述第三输入端电连接，所述第十一晶体管的第一极与所述第一低电平电连接，且所述第十一晶体管的第二极与所述第三共同点电连接；
第十二晶体管，具有第十二底栅极、第十二晶体管的第一极及第十二晶体管的第二极，其中所述第十二底栅极与所述第一共同点电连接，所述第十二晶体管的第一极与所述第一低电平电连接，且所述第十二晶体管的第二极与所述第三共同点电连接；以及
第十三晶体管，具有第十三底栅极、第十三晶体管的第一极及第十三晶体管的第二极，其中所述第十三底栅极与所述第十三晶体管的第二极皆与所述第四输入端电连接，且所述第十三晶体管的第一极与所述第三共同点电连接。
6.如权利要求5所述的移位寄存器，其特征在于，
所述各晶体管为氧化铟镓锌薄膜晶体管；
所述第三输入端及所述第四输入端分别接收第一输入信号及第二输入信号；以及
所述第一输入信号与所述第二输入信号具有180度相位差。
7.一种显示装置，其特征在于，所述显示装置包含：
显示面板；以及
移位寄存装置，用以驱动所述显示面板，所述移位寄存装置包含至少一移位寄存器，所述移位寄存器包含：
主要电路，具有输出端、第一输入端及第二输入端，并与第一共同点电连接；以及
次要电路，与所述第一共同点电连接，并包含：
反向电路；以及
下拉电路，与所述反向电路电连接，包含：
第一晶体管，具有第一顶栅极、第一底栅极、第一晶体管的第一极及第一晶体管的第二极；
第二晶体管，具有第二顶栅极、第二底栅极、第二晶体管的第一极及第二晶体管的第二极；
第三晶体管，具有第三顶栅极、第三底栅极、第三晶体管的第一极及第三晶体管的第二极；以及
第四晶体管，具有第四顶栅极、第四底栅极、第四晶体管的第一极及第四晶体管的第二极；
其中，所述第一晶体管的第二极、所述第二晶体管的第一极、所述第三晶体管的第二极及所述第四晶体管的第一极皆电连接至第一低电平；以及
所述第一顶栅极、所述第二顶栅极、所述第三顶栅极及所述第四顶栅极皆电连接至第二低电平，所述第二低电平大于所述第一低电平。
8.如权利要求7所述的显示装置，其特征在于，
所述第一底栅极及所述第二底栅极皆与第二共同点电连接；
所述第三底栅极及所述第四底栅极皆与第三共同点电连接；
所述第一晶体管的第一极与所述第四晶体管的第二极皆电连接至所述输出端；以及
所述第二晶体管的第二极与所述第三晶体管的第一极皆电连接至所述第一共同点。
9.如权利要求8所述的显示装置，其特征在于，所述主要电路包含：
上拉电路，包含：
第五晶体管，具有第五底栅极、第五晶体管的第一极及第五晶体管的第二极，其中所述第五底栅极与所述第一共同点电连接，所述第五晶体管的第一极接收时钟信号，且所述第五晶体管的第二极与所述输出端电连接；以及
电容，其中所述电容的第一连接端与所述输出端电连接，且所述电容的第二连接端与所述第一共同点电连接；
第六晶体管，具有第六底栅极、第六晶体管的第一极及第六晶体管的第二极，其中所述第六底栅极与所述第一输入端电连接，所述第六晶体管的第一极接收顺向偏压，且所述第六晶体管的第二极与所述第一共同点电连接；以及
第七晶体管，具有第七底栅极、第七晶体管的第一极及第七晶体管的第二极，其中所述第七底栅极与所述第二输入端电连接，所述第七晶体管的第一极与所述第一共同点电连接，且所述第七晶体管的第二极接收逆向偏压。
10.如权利要求8或9所述的显示装置，其特征在于，所述反向电路还包含：
第八晶体管，具有第八底栅极、第八晶体管的第一极及第八晶体管的第二极，其中所述第八底栅极与所述第八晶体管的第一极皆与第三输入端电连接，且所述第八晶体管的第二极与所述第二共同点电连接；
第九晶体管，具有第九底栅极、第九晶体管的第一极及第九晶体管的第二极，其中所述第九底栅极与所述第一共同点电连接，所述第九晶体管的第一极与所述第二共同点电连接，且所述第九晶体管的第二极与所述第一低电平电连接；
第十晶体管，具有第十底栅极、第十晶体管的第一极及第十晶体管的第二极，其中所述第十底栅极与第四输入端电连接，所述第十晶体管的第一极与所述第二共同点电连接，且所述第十晶体管的第二极与所述第一低电平电连接；
第十一晶体管，具有第十一底栅极、第十一晶体管的第一极及第十一晶体管的第二极，其中所述第十一底栅极与所述第三输入端电连接，所述第十一晶体管的第一极与所述第一低电平电连接，且所述第十一晶体管的第二极与所述第三共同点电连接；
第十二晶体管，具有第十二底栅极、第十二晶体管的第一极及第十二晶体管的第二极，其中所述第十二底栅极与所述第一共同点电连接，所述第十二晶体管的第一极与所述第一低电平电连接，且所述第十二晶体管的第二极与所述第三共同点电连接；以及
第十三晶体管，具有第十三底栅极、第十三晶体管的第一极及第十三晶体管的第二极，其中所述第十三底栅极与所述第十三晶体管的第二极皆与所述第四输入端电连接，且所述第十三晶体管的第一极与所述第三共同点电连接。
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