CN104123903A - 移位暂存装置及其电压调整装置 - Google Patents

Abstract

本发明提供一种移位暂存装置，其包括多个相互串接的移位暂存单元。第N级的移位暂存单元包括输出驱动电路、电容、上拉电路、下拉电路及辅助下拉电路。上拉电路依据上拉控制信号及N-P级输出信号以拉高驱动信号的电压电位。下拉电路依据下拉控制信号以稳定驱动信号及输出信号的电压电位。辅助下拉电路依据N+Z级输出信号以拉低驱动信号及输出端的电压。上拉电路、下拉电路以及辅助下拉电路的至少其中之一包括电压调整单元。电压调整单元包括双栅极薄膜晶体管、另一电容以及预充电开关。预充电开关依据N-P级时序信号或上拉控制信号以导通或断开。

Description

移位暂存装置及其电压调整装置

【技术领域】

本发明是有关于一种移位暂存装置及其电压调整装置，且特别是有关于一种可降低漏电流的移位暂存装置及其电压调整装置。

【背景技术】

目前栅极驱动电路结构(gate driver on array；GOA)显示器多由薄膜晶体管(thin film transistor；TFT)所构成。其中，栅极驱动电路结构等效上为移位寄存器。

由于薄膜晶体管的元件特性，当薄膜晶体管的漏极与源极间受到较大偏压VDS时，漏电流将对应增加，而可能导致栅极驱动电路结构的输出发生异常。为了改善此现象，已知的栅极驱动电路使用双栅薄膜晶体管(double-gate thin-film transistor)中串接的两个薄膜晶体管来均分电路运作时可能承受的较大偏压VDS，借以减少漏电流。其中，这两个薄膜晶体管的控制端彼此相连，且其中一个薄膜晶体管以其源极与另一个薄膜晶体管的漏极相连，而此连接点(以下以第三端称之)在双栅薄膜晶体管关闭时为浮接。然而，由于第三端的电压电位往往为未知，故从图1可看出，第三端的波形F1明显低于驱动端的波形Q1。换言之，已知的栅极驱动电路其抑制漏电流的效果仍有限。

【发明内容】

本发明提供一种移位暂存装置与其电压调整装置，可改善漏电流的问题而具有较佳的稳定性。

本发明提出的移位暂存装置包括多数个移位暂存单元，且所述移位暂存单元相互串连耦接。其中第N级的移位暂存单元包括输出驱动电路、第一电容、上拉电路、下拉电路以及辅助下拉电路。输出驱动电路耦接至输出端以及驱动端，输出驱动电路由驱动端接收驱动信号，并依据驱动信号及时序信号以产生输出信号。第一电容耦接在输出端以及驱动端间。上拉电路其一端耦接至驱动端，其另一端接收N-P级输出信号。上拉电路依据上拉控制信号及N-P级输出信号以产生驱动信号。下拉电路耦接在驱动端、输出端以及参考接地端间，并依据下拉控制信号以稳定驱动信号及输出信号上的电压电位。辅助下拉电路耦接至驱动端、输出端以及参考接地端间，依据N+Z级输出信号以拉低驱动信号及输出端上的电压。其中，上拉电路、下拉电路以及辅助下拉电路的至少其中之一包括电压调整单元，且电压调整单元包括双栅极薄膜晶体管、第二电容以及预充电开关。双栅极薄膜晶体管具有第一控制端、第二控制端、第一端、第二端以及第三端，双栅极薄膜晶体管的第一控制端与第二控制端共同耦接至N+Z级输出信号、下拉控制信号或上拉控制信号，双栅极薄膜晶体管的第一端耦接至驱动端，且其第二端耦接至参考接地端或N-P级输出信号。第二电容的第一端耦接至双栅极薄膜晶体管的第三端，且第二电容的第二端耦接至输出端。预充电开关的第一端接收N-P级时序信号，且其第二端耦接至双栅极薄膜晶体管的第三端，预充电开关的控制端耦接至N-P级时序信号或上拉控制信号以导通或断开。其中，N、P、Z为正整数且P小于N。

本发明另提出的移位暂存装置包括多数个移位暂存单元，且所述移位暂存单元相互串连耦接。其中第N级的移位暂存单元包括输出驱动电路、第一电容、上拉电路、下拉电路以及辅助下拉电路。输出驱动电路耦接至输出端以及驱动端，输出驱动电路由驱动端接收驱动信号，并依据驱动信号及时序信号以产生输出信号。第一电容耦接在输出端以及驱动端间。上拉电路其一端耦接至驱动端，其另一端接收N-P级输出信号。上拉电路依据上拉控制信号及N-P级输出信号以产生驱动信号。下拉电路耦接在驱动端、输出端以及参考接地端间，并依据下拉控制信号以拉低驱动信号及输出信号上的电压电位。辅助下拉电路耦接至驱动端、输出端以及参考接地端间，依据N+Z级输出信号以拉低驱动信号及输出端上的电压电位。其中，上拉电路、下拉电路以及辅助下拉电路的至少其中之一包括电压调整单元，且电压调整单元包括双栅极薄膜晶体管以及第二电容。双栅极薄膜晶体管具有第一控制端、第二控制端、第一端、第二端以及第三端，双栅极薄膜晶体管的第一控制端与第二控制端共同耦接至N+Z级输出信号、下拉控制信号或上拉控制信号，双栅极薄膜晶体管的第一端耦接至驱动端，且其第二端耦接至参考接地端或N-P级输出信号。第二电容耦接在双栅极薄膜晶体管的第一端与第三端间。其中，N、P、Z为正整数且P小于N。

本发明提出的电压调整装置适用于整合型栅极驱动电路的移位暂存单元。对应第N级移位暂存单元的电压调整装置包括双栅极薄膜晶体管、电容以及预充电开关。双栅极薄膜晶体管具有第一控制端、第二控制端、第一端、第二端以及第三端。双栅极薄膜晶体管的第一控制端与第二控制端共同耦接至N+Z级输出信号、下拉控制信号或上拉控制信号。双栅极薄膜晶体管的第一端耦接至驱动端以下拉或产生驱动信号，且其第二端耦接至参考接地端或N-P级输出信号。电容的第一端耦接至双栅极薄膜晶体管的第三端，电容的第二端耦接至输出端以产生输出信号。预充电开关其第一端接收N-P级时序信号，且其第二端耦接至双栅极薄膜晶体管的第三端，预充电开关的控制端耦接至预充电控制信号或N-P级时序信号。其中，N、P、Z为正整数且P小于N。

本发明另提出的电压调整装置适用于整合型栅极驱动电路的移位暂存单元。对应第N级移位暂存单元的电压调整装置包括双栅极薄膜晶体管以及电容。双栅极薄膜晶体管具有第一控制端、第二控制端、第一端、第二端以及第三端，双栅极薄膜晶体管的第一控制端与第二控制端共同耦接至N+Z级输出信号、下拉控制信号或一上拉控制信号，双栅极薄膜晶体管的第一端耦接至驱动端，且其第二端耦接至参考接地端或N-P级输出信号。电容耦接在双栅极薄膜晶体管的第一端与第三端间。其中，N、P、Z为正整数且P小于N。

基于上述，本发明实施例所提出的移位暂存装置与电压调整装置利用预充电开关以及电容耦合效应，以调整双栅极薄膜晶体管其第三端的电压电位至接近于驱动端的电压电位，可改善移位暂存装置漏电流的问题，实现较佳的稳定性。

为让本案的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

【附图说明】

图1是已知移位暂存单元的波形图。

图2是依照本发明一实施例所绘示的移位暂存单元的方块示意图。

图3是依照本发明一实施例所绘示的电压调整装置的电路图。

图4是依照本发明一实施例所绘示的电压调整装置的电路图。

图5是依照本发明一实施例所绘示的电压调整装置的电路图。

图6是依照本发明一实施例所绘示的移位暂存单元的电路图。

图7是依照本发明一实施例所绘示的移位暂存单元的电路图。

图8是依照本发明一实施例所绘示的移位暂存单元的电路图。

图9是本发明实施例的移位暂存单元的波形图。

【符号说明】

200、600、700、800：移位暂存单元

210、610、710、810：输出驱动电路

220、620、720、820：上拉电路

230、630、730、830：下拉电路

240、640、740、840：辅助下拉电路

250、650、750、850：下拉控制电路

260：上拉控制电路

660_1、660_2、760_1、760_2、860_1、860_2、620_1、620_2：电路

300、400、500：电压调整单元

310、410、510、622、742、832：双栅极薄膜晶体管

C、Cx：电容

CT1、CT2：控制端

F：第三端

F1、F2、Q1、Q2：波形

G：输出端

G(n)、G(n-p)、G(n-2)、G(n+4)、G(n+z)：输出信号

HC(n)、HC(n-p)、HC(n-2)：时序信号

K(n)：下拉控制信号

LC：低频时脉信号

M1～M3、M11、M21、M31～M32、M41～M42、M51～M54、M61、M62：晶体管

Q：驱动端

Q(n)、Q(n-p)、Q(n-2)：驱动信号

ST(n)：上拉控制信号

SWx：预充电开关

VSS：参考接地端

【具体实施方式】

本发明实施例所提出的移位暂存装置包括相互串连耦接的多个移位暂存单元。请参照图2，图2是依照本发明一实施例所绘示的移位暂存装置中的第N级的移位暂存单元200的方块图。移位暂存单元200包括输出驱动电路210、电容C、上拉电路220、下拉电路230以及辅助下拉电路240。其中，输出驱动电路210耦接至输出端G以及驱动端Q。输出驱动电路由驱动端Q接收驱动信号Q(n)，并依据驱动信号Q(n)及时序信号HC(n)以决定输出端G上的电压电位，而产生输出信号G(n)。

电容C耦接在输出端G以及驱动端Q间。上拉电路220的一端耦接至驱动端Q，而其另一端接收N-P级输出信号G(n-p)。上拉电路220依据上拉控制信号ST(n)及N-P级输出信号G(n-p)以决定驱动端Q的电压电位，而产生驱动信号Q(n)。

下拉电路230耦接在驱动端Q、输出端G以及参考接地端VSS间，并依据下拉控制信号K(n)以拉低驱动端Q及输出端G的电压电位。辅助下拉电路240耦接至驱动端Q、输出端G以及参考接地端VSS间，并依据N+Z级输出信号G(n+z)以拉低驱动端Q及输出端G上的电压。

另外，移位暂存单元200还可包括下拉控制电路250以及上拉控制电路260。详细来说，下拉控制电路250耦接至驱动端Q，并接收低频时脉信号LC，下拉控制电路250依据低频时脉信号LC以及驱动信号Q(n)以产生下拉控制信号K(n)，从而控制下拉单元230的作动。至于上拉控制电路260则接收N-P级时序信号HC(n-p)及N-P级驱动信号Q(n-p)，并依据N-P级驱动信号Q(n-p)以提供N-P级时序信号HC(n-p)以作为上拉控制信号ST(n)，借以控制上拉电路220的电路运作。

需说明的是，移位暂存单元200在其上拉电路220、下拉电路230以及辅助下拉电路240的至少其中之一还可包括电压调整单元。在此以图3至图5的电压调整单元300、400、500进行说明，且电压调整单元300、400、500中的任一可用作上述上拉电路220、下拉电路230或辅助下拉电路240中的至少其中之一的电压调整单元，借以改善移位暂存单元发生漏电流现象的问题。需说明的是，在以下实施例中，上述的N-P级将以N-2级为例，且N+Z级将以N+4级为例进行说明，然本发明并不限于此。

图3是本发明一实施例的电压调整单元300的电路图，并可包括双栅极薄膜晶体管310、电容Cx以及预充电开关SWx。其中，双栅极薄膜晶体管310包括晶体管M1及M2，晶体管M1及M2并分别具有控制端CT1与CT2，且控制端CT1与CT2可共同耦接至N+4级输出信号G(n+4)、下拉控制信号K(n)或上拉控制信号ST(n)。双栅极薄膜晶体管310的第一端耦接至驱动端Q以下拉或产生驱动信号Q(n)，且其第二端耦接至参考接地端VSS或N-2级输出信号G(n-2)，且晶体管M1的第二端耦接至晶体管M2的第一端并作为双栅极薄膜晶体管的第三端F。在此实施例中，预充电开关SWx包括晶体管M3，且晶体管M3的第一端接收N-2级时序信号HC(n-2)，晶体管M3的控制端接收预充电控制信号或耦接至上拉控制信号ST(n)，晶体管M3的第二端则耦接至双栅极薄膜晶体管310的第三端F。在本实施例中，预充电开关SWx以上拉控制信号ST(n)作为预充电控制信号，并依据上拉控制信号ST(n)以导通或断开。当上拉控制信号ST(n)为高电压电位而使预充电开关SWx导通时，N-2级时序信号HC(n-2)将对双栅极薄膜晶体管310的第三端F进行充电。之后，上拉控制信号ST(n)转为低电压电位，且输出信号G(n)转为高电压电位，使第三端F的电压电位借由电容Cx而被抬升至接近于输出端G的电压电位，或甚至高于输出端G的电压电位。借此，可有效降低驱动端Q与第三端F之间的电压差，亦即可使晶体管M1的漏极与源极间的电压差可有效被降低(例如接近0伏特(V))，借以减少漏电流的产生。

图4绘示出本发明另一实施例的电压调整单元400的电路图。电压调整单元400包括双栅极薄膜晶体管410、电容Cx以及预充电开关SWx，双栅极薄膜晶体管410包括晶体管M1及M2。与图3的电压调整单元300不同的是，电压调整单元400的预充电开关SWx中，晶体管M3的控制端耦接至其第一端，并共同耦接至N-2级时序信号HC(n-2)。因此，当N-2级时序信号HC(n-2)为高电压电位时，可使预充电开关SWx导通，并同时以N-2级时序信号HC(n-2)对双栅极薄膜晶体管410的第三端F进行充电，而达到类似前述实施例的效果而减少漏电流。

图5绘示出本发明另一实施例的电压调整单元500的电路图。电压调整单元500包括双栅极薄膜晶体管510以及电容Cx，且双栅极薄膜晶体管510包括晶体管M1及M2。与图3的电压调整单元300不同的是，图5的电压调整单元500将电容Cx耦接于驱动端Q与第三端F之间，使驱动端Q的电压电位变化可以透过电容Cx而直接耦合至第三端F，故此实施例的电压调整单元500也可实现降低驱动端Q与第三端F之间的电压差，从而改善漏电流现象发生的问题。需说明的是，当考量寄生电容效应时，此实施例中第三端F的电压电位可能较驱动端Q的电压电位低。然而，即使受寄生电容影响，电容Cx仍可有效减少驱动端Q与第三端F之间的电压差，从而减少漏电流产生。

借此，利用上述实施例的电压调整单元中的预充电开关SWx对双栅极薄膜晶体管的第三端F进行充电，并利用电容Cx的耦合效应抬升第三端F的电压电位，可将第三端F的电压电位调整至接近于驱动端Q，有效改善移位暂存单元200中漏电流现象发生的问题。

接着以电压调整单元300的电路架构为例，并各举实施例以说明将电压调整单元300应用至移位暂存单元200的上拉电路220、下拉电路230以及辅助下拉电路240中的情况。

图6是依照本发明一实施例所绘示的移位暂存单元600的电路图。其中，移位暂存单元600包括输出驱动电路610、电容C、上拉电路620、下拉电路630、辅助下拉电路640、下拉控制电路650以及由电路660_1以及660_2所构成的上拉控制电路。输出驱动电路610包括晶体管M11，晶体管M11依据其控制端所接收的驱动信号Q(n)，并利用其第一端所接收的时序信号HC(n)，以决定输出端G上的电压电位，而产生输出信号G(n)。电容C则耦接在输出端G以及驱动端Q间。

下拉电路630包括晶体管M31及M32。晶体管M31的第一端耦接至输出端G，且其控制端接收下拉控制信号K(n)，其第二端则耦接至参考接地端VSS，借以在下拉控制信号K(n)为高电压电位时使晶体管M31导通，而将输出端G的电压电位下拉至参考接地端VSS的电压电位。相类似地，晶体管M32的第一端耦接至该驱动端Q，且其控制端接收下拉控制信号K(n)，其第二端则耦接至参考接地端VSS，借以在下拉控制信号K(n)为高电压电位时使晶体管M32导通，而将驱动端Q的电压电位下拉至参考接地端VSS的电压电位。

辅助下拉电路640包括晶体管M41及M42。晶体管M41的第一端耦接至驱动端Q，其控制端接收N+4级输出信号G(n+4)，且其第二端耦接至参考接地端VSS，借以在N+4级输出信号G(n+4)为高电压电位时使晶体管M41导通，而将驱动端Q的电压电位下拉至参考接地端VSS的电压电位。相类似地，晶体管M42的第一端耦接至输出端G，其控制端接收N+4级输出信号G(n+4)，且其第二端耦接至参考接地端VSS，借以在N+4级输出信号G(n+4)为高电压电位时使晶体管M42导通，而将输出端G的电压电位下拉至参考接地端VSS的电压电位。

下拉控制电路650包括晶体管M51～M54。其中，晶体管M51的第一端及控制端接收低频时脉信号LC。晶体管M52的第一端耦接至晶体管M51的第二端，晶体管M52的控制端耦接至驱动端Q，且其第二端耦接至参考接地端VSS。晶体管M53的第一端接收低频时脉信号LC，其控制端耦接至晶体管M51的第二端，且晶体管M53的第二端产生下拉控制信号K(n)。晶体管M54的第一端耦接至晶体管M53的第二端，晶体管M54的控制端耦接至驱动端Q，且其第二端耦接至参考接地端VSS。借此，下拉控制电路650所产生的下拉控制信号K(n)可用以控制下拉电路630以拉低驱动端Q及输出端G上的电压电位。

上拉控制电路由电路660_1以及660_2所构成。上拉控制电路包括晶体管M61以及M62。晶体管M61的第一端接收前级时序信号(如：N-2级时序信号HC(n-2))，其控制端接收前级驱动信号(如：N-2级驱动信号Q(n-2))，而其第二端产生上拉控制信号ST(n)，以控制上拉电路620以拉高驱动信号Q(n)的电压电位。晶体管M62的第一端耦接至晶体管M61的第二端，晶体管M62的第二端耦接至参考接地端GND，晶体管M62的控制端则接收下拉控制信号K(n)。其中，晶体管M62依据下拉控制信号K(n)来拉低上拉控制信号ST(n)的电压值。

需说明的是，本实施例的上拉电路620由电路620_1以及620_2所构成。上拉电路620包括电压调整单元，且此电压调整单元是以图3中电压调整单元300的电路架构来实现，并包括双栅极薄膜晶体管622的晶体管M1与M2、电容Cx以及预充电开关SWx的晶体管M3。其中，双栅极薄膜晶体管622的控制端CT1与CT2共同耦接至上拉控制信号ST(n)，且双栅极薄膜晶体管622的第一端耦接至驱动端Q，其第二端则耦接至N-2级输出信号G(n-2)。另外，电容Cx的第一端耦接至双栅极薄膜晶体管622的第三端F，电容Cx的第二端则耦接至输出端G。预充电开关SWx的第一端接收N-2级时序信号HC(n-2)，其第二端耦接至双栅极薄膜晶体管622的第三端F。预充电开关SWx并依据上拉控制信号ST(n)以导通或断开，且在其为导通时以第一端接收的N-2级时序信号HC(n-2)对第三端F充电。之后，当上拉控制信号ST(n)转为低电压电位且输出信号G(n)转为高电压电位时，借由电容Cx的耦合效应，第三端F的电压电位可被抬升至接近于输出端G的电压电位，借此，驱动端Q与第三端F之间的电压差大幅降低，可改善漏电流现象的问题。

图7是依照本发明另一实施例所绘示的移位暂存单元700的电路图。其中，移位暂存单元700包括输出驱动电路710、电容C、上拉电路720、下拉电路730、辅助下拉电路740、下拉控制电路750以及由电路760_1以及760_2所构成的上拉控制电路。与图6的移位暂存单元600不同的是，本实施例是将图3中电压调整单元300的电路架构应用于辅助下拉电路740中。此电压调整单元包括双栅极薄膜晶体管742的晶体管M1与M2、电容Cx以及预充电开关SWx的晶体管M3。其中，双栅极薄膜晶体管742的控制端CT1与CT2共同耦接至N+4级输出信号G(n+4)，其第一端耦接至驱动端Q，其第二端耦接至参考接地端VSS。类似地，此实施例透过辅助下拉电路740中的电压调整单元调整第三端F的电压电位，可大幅降低驱动端Q与第三端F之间的电压差，改善漏电流的问题。

另外，本实施例的上拉电路720包括晶体管M21，且晶体管M21的一端耦接至驱动端Q，其另一端接收N-2级输出信号G(n-2)。上拉电路720依据上拉控制信号ST(n)及N-2级输出信号G(n-2)以决定驱动端Q的电压电位，而产生驱动信号Q(n)。

图8是依照本发明另一实施例所绘示的移位暂存单元800的电路图。其中，移位暂存单元800包括输出驱动电路810、电容C、上拉电路820、稳压电路830、辅助下拉电路840、下拉控制电路850以及由电路860_1及860_2构成的上拉控制电路。与图6的移位暂存单元600不同的是，本实施例是将图3中电压调整单元300的电路架构应用于下拉电路830中。此电压调整单元包括双栅极薄膜晶体管832的晶体管M1与M2、电容Cx以及预充电开关SWx的晶体管M3。其中，双栅极薄膜晶体管832的控制端CT1与CT2共同耦接至下拉控制信号K(n)，其第一端耦接至驱动端Q，而其第二端则耦接至参考接地端VSS。类似地，此实施例透过下拉电路830中的电压调整单元调整第三端F的电压电位，可大幅降低驱动端Q与第三端F之间的电压差，借以改善漏电流的产生。

借此，应用本发明实施例者可依其需求而将电压调整单元用作移位暂存单元中的上拉电路、辅助下拉电路以及下拉电路的至少其中之一的电压调整单元，如此一来，可借由调整第三端F的电压电位而大幅降低驱动端Q与第三端F之间的电压差，改善漏电流的问题。

需强调的是，图4与图5所提出的电压调整单元400、500也可参照上述方式而分别应用于上拉电路、辅助下拉电路以及下拉电路至少其一的中，并亦能达到类似于上述改善漏电流的效果。

图9是本发明实施例的移位暂存装置的第三端F与驱动端Q的波形图。相对于图1，图9中第三端F的波形F2与低于驱动端Q的波形Q2的电压差可明显获得抑制。换言之，本发明实施例的移位暂存装置能够有效降低漏电流。

综上所述，本发明实施例所提出的移位暂存装置与电压调整单元利用预充电开关以及电容耦合效应，以调整双栅极薄膜晶体管其第三端的电压电位至接近于驱动端的电压电位，可改善移位暂存装置漏电流的问题，实现较佳的稳定性。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (11)

1.一种移位暂存装置，其特征在于，包括：

多数个移位暂存单元，该多个移位暂存单元相互串连耦接，其中第N级的移位暂存单元包括：

一输出驱动电路，耦接至一输出端以及一驱动端，该输出驱动电路由该驱动端接收一驱动信号，并依据该驱动信号及一时序信号以产生一输出信号；

一第一电容，耦接在该输出端以及该驱动端间；

一上拉电路，其一端耦接至该驱动端，其另一端接收一N-P级输出信号，该上拉电路依据一上拉控制信号及该N-P级输出信号以产生该驱动信号；

一下拉电路，耦接在该驱动端、该输出端以及一参考接地端间，依据一下拉控制信号以拉低该驱动信号及该输出信号的电压电位；以及

一辅助下拉电路，耦接至该驱动端、该输出端以及该参考接地端间，依据一N+Z级输出信号以拉低该驱动信号及该输出端的电压电位，

其中，该上拉电路、该下拉电路以及该辅助下拉电路的至少其中之一包括：

一电压调整单元，包括：

一双栅极薄膜晶体管，具有第一控制端、第二控制端、第一端、第二端以及第三端，其第一控制端与第二控制端共同耦接至该N+Z级输出信号、该下拉控制信号或该上拉控制信号，其第一端耦接至该驱动端，其第二端耦接至该参考接地端或该N-P级输出信号；

一第二电容，其第一端耦接至该双栅极薄膜晶体管的第三端，该第二电容的第二端耦接至该输出端；以及

一预充电开关，其第一端接收一N-P级时序信号，其第二端耦接至该双栅极薄膜晶体管的第三端，该预充电开关的控制端耦接至该N-P级时序信号或该上拉控制信号，

其中，N、P、Z为正整数且P小于N。

2.如权利要求1所述的移位暂存装置，其特征在于，第N级移位暂存单元更包括：

一下拉控制电路，耦接至该驱动端以及一低频时脉信号，依据该低频时脉信号以及该驱动信号以产生该下拉控制信号。

3.如权利要求2所述的移位暂存装置，其特征在于，该下拉控制电路更包括：

一第一晶体管，具有第一端、第二端以及控制端，该第一晶体管的第一端及控制端接收该低频时脉信号；

一第二晶体管，具有第一端、第二端以及控制端，该第二晶体管的第一端耦接至该第一晶体管的第二端，该第二晶体管的控制端耦接至该驱动端，该第二晶体管的第二端耦接至该参考接地端；

一第三晶体管，具有第一端、第二端以及控制端，该第三晶体管的第一端接收该低频时脉信号，该第三晶体管的控制端耦接至该第一晶体管的第二端，该第三晶体管的第二端产生该下拉控制信号；以及

一第四晶体管，具有第一端、第二端以及控制端，该第四晶体管的第一端耦接至该第三晶体管的第二端，该第四晶体管的控制端耦接至该驱动端，该第四晶体管的第二端耦接至该参考接地端。

4.如权利要求1所述的移位暂存装置，其特征在于，第N级移位暂存单元更包括：

一上拉控制电路，接收该N-P级时序信号及该N-P级驱动信号，并依据该N-P级驱动信号与该N-P级时序信号以产生该上拉控制信号。

5.如权利要求4所述的移位暂存装置，其特征在于，该上拉控制电路包括：

一第一晶体管，具有第一端、第二端以及控制端，该晶体管的第一端接收该N-P级时序信号，该晶体管的控制端接收该N-P级驱动信号，该晶体管的第二端产生该上拉控制信号；以及

一第二晶体管，具有第一端、第二端以及控制端，该第二晶体管的第一端耦接至该第一晶体管的第二端，该第二晶体管的第二端耦接至该参考接地端，该第二晶体管的控制端接收该下拉控制信号。

6.如权利要求1所述的移位暂存装置，其特征在于，该辅助下拉电路更包括：

一第一晶体管，具有第一端、第二端以及控制端，该晶体管的第一端耦接至该输出端，该晶体管的控制端接收该N+Z级输出信号，该晶体管的第二端耦接至该参考接地端；以及

一第二晶体管，具有第一端、第二端以及控制端，该晶体管的第一端耦接至该驱动端，该晶体管的控制端接收该N+Z级输出信号，该晶体管的第二端耦接至该参考接地端。

7.如权利要求1所述的移位暂存装置，其特征在于，该下拉电路更包括：

一第一晶体管，具有第一端、第二端以及控制端，该晶体管的第一端耦接至该输出端，该晶体管的控制端接收该下拉控制信号，该晶体管的第二端耦接至该参考接地端；

一第二晶体管，具有第一端、第二端以及控制端，该晶体管的第一端耦接至该驱动端，该晶体管的控制端接收该下拉控制信号，该晶体管的第二端耦接至该参考接地端。

8.一种移位暂存装置，其特征在于，包括：

多数个移位暂存单元，该多个移位暂存单元相互串连耦接，其中第N级的移位暂存单元包括：

一输出驱动电路，耦接至一输出端以及一驱动端，该输出驱动电路由该驱动端接收一驱动信号，并依据该驱动信号及一时序信号以产生一输出信号；

一第一电容，耦接在该输出端以及该驱动端间；

一上拉电路，其一端耦接至该驱动端，其另一端接收一N-P级输出信号，该上拉电路依据一上拉控制信号及该N-P级输出信号以产生该驱动信号；

一下拉电路，耦接在该驱动端、该输出端以及一参考接地端间，依据一下拉控制信号以拉低该驱动信号及该输出信号的电压电位；以及

一辅助下拉电路，耦接至该驱动端、该输出端以及该参考接地端间，依据一N+Z级输出信号以拉低该驱动信号及该输出端上的电压电位，

其中，该上拉电路、该下拉电路以及该辅助下拉电路的至少其中之一包括：

一电压调整单元，包括：

一双栅极薄膜晶体管，具有第一控制端、第二控制端、第一端、第二端以及第三端，其第一控制端与第二控制端共同耦接至该N+Z级输出信号、该下拉控制信号或该上拉控制信号，其第一端耦接至该驱动端，其第二端耦接至该参考接地端或该N-P级输出信号；以及

一第二电容，耦接在该双栅极薄膜晶体管的第一端与第三端间，

其中，N、P、Z为正整数且P小于N。

9.一种电压调整装置，适用于整合型栅极驱动电路的移位暂存单元，对应第N级移位暂存单元的电压调整装置包括：

一双栅极薄膜晶体管，具有第一控制端、第二控制端、第一端、第二端以及第三端，其第一控制端与第二控制端共同耦接至一N+Z级输出信号、一下拉控制信号或一上拉控制信号，其第一端耦接至一驱动端以下拉或产生一驱动信号，其第二端耦接至一参考接地端或一N-P级输出信号；

一电容，其第一端耦接至该双栅极薄膜晶体管的第三端，该电容的第二端耦接至一输出端；以及

一预充电开关，其第一端接收一N-P级时序信号，其第二端耦接至该双栅极薄膜晶体管的第三端，该预充电开关的控制端耦接至一预充电控制信号或该N-P级时序信号，

其中，N、P、Z为正整数且P小于N。

10.如权利要求9所述的电压调整装置，其特征在于，该预充电开关包括：

一晶体管，具有第一端、第二端以及控制端，该晶体管的第一端接收该N-P级时序信号，该晶体管的控制端接收该预充电控制信号或耦接至该晶体管的第一端，该晶体管的第二端耦接至该双栅极薄膜晶体管的第三端。

11.一种电压调整装置，适用于整合型栅极驱动电路的移位暂存单元，对应第N级移位暂存单元的电压调整装置包括：

一双栅极薄膜晶体管，具有第一控制端、第二控制端、第一端、第二端以及第三端，其第一控制端与第二控制端共同耦接至一N+Z级输出信号、该下拉控制信号或一上拉控制信号，其第一端耦接至该驱动端，其第二端耦接至该参考接地端或一N-P级输出信号；以及

一电容，耦接在该双栅极薄膜晶体管的第一端与第三端间，其中，N、P、Z为正整数且P小于N。