CN110428769A - 栅极驱动电路 - Google Patents

Abstract

栅极驱动电路，包括串联耦接的移位暂存电路，其中第N级的移位暂存电路包括方向选择电路、上拉电路、下拉电路、输出级电路以及阻漏电元件。方向选择电路在第一驱动端上产生第一驱动信号。上拉电路依据时脉信号或重置信号以拉高第一驱动信号。下拉电路依据第一驱动信号以拉低第二驱动信号，下拉电路具有下拉驱动器，下拉驱动器拉低第一驱动信号。输出级电路依据第一驱动信号以及第二驱动信号以产生第N级栅极驱动信号。阻漏电元件依据第一驱动信号以提供栅极关闭信号至下拉驱动器。

Description

栅极驱动电路

技术领域

本发明涉及一种栅极驱动电路，且特别涉及一种触控显示装置的栅极驱动电路。

背景技术

随着电子科技的进步，电子装置成为人们生活中的重要工具。而在现今的电子装置中，提供优良品质的触控显示界面，则是一个重要的课题。

在触控显示器中，为了执行面板的显示动作，需要设置栅极驱动电路来产生闸级驱动信号，并针对面板进行显示的扫描动作。而在当触控检测动作发生时，闸级驱动信号的扫描动作可能需要被停止，并使栅极驱动电路中的电子元件，可能长时间的被偏压在一相对高的电压值上。上述的高电压偏压状态，在长时间的累积下，可能造成电子元件(晶体管)的劣化，并使晶体管的导通电压降低而使所可能产生的漏电电流加大，并影响到触控显示器的工作品质，降低其产品可靠度。

发明内容

本发明提供一种栅极驱动电路，可有效提升电路的可靠度。

本发明的栅极驱动电路包括串联耦接的移位暂存电路，其中第N级的移位暂存电路包括方向选择电路、上拉电路、下拉电路、输出级电路以及阻漏电元件。方向选择电路耦接至第一驱动端，依据前级栅极驱动信号以及后级栅极驱动信号以选择第一扫描方向信号或第二扫描方向信号来在第一驱动端上产生第一驱动信号。上拉电路耦接至第二驱动端，依据时脉信号或重置信号以拉高第一驱动信号。下拉电路耦接至第一驱动端以及第二驱动端，依据第一驱动信号以拉低第二驱动端上的第二驱动信号，下拉电路具有下拉驱动器，下拉驱动器依据第二驱动信号以拉低第一驱动信号。输出级电路耦接至第一驱动端以及第二驱动端，依据第一驱动信号以及第二驱动信号以产生第N级栅极驱动信号。阻漏电元件耦接至下拉驱动器，依据第一驱动信号以及栅极关闭信号以防止下拉驱动器上的漏电电流。

基于上述，本发明透提供阻漏电元件以耦接在下拉电路的下拉驱动器上。阻漏电元件可在触控检测的过程中，提供为高电压值的栅极关闭信号至下拉驱动器，可避免下拉驱动器因长时间的高变压偏压而产生损坏以及漏电的现象，可有效提升职级驱动器的可靠度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。

附图说明

图1示出本发明一实施例的栅极驱动电路的示意图。

图2示出本发明另一实施例的移位暂存电路的示意图。

图3示出本发明另一实施例的移位暂存电路的示意图。

图4示出本发明实施例的移位暂存电路的动作波形图。

附图标记说明：

100、200、300：第N级的移位暂存电路

110、210、310：方向选择电路

120、220、320：上拉电路

130、230、330：下拉电路

150、250、350：输出级电路

140、240、340：阻漏电元件

131：下拉驱动器

SR[N]：第N级栅极驱动信号

SR_T[N-1]：前级栅极驱动信号

SR_T[N+1]：后级栅极驱动信号

U2D_LH：第一扫描方向信号

D2U_LH：第二扫描方向信号

DE1：第一驱动端

DES1：第一驱动信号

DE2：第二驱动端

DES2：第二驱动信号

CK：时脉信号

RST：重置信号

VGH：栅极高电压

XCK：反向时脉信号

GOFF：栅极关闭信号

XDONB：参考接地电压

M1～M16、M13_T、M14_T、M15_T：晶体管

R1：电阻

P1：脉冲

410：曲线

LH：时间区间

SR_T[N]：第N级辅助栅极驱动信号

具体实施方式

请参照图1，图1示出本发明一实施例的栅极驱动电路的示意图。栅极驱动电路包括多个串联耦接的移位暂存电路，其中第N级的移位暂存电路100包括方向选择电路110、上拉电路120、下拉电路130、输出级电路150以及阻漏电元件140。方向选择电路110耦接至第一驱动端DE1。方向选择电路110接收前级栅极驱动信号SR_T[N-1]、后级栅极驱动信号SR_T[N+1]、第一扫描方向信号U2D_LH以及第二扫描方向信号D2U_LH，并依据前级栅极驱动信号SR_T[N-1]以及后级栅极驱动信号SR_T[N+1]以选择第一扫描方向信号U2D_LH或第二扫描方向信号D2U_LH来在第一驱动端DE1上产生第一驱动信号DES1。上拉电路120耦接至第二驱动端DE2，用以依据时脉信号CK或重置信号RST以拉高第一驱动信号DES1的电压值为栅极高电压VGH。

在本发明实施例中，第一扫描方向信号U2D_LH用以指示栅极驱动电路的扫描方向为第一方向(例如由显示面板上方朝显示面板下方进行扫描)，第二扫描方向信号D2U_LH则用以指示栅极驱动电路的扫描方向为第二方向(例如由显示面板下方朝显示面板上方进行扫描)。前级栅极驱动信号SR_T[N-1]以及后级栅极驱动信号SR_T[N+1]则可分别为第N-1级以及第N+1级的移位暂存电路所产生的栅极驱动信号，或者，前级栅极驱动信号SR_T[N-1]以及后级栅极驱动信号SR_T[N+1]也可分别为第N-1级以及第N+1级的移位暂存电路所产生的辅助栅极驱动信号，而关于辅助栅极驱动信号的产生方式，在后面的实施例中将有详细的说明。

在另一方面，在本实施例中，下拉电路130耦接至第一驱动端DE1以及第二驱动端DE2。下拉电路130依据第一驱动信号DES1以拉低第二驱动端DE2上的第二驱动信号DES2的电压值。此外，下拉电路130具有下拉驱动器131。下拉驱动器131则用以依据第二驱动信号DES2以拉低第一驱动信号DES1的电压值。

在本实施例中，输出级电路150耦接至第一驱动端DE1以及第二驱动端DE2。输出级电路150依据第一驱动信号DES1、第二驱动信号DES2以及反向时脉信号XCK以产生第N级栅极驱动信号SR[N]。其中，反向时脉信号XCK为时脉信号CK的反向信号。阻漏电元件140则耦接至下拉电路130的下拉驱动器131。阻漏电元件140依据第一驱动信号DES1以及栅极关闭信号GOFF以防止下拉驱动器131上的漏电电流。其中，栅极关闭信号GOFF用以指示栅极驱动电路是否停止输出致能的栅极驱动信号。在本实施例中，当栅极关闭信号GOFF为高电压准位(电平)时(例如等于栅极高电压VGH)，表示栅极驱动电路停止输出栅极驱动信号，此时的第N级栅极驱动信号SR[N]等于参考接地电压XDONB。相对的，当栅极关闭信号GOFF为低电压准位时(例如等于参考接地电压XDONB)，表示栅极驱动电路可正常输出栅极驱动信号。

值得注意的，阻漏电元件140在当移位暂存电路100停止输出致能的第N级栅极驱动信号SR[N]时，阻漏电元件140可提供栅极关闭信号GOFF(等于栅极高电压VGH)至下拉驱动器131中。如此一来，在当阻漏电元件140在当移位暂存电路100停止输出致能的第N级栅极驱动信号SR[N]的时间区间中，阻漏电元件140中的电路元件，可以不需要承受过高的电压差(第一驱动信号DES1与参考接地电压XDONB间的电压差)，并可避免产生漏电，以及电路元件劣化的现象，提升移位暂存电路100的可靠度。

以下请参照图2，图2示出本发明另一实施例的移位暂存电路的示意图。在图2中，第N级的移位暂存电路200包括方向选择电路210、上拉电路220、下拉电路230、输出级电路250以及阻漏电元件240。在本实施例中，方向选择电路210包括晶体管M1以及M2。晶体管M1的第一端接收第一扫描方向信号U2D_LH，晶体管M1的第二端耦接至第一驱动端DE1，晶体管M1的控制端则接收前级栅极驱动信号SR_T[N-1]。晶体管M2的第一端则接收第二扫描方向信号D2U_LH，晶体管M2的第二端耦接至晶体管M1的第二端，并耦接至第一驱动端DE1，晶体管M2的控制端则接收后级栅极驱动信号SR_T[N+1]。晶体管M1以及M2的其中之一可依据前级栅极驱动信号SR_T[N-1]或后级栅极驱动信号SR_T[N+1]而被导通，并传送第一扫描方向信号U2D_LH或第二扫描方向信号D2U_LH至第一驱动端DE1以产生第一驱动信号DES1。

在本实施例中，上拉电路120包括晶体管M3、M5以及电阻R1。晶体管M3的第一端接收栅极高电压VGH，晶体管M3的控制端接收时脉信号CK，晶体管M3的第二端则通过电阻R1以耦接至第二驱动端DE2。在当晶体管M3依据时脉信号CK而被导通时，上拉电路120可使第二驱动端DE2上的第二驱动信号DES2被上拉至栅极高电压VGH。

此外，晶体管M5的第一端接收栅极高电压VGH，晶体管M5的第二端则耦接至第二驱动端DE2，晶体管M5的控制端接收重置信号RST，并依据重置信号RST而被导通或断开。当晶体管M5依据重置信号RST而被导通时，第二驱动端DE2上的第二驱动信号DES2被上拉至栅极高电压VGH。

下拉电路230包括晶体管M4以及由晶体管M8、M9所构成的下拉驱动器231。晶体管M4的第一端耦接至第二驱动端DE2，晶体管M4的第二端接收参考接地电压XDONB，晶体管M4的控制端耦接至第一驱动端DE1以接收第一驱动信号DES1。当晶体管M4依据第一驱动信号DES1而被导通时，下拉电路230可下拉第二驱动端DE2上的第二驱动信号DES2至参考接地电压XDONB。另外，在下拉驱动器231中，晶体管M8的第一端耦接至第一驱动端DE1，晶体管M8的第二端与晶体管M9的第一端相互耦接，晶体管M9的第二端则接收参考接地电压XDONB。并且，晶体管M8、M9的控制端共同耦接至第二驱动端DE2。晶体管M8、M9可依据第二驱动信号DES2同时被导通，并下拉第一驱动信号DES1至参考接地电压XDONB。

值得注意的，晶体管M8的第二端与晶体管M9的第一端并共同耦接至阻漏电元件240。在本实施例中，阻漏电元件240包括晶体管M7。晶体管M7的第一端耦接至晶体管M8的第二端与晶体管M9的第一端，晶体管M7的第二端接收栅极关闭信号GOFF，晶体管M7的控制端则耦接至第一驱动端DE1并接收第一驱动信号DES1。

在本实施例中，在当栅极驱动电路的扫描动作停止，而第一驱动信号DES1维持在高电压准位的时间区间中，晶体管M7可依据为高电压值的第一驱动信号DES1而被导通，晶体管M7并提供为高电压值的栅极关闭信号GOFF至晶体管M8的第二端。如此一来，晶体管M8、M9可以不用长时间的承受高电压的偏压，可避免产生品质劣化，并产生漏电的现象，提升栅极驱动电路的品质。

输出级电路250包括晶体管M10、M12、M13、M15、M13_T、M14_T以及M15_T。晶体管M10的第一端耦接至第一驱动端DE1并接收第一驱动信号DES1，晶体管M10的控制端接收栅极高电压VGH，并维持在导通的状态。此外，晶体管M13的第一端接收反向时脉信号XCK，晶体管M13的控制端耦接至晶体管M10的第二端，晶体管M13的第二端耦接至晶体管M12所构成的电容。晶体管M12的第一端、第二端相互耦接并形成电容的第一端，并耦接至晶体管M13的第二端，晶体管M12的控制端形成电容的第二端，并耦接至晶体管M13的控制端。

晶体管M13的第二端并耦接至移位暂存电路200的输出端，移位暂存电路200的输出端产生第N级栅极驱动信号SR[N]。晶体管M14的第一端耦接至移位暂存电路200的输出端，晶体管M14的第二端接收参考接地电压XDONB，晶体管M14的控制端耦接至第二驱动端DE2，并接收第二驱动信号DES2。晶体管M15的第一端耦接至移位暂存电路200的输出端，晶体管M15的第二端接收参考接地电压XDONB，晶体管M15的控制端接收栅极关闭信号GOFF。

附带一提的，移位暂存电路200并具有辅助输出端以产生第N级辅助栅极驱动信号SR_T[N]。其中，晶体管M13_T的第一端接收反向时脉信号XCK，晶体管M13_T的第二端耦接至移位暂存电路200的辅助输出端，晶体管M13_T的控制端耦接至晶体管M10的第二端。晶体管M14_T的第一端耦接至移位暂存电路200的辅助输出端，晶体管M14_T的第二端接收参考接地电压XDONB，晶体管M14_T的控制端耦接至第二驱动端DE2，并接收第二驱动信号DES2。晶体管M15_T的第一端耦接至移位暂存电路200的辅助输出端，晶体管M15_T的第二端接收参考接地电压XDONB，晶体管M15_T的控制端则接收栅极关闭信号GOFF。

在当第一驱动信号DES1为高电压准位(例如等于栅极高电压VGH)时，第一驱动信号DES1通过导通的晶体管M10。通过晶体管M10所提供的导通电压(threshold voltage)，晶体管M13的栅极上承受的电压实质上等于栅极高电压VGH减去一个导通电压。如此一来，传送至晶体管M13的栅极的电压值受到的衰减有效被减小，提升电路的可操作边界(margin)。

在本实施例中，在当第一驱动信号DES1等于栅极高电压VGH时，第二驱动信号DES2可为参考接地电压XDONB。晶体管M13、M13_T可对应到导通，并使第N级栅极驱动信号SR[N]以及第N级辅助栅极驱动信号SR_T[N]被拉高。并且，通过被导通的晶体管M13，依据油低电压转态为高电压的反向时脉信号XCK，晶体管M13的控制端上的电压可以通过晶体管M14所构成的电容被泵升至更高的电压值，并提升晶体管M13的导通程度。

在另一方面，在当第二驱动信号DES2等于栅极高电压VGH时，第一驱动信号DES1可为参考接地电压XDONB。此时，晶体管M14、M14_T被导通，并使第N级栅极驱动信号SR[N]以及第N级辅助栅极驱动信号SR_T[N]被拉低至参考接地电压XDONB。

附带一提的，晶体管M15依据栅极关闭信号GOFF而被导通，并在移位暂存电路200停止输出致能的第N级栅极驱动信号SR[N]时，晶体管M15依据高电压值的栅极关闭信号GOFF使第N级栅极驱动信号SR[N]被拉低至参考接地电压XDONB。

在本实施例中，第N级栅极驱动信号SR[N]可用以仅连接到对应的显示像素的薄膜晶体管的栅极上。而第N级辅助栅极驱动信号SR_T[N]则用以连接至其他级的移位暂存电路上。如此一来，第N级栅极驱动信号SR[N]可提供足够的驱动能力以导通对应的显示像素的薄膜晶体管，确保显示的品质。

以下请参照图3，图3示出本发明另一实施例的移位暂存电路的示意图。在图3中，第N级的移位暂存电路300包括方向选择电路310、上拉电路320、下拉电路330、输出级电路350以及阻漏电元件340。与前述的实施例不相同的，在本实施例中，阻漏电元件340包括晶体管M7以及M16。其中，晶体管M7的第一端耦接至晶体管M8的第二端，晶体管M7的控制端接收第一驱动信号DES1，且晶体管M7的第二端耦接至晶体管M16的第一端。并且，晶体管M16的第二端与控制端相互耦接，并共同接收栅极关闭信号GOFF。

在本实施例中，晶体管M16耦接为二极管的组态，其中，晶体管M16的第一端形成二极管的阴极，晶体管M16的第二端以及控制端形成二极管的阳极。在此请注意，在当第一驱动端DE1进行充电时，且栅极关闭信号GOFF为低电压值(例如等于参考接地电压XDONB)时，第一驱动端DE1上的电压可能通过被导通的晶体管M7而进行放电的动作。晶体管M16所形成的二极管可用以遮断晶体管M7与栅极关闭信号GOFF间所可能产生的放电路径，维持第一驱动端DE1的充电效率。

以下请同时参照图3以及图4，其中图4示出本发明实施例的移位暂存电路的动作波形图。在图4中，时脉信号CK以及反向时脉信号的相位相反。并且，在时间区间LH时，第N级的移位暂存电路300的所属系统可执行触控检测动作，并暂停栅极驱动信号的扫描动作。在时间区间LH中，时脉信号CK以及反向时脉信号XCK停止转态。

依据时间区间LH之前，前级闸级驱动信号SR[N-1]上的脉冲P1，晶体管M13的控制端上的电压Q[N]被充电至高电压值，电压Q[N]并在时间区间LH中随时间进行放电而逐渐降低(如曲线410所示)。在另一方面，在时间区间LH中，栅极关闭信号GOFF被拉升为栅极高电压VGH。在此同时，阻漏电元件340可依据栅极关闭信号GOFF来提升晶体管M8的第二端上的电压值，并降低晶体管M8、M9的耦接路径上，所产生的漏电电流。

在图4的实施方式中，是以栅极驱动电路所设定的扫描方向为第一方向(由显示面板的上方至下方)为范例，其中的第一扫描方向信号U2D_LH为栅极高电压VGH。在本发明其他实施例中，可以栅极驱动电路所设定的扫描方向为第二方向(由显示面板的下方至上方)为范例，其中的第二扫描方向信号D2U_LH为栅极高电压VGH，且晶体管M13的控制端上的电压Q[N]则可依据后级闸级驱动信号SR[N+1]提供的脉冲来进行充电动作。

综上所述，本发明提供阻漏电元件，以在移位暂存电路停止输出致能的栅极驱动信号的时间区间中，提供高电压值至下拉电路的下拉驱动器中。如此一来，下拉驱动器中的电子元件可避免长时间接收高电压差的偏压，而产生元件劣化并造成漏电的现象。有效提升闸级驱动器的可靠度。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (12)

1.一种栅极驱动电路，包括：

多个移位暂存电路，所述多个移位暂存电路串联耦接，其中第N级的移位暂存电路包括；

一方向选择电路，耦接至一第一驱动端，依据一前级栅极驱动信号以及一后级栅极驱动信号以选择一第一扫描方向信号或一第二扫描方向信号来在该第一驱动端上产生一第一驱动信号；

一上拉电路，耦接至一第二驱动端，依据一时脉信号或一重置信号以拉高该第一驱动信号；

一下拉电路，耦接至该第一驱动端以及该第二驱动端，依据该第一驱动信号以拉低该第二驱动端上的一第二驱动信号，该下拉电路具有一下拉驱动器，该下拉驱动器依据该第二驱动信号以拉低该第一驱动信号；

一输出级电路，耦接至该第一驱动端以及该第二驱动端，依据该第一驱动信号以及该第二驱动信号以产生一第N级栅极驱动信号；以及

一阻漏电元件，耦接至该下拉驱动器，依据该第一驱动信号以提供一栅极关闭信号至该下拉驱动器。

2.如权利要求1所述的栅极驱动电路，其中该阻漏电元件包括：

一第一晶体管，其中该第一晶体管的第一端耦接至该下拉驱动器，该第一晶体管的第二端接收该栅极关闭信号，该第一晶体管的控制端接收该第一驱动信号。

3.如权利要求2所述的栅极驱动电路，其中该第一晶体管在该第一驱动信号被拉高至一第一电压值时被导通，并提供等于该第一电压值的该栅极关闭信号至该下拉驱动器。

4.如权利要求2所述的栅极驱动电路，其中该阻漏电元件还包括：

一二极管，耦接在该第一晶体管接收该栅极关闭信号的路径间，其中该二极管的阳极接收该栅极关闭信号，该二极管的阴极耦接至该第一晶体管的第二端。

5.如权利要求4所述的栅极驱动电路，其中该二极管为一第二晶体管，其中该第二晶体管的第一端耦接至该第一晶体管的第二端，该第二晶体管的第二端与该第二晶体管的控制端共同耦接，并共同接收该栅极关闭信号。

6.如权利要求1所述的栅极驱动电路，其中该方向选择电路包括：

一第一晶体管，具有第一端以接收该第一扫描方向信号，该第一晶体管的第二端耦接至该第一驱动端，该第一晶体管的控制端接收该前级栅极驱动信号；以及

一第二晶体管，具有第一端以接收该第二扫描方向信号，该第二晶体管的第二端耦接至该第一驱动端，该第二晶体管的控制端接收该后级栅极驱动信号。

7.如权利要求1所述的栅极驱动电路，其中该前级栅极驱动信号为第N-1级栅极驱动信号，该后级栅极驱动信号为第N+1级栅极驱动信号。

8.如权利要求1所述的栅极驱动电路，其中该上拉电路包括：

一第一晶体管，具有第一端接收一栅极高电压，该第一晶体管的第二端耦接至该第二驱动端，该第一晶体管的控制端接收该时脉信号；以及

一第二晶体管，具有第一端接收该栅极高电压，该第二晶体管的第二端耦接至该第二驱动端，该第二晶体管的控制端接收该重置信号。

9.如权利要求8所述的栅极驱动电路，其中该上拉电路还包括：

一电阻，串接在该第一晶体管的第二端与该第二驱动端的耦接路径间。

10.如权利要求1所述的栅极驱动电路，其中该下拉电路包括：

一第一晶体管，具第一端耦接至该第二驱动端，该第一晶体管的第二端接收一参考接地电压；以及

该下拉驱动器，包括：

一第二晶体管，具有第一端耦接至该第一驱动端，该第二晶体管的控制端耦接至该第二驱动端，该第二晶体管的第二端耦接至该阻漏电元件；以及

一第三晶体管，具有第一端耦接至该第二晶体管的第一端，该第三晶体管的第二端接收该参考接地电压，该第三晶体管的控制端耦接至该第二驱动端。

11.如权利要求1所述的栅极驱动电路，其中该输出级电路包括：

一第一晶体管，具有第一端耦接至该第一驱动端，该第一晶体管的控制端接收一栅极高电压；

一第二晶体管，具有第一端接收该时脉信号，该第二晶体管的控制端耦接至该第一晶体管的第二端，该第二晶体管的第二端产生该第N级栅极驱动信号；

一电容，具有第一端耦接至该第二晶体管的控制端，该电容的第二端耦接至该第二晶体管的第二端；

一第三晶体管，具有第一端耦接至该第二晶体管的第二端，该第三晶体管的第二端接收一参考接地电压，该第三晶体管的控制端耦接至该第二驱动端；以及

一第四晶体管，具有第一端耦接至该第二晶体管的第二端，该第四晶体管的第二端接收一参考接地电压，该第四晶体管的控制端接收该栅极关闭信号。

12.如权利要求11所述的栅极驱动电路，其中该输出级电路还包括：

一第五晶体管，具有第一端接收该时脉信号，该第五晶体管的第二端耦接至该第一晶体管的第二端，该第五晶体管的第二端耦接至一辅助输出端，其中该辅助输出端产生一辅助第N级栅极驱动信号；

一第六晶体管，具有第一端耦接至该辅助输出端，该第六晶体管的控制端耦接至该第二驱动端，该第六晶体管的第二端接收该参考接地电压；以及

一第七晶体管，具有第一端耦接至该辅助输出端，该第七晶体管的第二端接收该参考接地电压，该第七晶体管的控制端接收该栅极关闭信号。