CN105374314A - 移位寄存单元及其驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存单元，包括上拉节点、下拉节点、低电平信号端、第二时钟信号端和下拉模块，所述第二时钟信号端在输入子阶段和下拉子阶段向下拉节点提供高电平信号，所述下拉模块分别与上拉节点、下拉节点、移位寄存单元的输出端和所述低电平信号端相连，所述移位寄存单元还包括放电模块，所述放电模块用于在输入子阶段将所述下拉节点与低电平信号端导通，并且在输入子阶段和下拉子阶段，所述上拉节点和所述移位寄存单元的输出端均与所述低电平信号端导通。相应地，本发明还提供一种移位寄存单元的驱动方法、栅极驱动电路和显示装置。本发明能够减小下拉节点电位升高时发生的漂移，防止移位寄存单元在输出阶段以外的其他阶段产生噪声。

Description

移位寄存单元及其驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，具体涉及一种移位寄存单元及其驱动方法、栅极驱动电路和显示装置。

背景技术

显示装置的栅极驱动电路包括多个级联的移位寄存单元，多个移位寄存单元依次输出扫描信号，每个移位寄存单元包括多个薄膜晶体管。在移位寄存单元工作的输出阶段，上拉节点为高电平电位，控制与上拉节点相连的上拉模块导通，移位寄存单元的输出端输出高电平信号；在输出阶段以外的其他阶段(如输入阶段和下拉阶段)，下拉节点为高电平，以控制与下拉节点相连的下拉模块导通，将移位寄存单元的输出端下拉至低电平电位。

为了使得移位寄存单元在输入阶段和下拉阶段输出低电平，通常会通过时钟信号端向下拉节点输入高电平信号，以使得受下拉节点控制的下拉晶体管在输入阶段和下拉阶段导通。但是这种情况下，下拉节点的电位会直接由低电平上升为较高的高电平，这会导致下拉节点的电位不稳定，容易发生漂移，从而使得下拉节点控制的下拉模块工作的不稳定，导致移位寄存单元在在输出阶段以外的其他阶段(如，输入阶段)容易产生噪声。

发明内容

本发明的目的在于提供一种移位寄存单元及其驱动方法、栅极驱动电路和显示装置，以减少下拉节点的电位升高时出现的漂移。

为了实现上述目的，本发明提供一种移位寄存单元，包括上拉节点、下拉节点、低电平信号端、第二时钟信号端和下拉模块，所述第二时钟信号端在所述移位寄存单元的输入子阶段和下拉子阶段向所述下拉节点提供高电平信号，所述下拉模块分别与所述上拉节点、所述下拉节点、所述移位寄存单元的输出端和所述低电平信号端相连，所述移位寄存单元还包括放电模块，所述放电模块分别与所述下拉节点和所述低电平信号端相连，用于在所述输入子阶段将所述下拉节点与所述低电平信号端导通，并且在所述输入子阶段和下拉子阶段，所述下拉节点的电位能够使得所述下拉模块将所述上拉节点和所述移位寄存单元的输出端均与所述低电平信号端导通。

可选地，所述下拉模块包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管的第一极与所述上拉节点相连，所述第二下拉晶体管的第一极与所述移位寄存单元的输出端相连，所述第一下拉晶体管的栅极和所述第二下拉晶体管的栅极均与所述下拉节点相连，所述第一下拉晶体管的第二极和所述第二下拉晶体管的第二极均与所述低电平信号端相连，

所述放电模块还与所述移位寄存单元的输入端和所述上拉节点中的至少一者相连，当所述移位寄存单元的输入端和所述上拉节点中与所述放电模块相连的至少一者向所述放电模块提供高电平信号时，所述放电模块能够将所述下拉节点和所述低电平信号端导通。

可选地，所述放电模块包括第一放电晶体管和第二放电晶体管，所述第一放电晶体管的栅极与所述移位寄存单元的输入端相连，所述第二放电晶体管的栅极与所述上拉节点相连，所述第一放电晶体管的第一极和所述第二放电晶体管的第一极均与所述下拉节点相连，所述第一放电晶体管的第二极和所述第二放电晶体管的第二极均与所述低电平信号端相连。

可选地，所述移位寄存单元还包括具有内阻的下拉节点充电模块，所述下拉节点充电模块的输入端与所述第二时钟信号端相连，所述下拉节点充电模块的输出端与所述下拉节点相连。

可选地，所述下拉节点充电模块包括充电晶体管，所述充电晶体管的栅极和第一极相连并形成为所述下拉节点充电模块的输入端，所述充电晶体管的第二极形成为所述下拉节点充电模块的输出端。

可选地，所述移位寄存单元还包括上拉模块和第一时钟信号端，所述上拉模块的第一端与所述上拉节点相连，所述上拉模块的第二端与第一时钟信号端相连，所述上拉模块的第三端与所述移位寄存单元的输出端相连，当所述上拉模块的第一端接收到高电平信号时，所述上拉模块的第二端和第三端之间能够导通，

在所述输入子阶段之后的输出子阶段，所述第一时钟信号端输入高电平信号，所述上拉节点与所述移位寄存单元的输出端之间设置有存储模块，以使所述上拉节点与所述移位寄存单元的输出端之间的电压在所述输入子阶段和所述输出子阶段相同。

可选地，所述上拉模块包括第一上拉晶体管和第二上拉晶体管，所述第一上拉晶体管的栅极和第二上拉晶体管的栅极相连并形成所述上拉模块的第一端，所述第一上拉晶体管的第一极和所述第二上拉晶体管的第一极相连并形成所述上拉模块的第二端，所述第一上拉晶体管的第二极和所述第二上拉晶体管的第二极相连并形成所述上拉模块的第三端；

所述存储模块包括：所述第一上拉晶体管的栅极和第二极之间形成的耦合电容以及所述第二上拉晶体管的栅极和第二极之间形成的耦合电容。

可选地，所述存储模块还包括存储电容，所述存储电容的第一端与所述上拉节点相连，所述存储电容的第二端与所述移位寄存单元的输出端相连。

可选地，所述移位寄存单元还包括输入模块，所述输入模块分别与所述移位寄存单元的输入端和所述上拉节点相连，用于在输入子阶段对所述上拉节点充电。

可选地，所述输入模块包括输入晶体管，所述输入晶体管的栅极和第一极均与所述移位寄存单元的输入端相连，所述输入晶体管的第二极与所述上拉节点相连。

可选地，所述移位寄存单元还包括复位模块，用于在输入子阶段开始之前的复位子阶段对移位寄存单元的上拉节点和移位寄存单元的输出端进行复位。

可选地，所述复位模块包括第一复位晶体管和第二复位晶体管，所述第一复位晶体管的栅极和第二复位晶体管的栅极均与所述移位寄存单元的复位端相连，所述第一复位晶体管的第一极与所述上拉节点相连，所述第一复位晶体管的第二极与所述低电平信号端相连，所述第二复位晶体管的第一极与所述移位寄存单元的输出端相连，所述第二复位晶体管的第二极和所述第一复位晶体管的第一极相连。

可选地，所述复位模块包括第一复位晶体管、第二复位晶体管和常开晶体管，所述第一复位晶体管的栅极和所述第二复位晶体管的栅极均与所述移位寄存单元的复位端相连，所述常开晶体管的栅极与高电平信号端相连，所述常开晶体管的第一极与所述上拉节点相连，所述常开晶体管的第二极与所述第一复位晶体管的第一极相连，所述第一复位晶体管的第二极与所述低电平信号端相连，所述第二复位晶体管的第一极与所述移位寄存单元的输出端相连，所述第二复位晶体管的第二极与所述常开晶体管的第一极相连。

可选地，所述移位寄存单元还包括触控降噪模块，该触控降噪模块的第一端与能够在触控阶段提供高电平信号的触控使能端相连，所述触控降噪模块的第二端与所述移位寄存单元的输出端相连，所述触控降噪模块的第三端与低电平信号端相连，当所述触控降噪模块的第一端接收高电平信号时，所述触控降噪模块的第二端和第三端能够导通。

可选地，所述触控降噪模块包括第一降噪晶体管，所述第一降噪晶体管的栅极形成为所述触控降噪模块的第一端，所述第一降噪晶体管的第一极形成为所述触控降噪模块的第二端，所述第一降噪晶体管的第二极形成为所述触控降噪模块的第三端。

可选地，所述触控降噪模块还包括第二降噪晶体管，所述第二降噪晶体管的栅极与所述第一降噪晶体管的栅极相连，所述第二降噪晶体管的第一极与所述第一降噪晶体管的第一极相连，所述第二降噪晶体管的第二极与所述第一降噪晶体管的第二极相连。

相应地，本发明还提供一种移位寄存单元的驱动方法，所述驱动方法包括：

在输入子阶段，向所述移位寄存单元的输入端提供高电平信号，通过第二时钟信号端向所述移位寄存单元的下拉节点提供高电平信号并将所述下拉节点与低电平信号端导通，并使所述移位寄存单元的上拉节点和输出端均与低电平信号端导通；

在所述输入子阶段之后的输出子阶段，向所述移位寄存单元的第一时钟信号端提供高电平信号，以将所述移位寄存单元的输出端的电位拉高为高电平；

在所述输出子阶段之后的下拉子阶段，向所述第二时钟信号端提供高电平信号，并将所述移位寄存单元的上拉节点和输出端均与低电平信号端导通。

可选地，所述驱动方法还包括：

在所述输入子阶段之前的复位子阶段，向所述移位寄存单元的复位端提供高电平信号，以对所述上拉节点和所述移位寄存单元的输出端进行复位。

可选地，所述驱动方法还包括：

在触控阶段，将所述移位寄存单元的输出端与低电平信号端导通。

相应地，本发明还提供一种栅极驱动电路，包括多个级联的移位寄存单元，其中，所述移位寄存单元为本发明提供的上述移位寄存单元。

可选地，在连续的三级所述移位寄存单元中，第三级所述移位寄存单元的输入端与第二级所述移位寄存单元的输出端相连，第三级所述移位寄存单元的复位端与第一级所述移位寄存单元的输出端相连。

相应地，本发明还提供一种显示装置，包括本发明提供的上述栅极驱动电路。

可选地，所述显示装置还包括触控驱动电极、触控感应电极和触控电路，所述触控电路用于在触控阶段感应触摸点的位置；

所述移位寄存单元还包括触控降噪模块，该触控降噪模块的第一端与能够在触控阶段提供高电平信号的触控使能端相连，所述触控降噪模块的第二端与所述移位寄存单元的输出端相连，所述触控降噪模块的第三端与低电平信号端相连，当所述触控降噪模块的第一端接收高电平信号时，所述触控降噪模块的第二端和第三端能够导通。

在本发明中，所述移位寄存单元的下拉节点与放电模块相连，在所述输入子阶段，由于放电模块能够将下拉节点PD和低电平信号端VGL导通，从而可以对下拉节点进行放电，即，在输入子阶段，第二时钟信号端输入高电平信号为下拉节点进行充电的同时，放电模块还可以为下拉节点放电，因此，在该输入子阶段中，下拉节点由低电平提高至小于第二时钟信号端的高电平的电位，从而减少了由于下拉节点直接接收高电平信号而导致的电位不稳定的问题，减少了下拉节点的电位漂移，提高了下拉模块的工作稳定性，进而使得移位寄存单元的输出端能够更稳定地输出低电平，有效地抑制了噪声。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是本发明提供的移位寄存单元结构框图；

图2是本发明的一种具体实施方式中移位寄存单元的结构示意图；

图3是本发明的另一种具体实施方式中移位寄存单元的结构示意图；

图4是本发明的实施例中移位寄存单元的时序图；

图5是本发明的实施例中多级移位寄存单元的连接示意图。

图6是本发明的实施例中多级移位寄存单元输出信号的时序图。

其中，附图标记为：10、放电模块；20、复位模块；30、上拉模块；40、下拉节点充电模块；50、输入模块；60、触控降噪模块；70、下拉模块；IN、移位寄存单元的输入端；OUT、移位寄存单元的输出端；CK、第一时钟信号端；CKB、第二时钟信号端；VGH、高电平信号端；VGL、低电平信号端；M1、输入晶体管；M2、第一上拉晶体管；M3、第一下拉晶体管；M4、第二下拉晶体管；M5、第一放电晶体管；M6、第二放电晶体管；M7、充电晶体管；M8、第一复位晶体管；M9、第二复位晶体管；M10、常开晶体管；M11、第二上拉晶体管；PU、上拉节点；PD、下拉节点；C、存储电容；RESET、复位端；EN、触控使能端；M12、第一降噪晶体管；M13、第二降噪晶体管。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

作为本发明的一方面，提供一种移位寄存单元，如图1所示，包括：下拉节点PD、上拉节点PU、低电平信号端VGL、第二时钟信号端CKB和下拉模块70，第二时钟信号端CKB在移位寄存单元的输入子阶段和下拉子阶段向下拉节点PD提供高电平信号，下拉模块70分别与上拉节点PU、下拉节点PD、所述移位寄存单元的输出端OUT和低电平信号端VGL相连，用于在所述输入子阶段将下拉节点PD与低电平信号端VGL导通，并且在所述输入子阶段和下拉子阶段，下拉节点PD的电位能够使得下拉模块70将上拉节点PU和移位寄存单元的输出端OUT均与低电平信号端VGL导通。

本领域技术人员可以理解的是，移位寄存单元具有复位子阶段(如图4中的t1子阶段)、输入子阶段(如图4中的t2子阶段)、输出子阶段(如图4中的t3子阶段)、下拉子阶段(如图4中的t4子阶段)，所述下拉模块的作用在于，在输出子阶段之前的输入子阶段，以及在输出子阶段之后的下拉子阶段拉低上拉节点PU和移位寄存单元的输出端OUT的电位。下拉模块70的第一端与下拉节点PD相连，第二端与上拉节点PU相连，第三端与移位寄存单元的输出端OUT相连，第四端与低电平信号端VGL相连，当下拉节点PD的电位达到高电平时，下拉模块70的第二端和第三端均与第四端导通，从而将上拉节点PU和移位寄存单元的输出端OUT的电位拉低。

现有技术中，在移位寄存单元的输入子阶段和下拉子阶段，第二时钟信号端CKB输入高电平信号，从而将下拉节点PD的电位由低电平电位直接上拉至高电平电位，从而导致下拉节点PD的电位不稳定，进而导致受下拉节点PD控制的下拉模块的工作不稳定。

而本发明实施例中，所述移位寄存单元的下拉节点PD与放电模块10相连，在所述输入子阶段，由于放电模块10能够将下拉节点PD和低电平信号端VGL导通，从而可以对下拉节点PD进行放电，即，在输入子阶段，第二时钟信号端CKB输入高电平信号为下拉节点PD进行充电的同时，放电模块10还可以为下拉节点PD放电。因此，在该输入子阶段中，下拉节点PD的电位升高至小于第二时钟信号端CKB的高电平的电位，从而减少了由于下拉节点PD直接接收第二时钟信号端的高电平信号而导致的下拉节点PD电位不稳定的问题，减少了下拉节点PD的电位漂移，提高了下拉模块工作的稳定性，进而使得移位寄存单元的输出端OUT能够更稳定地输出低电平，有效地抑制了噪声。

具体地，如图2和图3所示，下拉模块70包括第一下拉晶体管M3和第二下拉晶体管M4，第一下拉晶体管M3的第一极与上拉节点PU相连，第二下拉晶体管M4的第一极与移位寄存单元的输出端OUT相连，第一下拉晶体管M3的栅极和第二下拉晶体管M4的栅极均与下拉节点PD相连，第一下拉晶体管M3的第二极和第二下拉晶体管M4的第二极均与低电平信号端VGL相连。

放电模块10还与所述移位寄存单元的输入端IN和上拉节点PU中的至少一者相连，当所述移位寄存单元的输入端IN和上拉节点PU中与放电模块10相连的至少一者向放电模块10提供高电平信号时，放电模块10能够将下拉节点PD与低电平信号端VGL导通。因此，当放电模块10与输入端IN相连时，在输入子阶段，输入端IN输入高电平信号，此时放电模块10将下拉节点PD与低电平信号端VGL导通，同时第二时钟信号端CKB向下拉节点PD提供高电平信号，以使得下拉节点PD在输入子阶段的电位上升至低于第二时钟信号端CKB的高电平信号的电位。当放电模块10与上拉节点PU相连时，在输入子阶段，输入端IN向上拉节点PU充电，此时上拉节点PU电位升高，在上拉节点PU的高电平电位的控制下，放电模块10同样能够将下拉节点PD与低电平信号端VGL导通，从而使得下拉节点PD在输入子阶段的电位低于第二时钟信号端CKB的高电平电位；另外，在输出子阶段，第二时钟信号端CKB输入低电平信号，上拉节点PU的电位仍为高电平，此时放电模块10将下拉节点PD与低电平信号端VGL导通，从而将下拉节点PD的电位拉低至低电平，以使得第一下拉晶体管M3和第二下拉晶体管M4关闭，不影响移位寄存单元输出高电平。

进一步具体地，如图2和图3所示，放电模块10包括第一放电晶体管M5和第二放电晶体管M6，第一放电晶体管M5的栅极与所述移位寄存单元的输入端IN相连，第二放电晶体管M6的栅极与上拉节点PU相连，第一放电晶体管M5的第一极和第二下拉晶体管M6的第一极均与下拉节点PD相连，第一放电晶体管M5的第二极和第二放电晶体管M6的第二极均与低电平信号端VGL相连。

进一步地，如图1至图3所示，所述移位寄存单元还包括具有内阻的下拉节点充电模块40，下拉节点充电模块40的输入端与第二时钟信号端CKB相连，下拉节点充电模块40的输出端下拉节点PD相连。因此，当第二时钟信号端CKB输入高电平信号时，下拉节点充电模块40起到了一定的分压作用，从而防止在第二时钟信号端CKB输入的高电平信号直接充入下拉节点PD而导致下拉节点PD的电位不稳定，从而提高了所述下拉晶体管工作的稳定性。

具体地，如图2和图3所示，下拉节点充电模块40包括充电晶体管M7，充电晶体管M7的栅极和第一极相连并形成为下拉节点充电模块40的输入端，充电晶体管M7的第二极形成为下拉节点充电模块40的输出端。即，充电晶体管M7的栅极和第一极均与第二时钟信号端CKB相连，充电晶体管M7的第二极与下拉节点PD相连。在输入子阶段，相当于充电晶体管M7和第一放电晶体管M5串联，以对第二时钟信号端CKB输入的高电平信号进行分压，从而使得下拉节点PD的电位低于所述高电平信号且下拉节点PD与下拉晶体管的第二极之间的电压大于第一下拉晶体管M3的阈值电压，以防止下拉节点PD的电位由低电平直接上升至高电平时带来的漂移现象，从而提高下拉模块70工作的稳定性。同样，在下拉子阶段，相当于充电晶体管M7和第二放电晶体管M6串联，以对第二时钟信号端CKB的高电平进行分压，从而提高下拉模块70工作的稳定性。

如图1至图3所示，所述移位寄存单元还包括上拉模块30和第一时钟信号端CK，上拉模块30的第一端与上拉节点PU相连，上拉模块30的第二端与第一时钟信号端CK相连，上拉模块30的第三端与移位寄存单元的输出端OUT相连，当上拉模块30的第一端接收到高电平信号时，上拉模块30的第二端和第三端之间能够导通。在所述输出子阶段，第一时钟信号端CK输入高电平信号，从而使得移位寄存单元的输出端OUT在输出子阶段输出高电平信号。上拉节点PU与移位寄存单元的输出端OUT之间设置有存储模块，以使上拉节点PU与移位寄存单元的输出端OUT之间的电压在所述输入子阶段和所述输出子阶段相同。

具体地，如图2和图3所示，上拉模块30包括第一上拉晶体管M2和第二上拉晶体管M11，第一上拉晶体管M2的栅极和第二上拉晶体管M11的栅极相连并形成上拉模块30的第一端，第一上拉晶体管M2的第一极和第二上拉晶体管M11的第一极相连并形成上拉模块30的第二端，第一上拉晶体管M2的第二极和第二上拉晶体管M11的第二极相连并形成上拉模块30的第三端。即，第一上拉晶体管M2的栅极和第二上拉晶体管M11的栅极均与上拉节点PU相连，第一上拉晶体管M2的第一极和第二上拉晶体管M11的第一极均与第一时钟信号端CK相连，第一上拉晶体管M2的第二极和第二上拉晶体管M11的第二极均与移位寄存单元的输出端OUT相连。

因此，在输出子阶段(图4中的t3子阶段)，上拉节点PU为高电平，控制第一上拉晶体管M2和第二上拉晶体管M11同时开启，将第一时钟信号端CK的高电平信号输出至移位寄存单元的输出端OUT，第一上拉晶体管M2和第二上拉晶体管M11的共同作用提高了输出端OUT输出高电平信号的可靠性，防止其中一者失效时影响输出端OUT的输出。

并且，在输出子阶段，由于第二时钟信号端CKB输入低电平信号，上拉节点PU为高电平，因此，第二放电晶体管M6导通，以将下拉节点PD拉低至低电平电位，第一下拉晶体管M3和第二下拉晶体管M4关闭，防止拉低上拉节点PU和移位寄存单元的输出端OUT的电位。

当上拉模块30包括第一上拉晶体管M2和第二上拉晶体管M11时，所述存储模块可以包括第一上拉晶体管M2的栅极和第二极之间形成的耦合电容以及第二上拉晶体管M11的栅极和第二极之间形成的耦合电容，该耦合电容会保持上拉节点PU和移位寄存单元的输出端OUT之间的电压在输入子阶段和输出子阶段之间不变，因此，在输出子阶段，在耦合电容的自举作用下，上拉节点PU的电位会进一步提高；在输出子阶段，上拉节点PU的高电平控制第二放电晶体管M6迅速导通，为下拉节点PD放电，防止第二下拉晶体管M4在输出子阶段导通而影响移位寄存单元的输出端OUT的输出。

进一步地，所述存储模块还可以包括存储电容C，存储电容C的第一端与上拉节点PU相连，存储电容C的第二端与移位寄存单元的输出端OUT相连。

进一步地，如图2至图3所示，所述移位寄存单元还包括输入模块50，输入模块50分别与所述移位寄存单元的输入端IN和上拉节点PU相连，用于在所述输入子阶段根据移位寄存单元的输入端IN的信号对上拉节点PU充电。

具体地，输入模块50包括还包括输入晶体管M1，输入晶体管M1的栅极和第一极均与移位寄存单元的输入端IN相连，输入晶体管M1的第二极与上拉节点PU相连。在输入子阶段，移位寄存单元的输入端IN输入高电平信号，以控制输入晶体管M1导通，从而为上拉节点PU充电。

在输入子阶段(图4中的t2子阶段)，移位寄存单元的输入端IN输入高电平信号，第一时钟信号端CK输入低电平信号，第二时钟信号端CKB输入高电平信号。输入晶体管M1导通，输入端IN为上拉节点PU充电，第二时钟信号端CKB向下拉节点PD提供高电平，第一放电晶体管M5导通，对下拉节点PD放电。应当理解的是，第二时钟信号端CKB向下拉节点PD的充电速度大于第一放电晶体管M5的放电速度，以使得下拉节点PD的电位小于第二时钟信号端CKB提供的高电平信号，并大于第二下拉晶体管的阈值电压，从而使得第二下拉晶体管M4导通，移位寄存单元的输出端OUT输出低电平信号。

如图1至图3所示，所述移位寄存单元还包括复位模块20，用于在输入子阶段开始之前的复位子阶段对上拉节点PU和移位寄存单元的输出端OUT进行复位。

作为本发明的一种具体实施方式，如图2所示，复位模块20包括第一复位晶体管M8和第二复位晶体管M9，第一复位晶体管M8的栅极和第二复位晶体管M9的栅极均与复位端RESET相连，第一复位晶体管M8的第一极与上拉节点PU相连，第一复位晶体管M8的第二极与低电平信号端VGL相连，第二复位晶体管M9的第一极与所述移位寄存单元的输出端OUT相连，第二复位晶体管M9的第二极和第一复位晶体管M8的第一极相连。

对于这种实施方式，在复位子阶段(图5中的t1子阶段)，复位端RESET输入高电平信号，第一复位晶体管M8和第二复位晶体管M9导通，以将上拉节点PU和移位寄存单元的输出端OUT分别与低电平信号端VGL导通，从而拉低上拉节点PU和输出端OUT的电位。

并且，如上文所述，在输入子阶段，第一下拉晶体管M3导通，从而拉低上拉节点PU的电位。同时，输入端IN通过输入晶体管M1向上拉节点PU充电，此时，相当于输入晶体管M1和第一下拉晶体管M3串联以对输入端IN的高电平信号进行分压，以使得上拉节点PU与移位寄存单元的输出端OUT之间的电压大于第一上拉晶体管M2和第二上拉晶体管M11的阈值电压、且小于输入端IN输入的高电平电位。由于输入晶体管M1和第一下拉晶体管M3的分压作用，使得上拉节点PU的电位在升高时，并不是直接由低电平上升至输入端IN的高电平，而是升高至低于该高电平的值，从而提高了上拉节点PU电位的稳定性，进而提高了第一上拉晶体管M2和第二上拉晶体管M11工作的稳定性。

作为本发明的另一种具体实施方式，如图3所示，复位模块20包括第一复位晶体管M8、第二复位晶体管M9和常开晶体管M10。第一复位晶体管M8的栅极和第二复位晶体管M9的栅极均与复位端RESET相连，常开晶体管M10的栅极与高电平信号端VGH相连，常开晶体管M10的第一极与上拉节点PU相连，常开晶体管M10的第二极与第一复位晶体管M8的第一极相连，第一复位晶体管M8的第二极与低电平信号端VGL相连，第二复位晶体管M9的第一极与移位寄存单元的移位寄存单元的输出端OUT相连，第二复位晶体管M9的第二极与常开晶体管M10的第一极相连。

和上一种实施方式类似地，在复位子阶段，复位端RESET输入高电平信号，第一复位晶体管M8、第二复位信号端M9导通，而常开晶体管M10在高电平信号端VGH的控制下保持导通，因此，上拉节点PU和移位寄存单元的移位寄存单元的输出端OUT均与低电平信号端VGL导通，从而拉低上拉节点PU和移位寄存单元的输出端OUT的电位。

和上一种实施方式的不同在于，在输入子阶段，输入端IN通过输入晶体管M1向上拉节点PU充电时，相当于第一下拉晶体管M3与常开晶体管M10串联后再与输入晶体管M1串联，从而对输入端IN的高电平信号进行分压，分压效果更明显，从而使得上拉节点PU的电位更稳定。

进一步地，如图1至图3所示，所述移位寄存单元还包括触控降噪模块60，该触控降噪模块60的第一端与能够在触控阶段提供高电平信号的触控使能端EN相连，触控降噪模块50的第二端与移位寄存单元的输出端OUT相连，触控降噪模块60的第三端与低电平信号端VGL相连，当触控降噪模块60的第一端接收到高电平信号时，触控降噪模块60的第二端和第三端能够导通，从而在触控阶段将所述移位寄存单元的移位寄存单元的输出端OUT与低电平信号端OUT导通，防止在触控阶段产生噪声而影响触控灵敏度。

因此，可以将上述移位寄存单元用于触控显示装置的驱动电路中。在显示每帧图像的过程中，在所述移位寄存单元的输出子阶段，移位寄存单元的输出端OUT输出高电平信号，以对相应的栅线进行扫描，显示阶段的其余各个子阶段，移位寄存单元输出低电平信号；在显示相邻两帧图像之间的触控阶段，触控使能端EN输入高电平信号，显示装置的触控电路判断触控位置，此时，触控降噪模块60导通，防止触控阶段产生噪声而影响触控灵敏度。

具体地，如图2和图3所示，触控降噪模块60包括第一降噪晶体管M12，第一降噪晶体管M12的栅极形成为触控降噪模块60的第一端，第一降噪晶体管M12的第一极形成为触控降噪模块60的第二端，第一降噪晶体管M12的第二极形成为触控降噪模块60的输出端。即，第一降噪晶体管M12的栅极与触控使能端EN相连，第一降噪晶体管M12的第一极与移位寄存单元的输出端OUT相连，第一降噪晶体管M12的第二极与低电平信号端VGL相连。在触控阶段，触控使能端EN提供高电平信号，从而将第一降噪晶体管M12导通，以防止触控阶段出现噪声。

可选地，如图2和图3所示，触控降噪模块60还包括第二降噪晶体管M13，第二降噪晶体管M13的栅极和第一降噪晶体管M12的栅极相连，第二降噪晶体管M13的第一极与第一降噪晶体管M12的第一极相连，第二降噪晶体管M13的第二极与第一降噪晶体管M12的第二极相连，从而提高触控降噪模块60工作的可靠性。

作为本发明的第二个方面，提供一种移位寄存器单元的驱动方法，包括：

在输入子阶段(如图4所示的t2阶段)，向所述移位寄存单元的输入端IN提供高电平信号，通过第二时钟信号端CKB向移位寄存单元的下拉节点PD提供高电平信号并将下拉节点PD与低电平信号端VGL导通，并使得所述移位寄存单元的上拉节点PU和输出端OUT均与低电平信号端VGL导通。

在所述输入子阶段之后的输出子阶段(如图4所示的t3阶段)，向所述移位寄存单元的第一时钟信号端CK提供高电平信号，以将所述移位寄存单元的输出端OUT的电位拉高为高电平；

在所述输出子阶段之后的下拉子阶段(如图4所示的t4阶段)，向所述第二时钟信号端CKB提供高电平信号，并将所述移位寄存单元的上拉节点PU和输出端OUT与低电平信号端VGL导通。

因此，在输入子阶段和下拉子阶段，第二时钟信号端CKB对下拉节点PD的电位进行上拉，与此同时，放电模块10的第一端与第二端导通，从而对下拉节点PD的电位进行下拉，从而使得在输入子阶段，下拉节点PD的电位低于第二时钟信号端CKB的电位，并且下拉节点PD的电位能够使得下拉模块70的导通(即，使上拉节点PU和输出端OUT能够与低电平信号端OUT导通)，从而防止下拉节点PD由低电平直接升高至高电平时造成的不稳定，从而提高下拉模块70的工作稳定性，以使得移位寄存单元的输出端OUT稳定地输出低电平，减少引入噪声。

进一步地，所述驱动方法还包括：

在所述输入子阶段之前的复位子阶段(如图4所示的t1阶段)，向所述移位寄存单元的复位端RESET提供高电平信号，以对上拉节点PU和所述移位寄存单元的输出端OUT进行复位。

进一步地，所述驱动方法还包括：

在触控阶段，将所述移位寄存单元的输出端与低电平信号端导通，从而减少触控阶段产生的噪声，提高触控准确性。

下面结合图4和图5对本发明的移位寄存单元的工作过程进行描述。

在显示阶段的t1子阶段，移位寄存单元的复位段RESET输入高电平信号，第一复位晶体管M8、第二复位晶体管M9和常开晶体管M10导通，从而将上拉节点PU和移位寄存单元的输出端OUT的点位拉低至低电平。

在显示阶段的t2子阶段，第二时钟信号端CKB输入高电平，充电晶体管M7导通，第二时钟信号端CKB为下拉节点PD充电，同时，第一放电晶体管M5导通，为下拉节点PD的放电，此时相当于充电晶体管M7和第一放电晶体管M5对高电平信号进行分压，从而使得下拉节点PD的电位小于第二时钟信号端CKB的高电平信号且大于第一下拉晶体管M3和第二下拉晶体管M4的阈值电压，使得第一下拉晶体管M3和第二下拉晶体管M4导通，从而使得移位寄存单元的输出端OUT与低电平信号端VGL导通而输出低电平。而t2子阶段，移位寄存单元的输入端IN输入高电平信号，输入晶体管M1导通，输入端IN为上拉节点PU(存储电容C的第一端)充电，相当于常开晶体管M10和第一下拉晶体管M3二者串联再与输入晶体管M1串联以对输入端In的高电平信号进行分压，从而使得上拉节点PU的点位低于输入端IN的电位并大于第一上拉晶体管M2的阈值电压。

因此，在t2子阶段，上拉节点PU和下拉节点PD的电位并不是通过第二时钟信号端CKB的高电平的直接充电而上升至较高的电位，而是在充电和放电的同时作用下上升至低于所述高电平的电位，从而减少了电位发生的漂移，提高了上拉节点PU和下拉节点PD电位的稳定性，从而提高了上拉节点PU和下拉节点PD所控制的晶体管的工作稳定性，进而提高了移位寄存单元输出的稳定性，有效抑制了噪声并降低了功耗。

在t3子阶段，第一时钟信号端CK输入高电平信号，在存储电容C的自举作用下，上拉节点PU的电位进一步拉高，从而将第一上拉晶体管M2和第二上拉晶体管M11导通，移位寄存单元的输出端OUT输出高电平信号；同时，第二放电晶体管M6在上拉节点PU的控制下导通，第二时钟信号端CKB向下拉节点PD输入低电平信号，此时，下拉节点PD的电位被拉低至低电平，第一下拉晶体管M3和第二下拉晶体管M4关闭。

在t4子阶段，第一时钟信号端CK输入低电平信号，第二时钟信号端CKB通过充电晶体管M7向下拉节点PD充电，此时第一下拉晶体管M3导通，从而将上拉节点PU的电位拉低，同时第二下拉晶体管M4导通，将移位寄存单元的输出端OUT的电位拉低。

作为本发明的第三个方面，提供一种栅极驱动电路，包括多个级联的移位寄存单元，其中，所述移位寄存单元为本发明提供的上述移位寄存单元。

具体地，所述移位寄存单元具有第一时钟信号端和第二时钟信号端，在连续的三级所述移位寄存单元中，第三级移位寄存单元的输入端与第二极移位寄存单元的输出端相连，第三级移位寄存单元的复位端与第一级移位寄存单元的输出端相连。如图5所示，第N+2级移位寄存单元的输入端IN_N+2与第N-1级移位寄存单元的输出端OUT_N+1相连，第N+2移位寄存单元的复位段RESET_N+2与第N级移位寄存单元的输出端OUT_N相连，从而使得多级移位寄存单元依次输出高电平信号，如图6所示。应当理解的是，相邻两级移位寄存单元中的第一时钟信号端所输入的信号是相反的，相邻两级移位寄存单元中的第二时钟信号端输入的信号也是相反的。如图5中，第N级移位寄存单元的第一时钟信号端CK与提供第一时钟信号的第一时钟信号线CK’相连，第N级移位寄存单元的第二时钟信号端CKB与提供第二时钟信号的第二时钟信号线CKB’相连；而第N+1级移位寄存单元的第一时钟信号端CK与提供第二时钟信号端CKB与提供第二时钟信号的第二时钟信号线CKB’相连，第N+1级移位寄存单元的第二时钟信号端CKB与提供第一时钟信号的第一时钟信号线CK’相连。

作为本发明的第四个方面，提供一种显示装置，包括本发明提供的上述栅极驱动电路。

本发明所提供的显示装置可以为触控显示装置，还包括触控驱动电极、触控感应电极和触控电路，所述触控电路用于在触控阶段感应触摸点的位置。如上文所述，所述移位寄存单元还包括触控降噪模块60，触控降噪模块60的第一端与能够在触控阶段提供高电平信号的触控使能端EN相连，触控降噪模块60的第二端与移位寄存单元的输出端OUT相连，触控降噪模块60的第三端与低电平信号端VGL相连，当所述触控降噪模块的第一端接收高电平信号时，所述触控降噪模块的第二端和第三端能够导通，从而防止在触控阶段产生噪声，进而提高了触控灵敏度。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (23)

1.一种移位寄存单元，包括上拉节点、下拉节点、低电平信号端、第二时钟信号端和下拉模块，所述第二时钟信号端在所述移位寄存单元的输入子阶段和下拉子阶段向所述下拉节点提供高电平信号，所述下拉模块分别与所述上拉节点、所述下拉节点、所述移位寄存单元的输出端和所述低电平信号端相连，其特征在于，所述移位寄存单元还包括放电模块，所述放电模块分别与所述下拉节点和所述低电平信号端相连，用于在所述输入子阶段将所述下拉节点与所述低电平信号端导通，并且在所述输入子阶段和下拉子阶段，所述下拉节点的电位能够使得所述下拉模块将所述上拉节点和所述移位寄存单元的输出端均与所述低电平信号端导通。

2.根据权利要求1所述的移位寄存单元，其特征在于，所述下拉模块包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管的第一极与所述上拉节点相连，所述第二下拉晶体管的第一极与所述移位寄存单元的输出端相连，所述第一下拉晶体管的栅极和所述第二下拉晶体管的栅极均与所述下拉节点相连，所述第一下拉晶体管的第二极和所述第二下拉晶体管的第二极均与所述低电平信号端相连，

所述放电模块还与所述移位寄存单元的输入端和所述上拉节点中的至少一者相连，当所述移位寄存单元的输入端和所述上拉节点中与所述放电模块相连的至少一者向所述放电模块提供高电平信号时，所述放电模块能够将所述下拉节点和所述低电平信号端导通。

3.根据权利要求1所述的移位寄存单元，其特征在于，所述放电模块包括第一放电晶体管和第二放电晶体管，所述第一放电晶体管的栅极与所述移位寄存单元的输入端相连，所述第二放电晶体管的栅极与所述上拉节点相连，所述第一放电晶体管的第一极和所述第二放电晶体管的第一极均与所述下拉节点相连，所述第一放电晶体管的第二极和所述第二放电晶体管的第二极均与所述低电平信号端相连。

4.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括具有内阻的下拉节点充电模块，所述下拉节点充电模块的输入端与所述第二时钟信号端相连，所述下拉节点充电模块的输出端与所述下拉节点相连。

5.根据权利要求4所述的移位寄存单元，其特征在于，所述下拉节点充电模块包括充电晶体管，所述充电晶体管的栅极和第一极相连并形成为所述下拉节点充电模块的输入端，所述充电晶体管的第二极形成为所述下拉节点充电模块的输出端。

6.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括上拉模块和第一时钟信号端，所述上拉模块的第一端与所述上拉节点相连，所述上拉模块的第二端与第一时钟信号端相连，所述上拉模块的第三端与所述移位寄存单元的输出端相连，当所述上拉模块的第一端接收到高电平信号时，所述上拉模块的第二端和第三端之间能够导通，

在所述输入子阶段之后的输出子阶段，所述第一时钟信号端输入高电平信号，所述上拉节点与所述移位寄存单元的输出端之间设置有存储模块，以使所述上拉节点与所述移位寄存单元的输出端之间的电压在所述输入子阶段和所述输出子阶段相同。

7.根据权利要求6所述的移位寄存单元，其特征在于，所述上拉模块包括第一上拉晶体管和第二上拉晶体管，所述第一上拉晶体管的栅极和第二上拉晶体管的栅极相连并形成所述上拉模块的第一端，所述第一上拉晶体管的第一极和所述第二上拉晶体管的第一极相连并形成所述上拉模块的第二端，所述第一上拉晶体管的第二极和所述第二上拉晶体管的第二极相连并形成所述上拉模块的第三端；

所述存储模块包括：所述第一上拉晶体管的栅极和第二极之间形成的耦合电容以及所述第二上拉晶体管的栅极和第二极之间形成的耦合电容。

8.根据权利要求7所述的移位寄存单元，其特征在于，所述存储模块还包括存储电容，所述存储电容的第一端与所述上拉节点相连，所述存储电容的第二端与所述移位寄存单元的输出端相连。

9.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括输入模块，所述输入模块分别与所述移位寄存单元的输入端和所述上拉节点相连，用于在输入子阶段对所述上拉节点充电。

10.根据权利要求9所述的移位寄存单元，其特征在于，所述输入模块包括输入晶体管，所述输入晶体管的栅极和第一极均与所述移位寄存单元的输入端相连，所述输入晶体管的第二极与所述上拉节点相连。

11.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括复位模块，用于在输入子阶段开始之前的复位子阶段对移位寄存单元的上拉节点和移位寄存单元的输出端进行复位。

12.根据权利要求11所述的移位寄存单元，其特征在于，所述复位模块包括第一复位晶体管和第二复位晶体管，所述第一复位晶体管的栅极和第二复位晶体管的栅极均与所述移位寄存单元的复位端相连，所述第一复位晶体管的第一极与所述上拉节点相连，所述第一复位晶体管的第二极与所述低电平信号端相连，所述第二复位晶体管的第一极与所述移位寄存单元的输出端相连，所述第二复位晶体管的第二极和所述第一复位晶体管的第一极相连。

13.根据权利要求11所述的移位寄存单元，其特征在于，所述复位模块包括第一复位晶体管、第二复位晶体管和常开晶体管，所述第一复位晶体管的栅极和所述第二复位晶体管的栅极均与所述移位寄存单元的复位端相连，所述常开晶体管的栅极与高电平信号端相连，所述常开晶体管的第一极与所述上拉节点相连，所述常开晶体管的第二极与所述第一复位晶体管的第一极相连，所述第一复位晶体管的第二极与所述低电平信号端相连，所述第二复位晶体管的第一极与所述移位寄存单元的输出端相连，所述第二复位晶体管的第二极与所述常开晶体管的第一极相连。

14.根据权利要求1至13中任意一项所述的移位寄存单元，其特征在于，所述移位寄存单元还包括触控降噪模块，该触控降噪模块的第一端与能够在触控阶段提供高电平信号的触控使能端相连，所述触控降噪模块的第二端与所述移位寄存单元的输出端相连，所述触控降噪模块的第三端与低电平信号端相连，当所述触控降噪模块的第一端接收高电平信号时，所述触控降噪模块的第二端和第三端能够导通。

15.根据权利要求14所述的移位寄存单元，其特征在于，所述触控降噪模块包括第一降噪晶体管，所述第一降噪晶体管的栅极形成为所述触控降噪模块的第一端，所述第一降噪晶体管的第一极形成为所述触控降噪模块的第二端，所述第一降噪晶体管的第二极形成为所述触控降噪模块的第三端。

16.根据权利要求15所述的移位寄存单元，其特征在于，所述触控降噪模块还包括第二降噪晶体管，所述第二降噪晶体管的栅极与所述第一降噪晶体管的栅极相连，所述第二降噪晶体管的第一极与所述第一降噪晶体管的第一极相连，所述第二降噪晶体管的第二极与所述第一降噪晶体管的第二极相连。

17.一种移位寄存单元的驱动方法，其特征在于，所述驱动方法包括：

在输入子阶段，向所述移位寄存单元的输入端提供高电平信号，通过第二时钟信号端向所述移位寄存单元的下拉节点提供高电平信号并将所述下拉节点与低电平信号端导通，并使所述移位寄存单元的上拉节点和输出端均与低电平信号端导通；

在所述输入子阶段之后的输出子阶段，向所述移位寄存单元的第一时钟信号端提供高电平信号，以将所述移位寄存单元的输出端的电位拉高为高电平；

在所述输出子阶段之后的下拉子阶段，向所述第二时钟信号端提供高电平信号，并将所述移位寄存单元的上拉节点和输出端均与低电平信号端导通。

18.根据权利要求17所述的驱动方法，其特征在于，所述驱动方法还包括：

在所述输入子阶段之前的复位子阶段，向所述移位寄存单元的复位端提供高电平信号，以对所述上拉节点和所述移位寄存单元的输出端进行复位。

19.根据权利要求17所述的驱动方法，其特征在于，所述驱动方法还包括：

在触控阶段，将所述移位寄存单元的输出端与低电平信号端导通。

20.一种栅极驱动电路，包括多个级联的移位寄存单元，其特征在于，所述移位寄存单元为权利要求1至16中任意一项所述的移位寄存单元。

21.根据权利要求20所述的栅极驱动电路，其特征在于，在连续的三级所述移位寄存单元中，第三级所述移位寄存单元的输入端与第二级所述移位寄存单元的输出端相连，第三级所述移位寄存单元的复位端与第一级所述移位寄存单元的输出端相连。

22.一种显示装置，其特征在于，包括权利要求20或21所述的栅极驱动电路。

23.根据权利要求22所述的显示装置，其特征在于，所述显示装置还包括触控驱动电极、触控感应电极和触控电路，所述触控电路用于在触控阶段感应触摸点的位置；

所述移位寄存单元还包括触控降噪模块，该触控降噪模块的第一端与能够在触控阶段提供高电平信号的触控使能端相连，所述触控降噪模块的第二端与所述移位寄存单元的输出端相连，所述触控降噪模块的第三端与低电平信号端相连，当所述触控降噪模块的第一端接收高电平信号时，所述触控降噪模块的第二端和第三端能够导通。