CN106952624B - 移位寄存单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明提供一种移位寄存单元，其输入模块，与输入端、第一电压端和上拉节点相连；输出模块，与上拉节点、第一时钟端相连；第一存储模块，两端各自与上拉节点和输出端相连；第一复位模块，与复位端、第二电压端和上拉节点相连；第二复位模块，与第二时钟端和下拉节点相连；下拉模块，与下拉节点、第二电压端和输出端相连；间隔模块，与上拉节点、下拉节点和第二电压端相连。本发明还提供一种移位寄存单元的驱动方法、栅极驱动电路和显示装置。该移位寄存单元及其驱动方法、栅极驱动电路和显示装置可以避免上拉节点和下拉节点相互竞争，从而可以提高GOA驱动的稳定性差，有利于提高显示面板的良率。

Description

移位寄存单元及其驱动方法、栅极驱动电路及显示装置
技术领域
本发明属于显示技术领域，具体涉及一种移位寄存单元及其驱动方法、栅极驱动电路及显示装置。
背景技术
随着液晶屏(Liquid Crystal Display，简称LCD)显示技术的不断发展和日趋激烈的市场趋势，阵列基板栅极驱动(Gate Driver on Array，简称GOA)的技术能力以及性能品质的提升也变得尤为迫切，GOA的稳定性是GOA电路性能技术壁垒的一个考虑重点。但是，目前的GOA电路存在上拉节点PU和下拉节点PD相互竞争(即，二者相互影响)的问题，从而造成GOA驱动的稳定性差，影响显示面板的良率。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存单元及其驱动方法、栅极驱动电路及显示装置，可以避免上拉节点和下拉节点相互竞争，从而可以提高GOA驱动的稳定性差，有利于提高显示面板的良率。
为解决上述问题之一，本发明提供了一种移位寄存单元，包括输入模块、输入端、输出模块、输出端、第一时钟端、第一复位模块、第二复位模块、下拉模块、第二时钟端、第一存储模块、上拉节点、下拉节点和间隔模块；其中：
所述输入模块，与输入端、第一电压端和上拉节点相连，用以在输入端输入有效信号时将第一电压端的信号提供给上拉节点；
所述输出模块，与上拉节点、第一时钟端相连，用以在上拉节点上为有效信号时输出第一时钟端上的信号；
所述第一存储模块，两端各自与上拉节点和输出端相连，用于在上拉节点浮接时保持上拉节点和输出端的电压差；
所述第一复位模块，与复位端、第二电压端、上拉节点和输出端相连，用于在复位端输入有效信号时将第二电压端上的信号提供给上拉节点和输出端；
所述第二复位模块，与第二时钟端和下拉节点相连，用于在第二时钟端输入有效信号时将第二时钟端上的信号提供给下拉节点；
所述下拉模块，与下拉节点、第二电压端和输出端相连，用于在下拉节点上为有效信号时将第二电压端上的信号提供给输出端；
所述间隔模块，与上拉节点、下拉节点和第二电压端相连，用于在上拉节点上为有效信号时将第二电压端上的信号提供给下拉节点。
优选地，还包括：辅助下拉模块；
所述辅助下拉模块，与输出端、第二电压端和下拉节点相连，用于在输出端输出有效信号时将第二电压端上的信号提供给下拉模块。
优选地，还包括：第二存储模块；
所述第二存储模块，两端各自与下拉节点和第二电压端相连。
优选地，所述输入模块包括第一晶体管；
第一晶体管的控制端与输入端相连，第一端与第一电压端相连；第二端与上拉节点相连；
所述输出模块包括第四晶体管；
第四晶体管的控制端与上拉节点相连，第一端与第一时钟端相连；第二端作为输出端；
所述第一复位模块包括第二晶体管和第九晶体管；
所述第二晶体管的控制端与复位端相连，第一端与第二电压端相连；第二端与上拉节点相连；
所述第九晶体管的控制端和复位端相连，第一端和输出端相连，第二端和第二电压端相连；
所述第二复位模块包括第三晶体管；
所述第三晶体管的控制端和第一端与第二时钟端相连，第二端与下拉节点相连；
所述间隔模块包括第六晶体管；
第六晶体管的控制端与上拉节点相连，第一端与下拉节点相连；第二端与第二电压端相连；
所述下拉模块包括第七晶体管；
所述第七晶体管的控制端与下拉节点相连，第一端与输出端相连；第二端与第二电压端相连。
优选地，所述辅助下拉模块包括第八晶体管；
所述第八晶体管的控制端和输出端相连，第一端和第二电压端相连，第二端和下拉节点相连。
优选地，所述第一存储模块和第二存储模块均包括存储电容。
本发明还提供一种栅极驱动电路，包括：多个级联的移位寄存单元，所述移位寄存单元采用上述移位寄存单元。
本发明还提供一种显示装置，包括上述栅极驱动电路。
本发明还提供一种上述移位寄存单元的驱动方法，包括以下步骤：
输入阶段：输入端输入有效信号，第一电压端的电压提供给上拉节点，以向上拉节点充电为有效信号，上拉节点为有效信号使得下拉节点和第二电压端导通，以对下拉节点放电；
输出阶段：上拉节点浮接，第一存储模块自举；上拉节点为有效信号使得第一时钟端上的信号提供给输出端；保持对下拉节点放电；
第一复位阶段：复位端输入有效信号，使得上拉节点和输出端均与第二电压端相连，以对上拉节点和输出端放电；
第二复位阶段；第二时钟端输入有效信号，使得下拉节点和第二时钟端相连，以向下拉节点充电；下拉节点为有效信号，使得第二信号端和输出端相连。
优选地，在移位寄存单元为权利要求2所示的移位寄存单元时，
在输出阶段：输出端输出有效信号，使得第二电压端和下拉节点相连。
本发明具有以下有益效果：
通过采用上述移位寄存单元能够实现：在输入阶段，给上拉节点充电且下拉节点放电；在输出阶段，第一存储模块自举，第一时钟端输出高电平，使得输出模块输出高电平；在第一复位阶段，上拉节点和输出端均拉低；在第二复位阶段，给下拉节点充电，保持输出端拉低，在上述过程中，由于上拉节点的充放电过程和下拉节点的充放电过程相互并不影响，因此，可以避免上拉节点和下拉节点相互竞争，从而可以提高GOA驱动的稳定性差，有利于提高显示面板的良率。
附图说明
图1为本发明实施例1提供的一种移位寄存单元的原理框图；
图2为本发明实施例1提供的另一种移位寄存单元的原理框图；
图3为图2所示的移位寄存单元的具体电路示意图；
图4为图3所示电路的工作时序图；
图5为本发明实施例2提供的移位寄存单元的驱动方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图来对本发明提供的移位寄存单元及其驱动方法、栅极驱动电路及显示装置进行详细描述。
实施例1
图1为本发明实施例1提供的移位寄存单元的原理框图；请参阅图1，本实施例提供的移位寄存单元包括输入模块1、输入端Out_N-1、输出模块2、输出端Out_N、第一时钟端CKBL、第一复位模块3、第二复位模块4、下拉模块5、第二时钟端CLK、第一存储模块6、上拉节点PU、下拉节点PD和间隔模块7；其中：
所述输入模块1，与输入端Out_N-1、第一电压端CN和上拉节点PU相连，用以在输入端Out_N-1输入有效信号时将第一电压端CN的信号提供给上拉节点PU。
所述输出模块2，与上拉节点PU、第一时钟端CKBL相连，用以在上拉节点PU上为有效信号时输出第一时钟端CKBL上的信号。
所述第一存储模块6，两端各自与上拉节点PU和输出模块2的输出端Out_N相连，用于在上拉节点PU浮接时保持上拉节点PU和输出端Out_N的电压差。
所述第一复位模块3，与复位端Out_N+1、第二电压端CNB、上拉节点PU和输出模块2的输出端Out_N相连，用于在复位端Out_N+1输入有效信号时将第二电压端CNB上的信号提供给上拉节点PU和输出端Out_N。
所述第二复位模块4，与第二时钟端CLK和下拉节点PD相连，用于在第二时钟端CLK输入有效信号时将第二时钟端CLK上的信号提供给下拉节点PD。
所述下拉模块5，与下拉节点PD、第二电压端CNB和输出模块2的输出端Out_N相连，用于在下拉节点PD上为有效信号时将第二电压端CNB上的信号提供给输出模块2的输出端Out_N。
所述间隔模块7，与上拉节点PU、下拉节点PD和第二电压端CNB相连，用于在上拉节点PU上为有效信号时将第二电压端CNB上的信号提供给下拉节点PD。
其中，如图3所示，所述输入模块1包括第一晶体管M1；第一晶体管M1的控制端与输入端Out_N-1相连，第一端与第一电压端CN相连；第二端与上拉节点PU相连；
所述输出模块2包括第四晶体管M4；第四晶体管M4的控制端与上拉节点PU相连，第一端与第一时钟端CKBL相连；第二端作为输出端Out_N；
所述第一复位模块3包括第二晶体管M2和第九晶体管M9；所述第二晶体管M2的控制端与复位端Out_N+1相连，第一端与第二电压端CNB相连；第二端与上拉节点PU相连；所述第九晶体管M9的控制端和复位端Out_N+1相连，第一端和输出端Out_N相连，第二端和第二电压端CNB相连；
所述第二复位模块4包括第三晶体管M3；所述第三晶体管M3的控制端和第一端与第二时钟端CLK相连，第二端与下拉节点PD相连；
所述间隔模块7包括第六晶体管M6；第六晶体管M6的控制端与上拉节点PU相连，第一端与下拉节点PD相连；第二端与第二电压端CNB相连；
所述下拉模块5包括第七晶体管M7；所述第七晶体管M7的控制端与下拉节点PD相连，第一端与输出模块2的输出端Out_N相连；第二端与第二电压端CNB相连。
其中，所述第一存储模块6包括但不限于为存储电容C1。
可选地，如图2所示，移位寄存单元还包括：辅助下拉模块8；所述辅助下拉模块8，与输出模块2的输出端Out_N、第二电压端CNB和下拉节点PD相连，用于在输出模块2的输出端Out_N输出有效信号时将第二电压端CNB上的信号提供给下拉模块5。
其中，如图3所示，所述辅助下拉模块8包括第八晶体管M8；所述第八晶体管M8的控制端和输出模块2的输出端Out_N相连，第一端和第二电压端CNB相连，第二端和下拉节点PD相连。
可选地，如图2所示，移位寄存单元还包括：第二存储模块9；所述第二存储模块9，两端各自与下拉节点PD和第二电压端CNB相连。其中，如图3所示，所述第二存储模块9包括但不限于为存储电容C2。
下面结合图3和图4详细描述本发明实施例提供的移位寄存单元的驱动过程。具体如下：在图2所示电路中，各个晶体管均为N型薄膜晶体管，在高电平时导通；第一电压端CN为高电平端，第二电压端CNB为低电平端。
在t1时间段(输入阶段)，输入端Out_N-1拉高，第一晶体管M1打开，将第一电压端CN上的高电压提供给上拉节点PU，以向上拉节点PU充电，使得上拉节点PU为高电平；上拉节点PU为高电平使得第六晶体管M6打开，使得下拉节点PD和第二电压端CNB导通，对下拉节点PD放电；上拉节点PU为高电平使得第四晶体管M4导通，第一时钟端CKBL上的低电平信号提供给输出端Out_N，即，此时，输出端Out_N输出低电平。
在t2时间段(输出阶段)，第一时钟端CKBL拉高为高电平，使得输出端Out_N输出高电平；由于输入端Out_N-1上的信号拉低，第一晶体管M1关闭，使得上拉节点PU浮接，通过第四晶体管M4的自举作用，使得上拉节点PU的电压再次升高；第六晶体管T6保持打开，使得下拉节点PD和第二电压端CNB相连；输出端Out_N输出高电平使得第八晶体管T8打开，使得第二电压端CNB和下拉节点PD相连，下拉节点PD保持为低电平。
在t3时间段(第一复位阶段)，第一时钟端CKBL拉低为低电平；复位端Out_N+1拉高为高电平，第二晶体管M2和第九晶体管M9均打开将上拉节点PU和输出端Out_N均与第二电压端CNB相连，进行放电拉低。
在t4时刻(第二复位阶段)，复位端Out_N+1拉低为低电平；第二时钟端CKL拉高为高电平，第三晶体管M3打开，将第二时钟端CKL上的电压提供给下拉节点PD，对下拉节点PD充电至高电平；下拉节点PD为高电平有效使第七晶体管M7打开，使第二电压端CNB和输出端Out_N相连，使得输出端Out_N保持低电平。
由上文驱动过程可知，本发明实施例提供的移位寄存单元不会出现上拉节点PU和下拉节点PD互相竞争的关系出现。
本发明采用图1所示的移位寄存单元能够实现：在输入阶段，给上拉节点充电且下拉节点放电；在输出阶段，第一存储模块自举，第一时钟端输出高电平，使得输出模块输出高电平；在第一复位阶段，上拉节点和输出端均拉低；在第二复位阶段，给下拉节点充电，保持输出端拉低，在上述过程中，由于上拉节点的充放电过程和下拉节点的充放电过程相互并不影响，因此，可以避免上拉节点和下拉节点相互竞争，从而可以提高GOA驱动的稳定性差，有利于提高显示面板的良率。
另外，通过设置辅助下拉模块8(具体为图2中的第八晶体管M8)，可以降低下拉模块5的第七晶体管M7的漏电流。
通过设置第二存储模块9(具体为图2中的存储电容C2)，有利于下拉节点PD在高低电平之间稳定切换。
实施例2
图5为本发明实施例2提供的移位寄存单元的驱动方法的流程图，请参阅图5，该移位寄存单元的驱动方法包括以下步骤：
S11，输入阶段：输入端输入有效信号，第一电压端的电压提供给上拉节点，以向上拉节点充电；上拉节点为有效信号，使得下拉节点和第二电压端导通，以对下拉节点放电。
S12，输出阶段：上拉节点浮接，第一存储模块自举；上拉节点为有效信号使得第一时钟端上的信号提供给输出端；保持对下拉节点放电。
S13，第一复位阶段：复位端输入有效信号，使得上拉节点和输出端均与第二电压端相连，以对上拉节点和输出端放电。
S14，第二复位阶段：第二时钟端输入有效信号，使得下拉节点和第二时钟端相连，以向下拉节点充电；下拉节点为有效信号，使得第二信号端和输出端相连。
可选地，在移位寄存单元除包括图1所示的各个模块外还包括上述辅助下拉模块(如图3所示)，且所述辅助下拉模块与输出端、第二电压端和下拉节点相连，用于在输出端输出有效信号时将第二电压端上的信号提供给下拉模块。在这种情况下，在输出阶段，输出端输出有效信号，使得第二电压端和下拉节点导通。
本发明在采用上述方法驱动移位寄存单元时能够实现：在输入阶段，给上拉节点充电且下拉节点放电；在输出阶段，第一存储模块自举，第一时钟端输出高电平，使得输出模块输出高电平；在第一复位阶段，上拉节点和输出端均拉低；在第二复位阶段，给下拉节点充电，保持输出端拉低，在上述过程中，由于上拉节点的充放电过程和下拉节点的充放电过程相互并不影响，因此，可以避免上拉节点和下拉节点相互竞争，从而可以提高GOA驱动的稳定性差，有利于提高显示面板的良率。
实施例3
本发明实施例还提供一种栅极驱动电路，其包括多个级联的移位寄存单元，所述移位寄存单元为上述实施例1所述的移位寄存单元。关于移位寄存单元的组成及驱动方法已分别在上述实施例1和实施例2中进行了详细阐述，具体可参见上述实施例1和实施例2中的内容，此处不再赘述。
其中，所述栅极驱动电路可以为N型栅极驱动电路，也可以为P型栅极驱动电路。
通过在栅极驱动电路中采用上述移位寄存单元能够实现可以提高GOA驱动的稳定性差，有利于提高显示面板的良率。
实施例4
本发明实施例还提供一种显示装置，其包括实施例3所述的栅极驱动电路，关于栅极驱动电路的内容可以参见上述实施例3中的内容，此处不再赘述。
其中，所述显示装置可以为触控显示装置，具体可以为一种基于LHB触控方式的显示装置。
通过在显示装置中采用上述移位寄存单元能够提高显示面板和显示装置的良率。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种移位寄存单元，包括输入模块、输入端、输出模块、输出端、第一时钟端、第一复位模块、第二复位模块、下拉模块、第二时钟端、第一存储模块、上拉节点和下拉节点；其中：
所述输入模块，与输入端、第一电压端和上拉节点相连，用以在输入端输入有效信号时将第一电压端的信号提供给上拉节点；
所述输出模块，与上拉节点、第一时钟端相连，用以在上拉节点上为有效信号时输出第一时钟端上的信号；
所述第一存储模块，两端各自与上拉节点和输出端相连，用于在上拉节点浮接时保持上拉节点和输出端的电压差；
所述第一复位模块，与复位端、第二电压端、上拉节点和输出端相连，用于在复位端输入有效信号时将第二电压端上的信号提供给上拉节点和输出端；
所述第二复位模块，与第二时钟端和下拉节点相连，用于在第二时钟端输入有效信号时将第二时钟端上的信号提供给下拉节点；
所述下拉模块，与下拉节点、第二电压端和输出端相连，用于在下拉节点上为有效信号时将第二电压端上的信号提供给输出端；其特征在于，
所述移位寄存单元还包括间隔模块，所述间隔模块，与上拉节点、下拉节点和第二电压端相连，用于在上拉节点上为有效信号时将第二电压端上的信号提供给下拉节点。
2.根据权利要求1所述的移位寄存单元，其特征在于，还包括：辅助下拉模块；
所述辅助下拉模块，与输出端、第二电压端和下拉节点相连，用于在输出端输出有效信号时将第二电压端上的信号提供给下拉模块。
3.根据权利要求1所述的移位寄存单元，其特征在于，还包括：第二存储模块；
所述第二存储模块，两端各自与下拉节点和第二电压端相连。
4.根据权利要求1所述的移位寄存单元，其特征在于，所述输入模块包括第一晶体管；
第一晶体管的控制端与输入端相连，第一端与第一电压端相连；第二端与上拉节点相连；
所述输出模块包括第四晶体管；
第四晶体管的控制端与上拉节点相连，第一端与第一时钟端相连；第二端作为输出端；
所述第一复位模块包括第二晶体管和第九晶体管；
所述第二晶体管的控制端与复位端相连，第一端与第二电压端相连；第二端与上拉节点相连；
所述第九晶体管的控制端和复位端相连，第一端和输出端相连，第二端和第二电压端相连；
所述第二复位模块包括第三晶体管；
所述第三晶体管的控制端和第一端与第二时钟端相连，第二端与下拉节点相连；
所述间隔模块包括第六晶体管；
第六晶体管的控制端与上拉节点相连，第一端与下拉节点相连；第二端与第二电压端相连；
所述下拉模块包括第七晶体管；
所述第七晶体管的控制端与下拉节点相连，第一端与输出端相连；第二端与第二电压端相连。
5.根据权利要求2所述的移位寄存单元，其特征在于，所述辅助下拉模块包括第八晶体管；
所述第八晶体管的控制端和输出端相连，第一端和第二电压端相连，第二端和下拉节点相连。
6.根据权利要求3所述的移位寄存单元，其特征在于，所述第一存储模块和第二存储模块均包括存储电容。
7.一种栅极驱动电路，其特征在于，包括：多个级联的移位寄存单元，所述移位寄存单元采用权利要求1-6任意一项所述移位寄存单元。
8.一种显示装置，其特征在于，包括权利要求7所述的栅极驱动电路。
9.一种权利要求1-6任意一项所述的移位寄存单元的驱动方法，其特征在于，包括以下步骤：
输入阶段：输入端输入有效信号，第一电压端的电压提供给上拉节点，以向上拉节点充电为有效信号，上拉节点为有效信号使得下拉节点和第二电压端导通，以对下拉节点放电；
输出阶段：上拉节点浮接，第一存储模块自举；上拉节点为有效信号使得第一时钟端上的信号提供给输出端；保持对下拉节点放电；
第一复位阶段：复位端输入有效信号，使得上拉节点和输出端均与第二电压端相连，以对上拉节点和输出端放电；
第二复位阶段；第二时钟端输入有效信号，使得下拉节点和第二时钟端相连，以向下拉节点充电；下拉节点为有效信号，使得第二信号端和输出端相连。
10.根据权利要求9所述的驱动方法，其特征在于，在移位寄存单元为权利要求2所述的移位寄存单元时，
在输出阶段：输出端输出有效信号，使得第二电压端和下拉节点相连。
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