CN104700812A - 一种移位寄存器及阵列基板栅极驱动装置 - Google Patents

Abstract

本发明提供了一种移位寄存器及阵列基板栅极驱动装置，该移位寄存器具有将相同的移位寄存器单元进行多级连接的结构，所述移位寄存器单元包括：响应于输入信号的输入模块，响应于上拉节点的输出模块，响应于复位信号的复位模块，响应于第一时钟信号的第一上拉模块，响应于第一下拉节点电压信号的第二上拉模块，响应于上拉节点电压信号的第一下拉模块，响应于上拉节点电压信号的第二下拉模块，响应于第二时钟信号的控制模块，响应于第一时钟信号和第二下拉节点的保持模块。本发明能够降低移位寄存器的工作损耗，减小第二下拉节点电压信号的衰减，从而提高其工作的稳定性。

Description

一种移位寄存器及阵列基板栅极驱动装置

技术领域

本发明涉及液晶显示驱动技术领域，尤其涉及一种移位寄存器及阵列基板栅极驱动装置。

背景技术

在多数平板显示中都要用到移位寄存器，通过将栅极驱动装置整合于液晶面板中实现的移位寄存器。近年来，移位寄存器(Gate on Array，GOA)技术被广泛应用于液晶显示面板中，所以人们对GOA的使用寿命、GOA工作消耗以及GOA工作的稳定性的要求越来越高。

现有技术中，一个移位寄存器是由多个移位寄存器中每个GOA单元的电路结构参见图1所示，然而，当CLKB为高电平时，M5的栅极为高电平，M5导通，PDCN节点为高电平，M6的栅极和漏极均为高电平，M6导通，节点PD点会处于充电过程且变为高电平；当CLKB为低电平时，因为M5的延迟作用，使得M6的栅极依然为高电平，但M6的源极为低电平，使得节点PD点与CLKB直接相连，而此时CLKB为低电平，所以PD点会处于放电过程且变为低电平。经过周期性的充电和放电过程增加了移位寄存器的工作损耗，同时经过若干个GOA单元后，CLKB的波形延迟更严重，PD点电压信号产生严重的衰减，从而影响显示画面的品质。

综上所示，现有技术提供的移位寄存器，增加了移位寄存器的工作损耗，使PD点电压信号产生严重衰减，且降低了其工作的稳定性。

发明内容

本发明实施例提供了一种移位寄存器及阵列基板栅极驱动装置，用以降低移位寄存器的工作损耗，减小第二下拉节点电压信号的衰减，从而提高其工作的稳定性。

本发明实施例提供了一种移位寄存器，其中相同的移位寄存器单元多级连接，该移位寄存器单元包括：输入模块、输出模块、复位模块、第一上拉模块、第二上拉模块、第一下拉模块、第二下拉模块、控制模块和保持模块；其中，

输入模块，响应于输入信号，用于将第一时钟信号电压提供给上拉节点，其中，上拉节点为输入模块的输出节点；

输出模块，响应于上拉节点，用于将第二时钟信号电压提供给输出端子；

复位模块，响应于复位信号，用于将电源负极电压提供给上拉节点和输出端子；

第一上拉模块，响应于第一时钟信号，用于将第一时钟信号电压提供给第一下拉节点，其中，第一下拉节点为第一上拉模块的输出节点；

第二上拉模块，响应于第一下拉节点电压信号，用于将第一时钟信号电压提供给第二下拉节点，其中，第二下拉节点为第二上拉模块的输出节点；

第一下拉模块，响应于上拉节点电压信号，用于将电源负极电压提供给第一下拉节点；

第二下拉模块，响应于上拉节点电压信号，用于将电源负极电压提供给第二下拉节点；

控制模块，响应于第二时钟信号，用于将电源负极电压提供给第一下拉节点；

保持模块，响应于第一时钟信号和第二下拉节点，用于将电源负极电压提供给输出端子。

由于本发明实施例提供的移位寄存器，降低了每个移位寄存器单元中的工作损耗，减小了第二下拉节点电压信号的衰减，从而提高了每个移位寄存器单元工作的稳定性。

较佳地，所述输入模块，包括：

第一薄膜晶体管，其栅极连接输入信号端，源极连接第一时钟信号端，漏极作为输入模块的输出节点，即作为上拉节点；

第一电容，连接于第一薄膜晶体管的漏极和第一时钟信号端之间。

较佳地，所述输出模块，包括：

第二薄膜晶体管，其栅极连接上拉节点，源极连接第二时钟信号端，漏极连接输出端子；

第二电容，连接于上拉节点和输出端子之间。

较佳地，所述复位模块，包括：

第三薄膜晶体管，其栅极连接复位信号，其源极连接上拉节点，其漏极连接电源负极电压端；

第四薄膜晶体管，其栅极连接复位信号，其源极连接输出端子，其漏极连接电源负极电压端。

较佳地，所述第一上拉模块，包括：

第五薄膜晶体管，其栅极和源极连接第一时钟信号端，漏极作为第一上拉模块的输出节点，即作为第一下拉节点。

较佳地，所述第二上拉模块，包括：

第六薄膜晶体管，其栅极连接第一下拉节点，源极连接第一时钟信号端，漏极作为第二上拉模块的输出节点，即作为第二下拉节点。

较佳地，所述第一下拉模块，包括：

第七薄膜晶体管，其栅极连接上拉节点，源极连接电源负极电压端，漏极连接第一下拉节点。

较佳地，所述第二下拉模块，包括：

第八薄膜晶体管，其栅极连接上拉节点，源极连接第二下拉节点，漏极连接电源负极电压端。

较佳地，所述控制模块，包括：

第九薄膜晶体管，其栅极连接第二时钟信号端，源极连接电源负极电压端，漏极连接第一下拉节点。

控制模块用于控制第二上拉模块，使得第六薄膜晶体管立即关断，防止保持模块中的薄膜晶体管的栅极直接与第一时钟信号相连，减小了信号的衰减和延迟。

较佳地，所述保持模块，包括：

第十薄膜晶体管，其栅极连接第二下拉节点，源极连接上拉节点，漏极连接电源负极电压端；

第十一薄膜晶体管，其栅极连接第二下拉节点，源极连接输出端子，漏极连接电源负极电压端；

第十二薄膜晶体管，其栅极连接第一时钟信号端，源极连接输出端子，漏极连接电源负极电压端。

本发明实施例提供了一种阵列基板栅极驱动装置，该阵列基板栅极驱动装置包括级联的如本发明实施例提供的任一移位寄存器。

附图说明

图1为现有技术提供的一种移位寄存器的结构示意图；

图2为本发明实施例提供的一种移位寄存器的结构示意图；

图3为本发明实施例提供的移位寄存器的控制信号时序图；

图4为本发明实施例提供的一种阵列基板栅极驱动装置结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，并不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种移位寄存器及阵列基板栅极驱动装置，用以降低移位寄存器的工作损耗，减小信号的衰减，从而提高其工作的稳定性。

需要说明的是，本发明实施例中第一时钟信号CLK1相当于现有技术中CLKB时钟信号，第二时钟信号CLK2相当于现有技术中CLK时钟信号，电源负极提供的电压VSS为低电平，本发明实施例中提到的薄膜晶体管TFT均为N型TFT，且所有TFT的栅极电压为高电平时导通，低电平时断开。

本发明实施例中的移位寄存器是针对现有技术中提供的非晶硅工艺下的移位寄存器的改进，CLK1、CLK2为高频方波信号，高电平是液晶阵列栅极高压信号，低电平是VSS电压。

实施例一

参见图2，本发明实施例提供的一种移位寄存器，其中相同的移位寄存器单元多级连接，该移位寄存器单元包括：

输入模块201，响应于输入信号INTPUT，用于将第一时钟信号电压CLK1提供给上拉节点PU点，其中，上拉节点为输入模块的输出节点；包括：

第一薄膜晶体管M1，其栅极连接输入信号端，源极连接第一时钟信号端，漏极作为输入模块的输出节点，即作为上拉节点PU点；

第一电容C1，连接于第一薄膜晶体管的漏极和第一时钟信号端CLK1之间；

输出模块202，响应于上拉节点PU点，用于将第二时钟信号电压CLK2提供给输出端子OUTPUT；包括：

第二薄膜晶体管M2，其栅极连接上拉节点PU点，源极连接第二时钟信号端CLK2，漏极连接输出端子OUTPUT；

第二电容C2，连接于上拉节点PU点和输出端子OUTPUT之间；

复位模块203，响应于复位信号RESET，用于将电源负极电压VSS提供给上拉节点PU点和输出端子OUTPUT；包括：

第三薄膜晶体管M3，其栅极连接复位信号RESET，其源极连接上拉节点PU点，其漏极连接电源负极电压端VSS；

第四薄膜晶体管M4，其栅极连接复位信号RESET，其源极连接输出端子，其漏极连接电源负极电压端VSS；

第一上拉模块204，响应于第一时钟信号CLK1，用于将第一时钟信号电压CLK1提供给第一下拉节点PDCN点，其中，第一下拉节点PDCN点为第一上拉模块的输出节点；包括：

第五薄膜晶体管M5，其栅极和源极连接第一时钟信号端CLK1，漏极作为第一上拉模块的输出节点，即作为第一下拉节点PDCN点；

第二上拉模块205，响应于第一下拉节点PDCN点电压信号，用于将第一时钟信号电压CLK1提供给第二下拉节点PD点，其中，第二下拉节点PD点为第二上拉模块的输出节点；包括：

第六薄膜晶体管M6，其栅极连接第一下拉节点PDCN点，源极连接第一时钟信号端CLK1，漏极作为第二上拉模块的输出节点，即作为第二下拉节点PD点；

第一下拉模块206，响应于上拉节点PU点电压信号，用于将电源负极电压VSS提供给第一下拉节点PDCN点；包括：

第七薄膜晶体管M7，其栅极连接上拉节点PU点，源极连接电源负极电压端VSS，漏极连接第一下拉节点PDCN点；

第二下拉模块207，响应于上拉节点PU点电压信号，用于将电源负极电压VSS提供给第二下拉节点PD点；包括：

第八薄膜晶体管M8，其栅极连接上拉节点PU点，源极连接第二下拉节点PD点，漏极连接电源负极电压端VSS；

控制模块208，响应于第二时钟信号CLK2，用于将电源负极电压VSS提供给第一下拉节点PDCN点；

其中，控制模块208，将第一下拉节点PDCN点引入低电平，用于控制第二上拉模块，使得第六薄膜晶体管M6立即关断，防止第二下拉节点PD点直接与第一时钟信号CLK1相连；

控制模块208，包括：

第九薄膜晶体管M9，其栅极连接第二时钟信号端CLK2，源极连接电源负极电压端VSS，漏极连接第一下拉节点PDCN点；

保持模块209，响应于第一时钟信号CLK1和第二下拉节点PD点，用于将电源负极电压VSS提供给输出端子OUTPUT；包括：

第十薄膜晶体管M10，其栅极连接第二下拉节点PD点，源极连接上拉节点PU点，漏极连接电源负极电压端VSS；

第十一薄膜晶体管M11，其栅极连接第二下拉节点PD点，源极连接输出端子OUTPUT，漏极连接电源负极电压端VSS；

第十二薄膜晶体管M12，其栅极连接第一时钟信号端CLK1，源极连接输出端子OUTPUT，漏极连接电源负极电压端VSS。

参见图3的控制信号时序图，本发明实施例一提供的移位寄存器的驱动方法，包括：

第一阶段t1，输入信号INPUT为高电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2为低电平和复位信号RESET为低电平时，第一薄膜晶体管M1导通将第一时钟信号CLK1的高电平引入到上拉节点PU点；通过调节第五薄膜晶体管M5的振幅大小，使得CLK1通过M5的导通输出高电平至第一下拉节点PDCN点，产生的高电平通过第七薄膜晶体管M7的导通将高电平释放为VSS低电平，从而保证了第一下拉节点PDCN点为低电平，第六薄膜晶体管M6关断；第八薄膜晶体管M8导通，将VSS低电平引入到第二下拉节点PD点，PD点为低电平；第一时钟信号CLK1为高电平，给第一电容C1充电，PU持续为高电平；第一时钟信号CLK1为高电平，第十二薄膜晶体管M12导通，将VSS低电平引入到输出端OUTPUT，输出端OUTPUT输出低电平。

第二阶段t2，输入信号INPUT为低电平、第一时钟信号CLK1为低电平、第二时钟信号CLK2为高电平和复位信号RESET为低电平时，第五薄膜晶体管M5关断，由于第一电容C1和第二电容C2的自举作用，PU点持续为高电平，且PU点电平变成t1时刻的两倍，因为第一电容C1和第二电容C2大小相同方向相反，减小了PU点电压的波动，第七薄膜晶体管M7和第八薄膜晶体管M8持续导通，第一下拉节点PDCN和第二下拉节点PD点保持为低电平；第一时钟信号CLK1为低电平，所以第十二薄膜晶体管M12关断；第二时钟信号CLK2为高电平，第九薄膜晶体管M9导通，进一步拉低第一下拉节点PDCN点，使得第六薄膜晶体管M6关断；因为PU点为高电平，第二薄膜晶体管M2导通，将第二时钟信号电压CLK2的高电平通过M2引入到输出端子OUTPUT，并且第十二薄膜晶体管M12的关断保证了输出端不漏电，所以输出端子OUTPUT输出高电平。

第三阶段t3，输入信号INPUT为低电平、第一时钟信号CLK1为高电平、第二时钟信号CLK2为低电平和复位信号RESET为高电平时，第五薄膜晶体管M5导通，第一下拉节点PDCN点为高电平，第六薄膜晶体管M6导通，第二下拉节点PD点为高电平，又因为复位信号RESET为高电平，第三薄膜晶体管M3导通，将上拉节点PU点引入低电平，使第七薄膜晶体管M7和第八薄膜晶体管M8关断，使PDCN点和PD点保持在高电平；因为第二下拉节点PD点为高电平，所以第十薄膜晶体管M10导通，第一电容C1放电，同时第十一薄膜晶体管M11导通，第二电容C2放电，用以保持电路的稳定；第四薄膜晶体管M4导通，将VSS低电平引入到输出端子OUTPUT，同时因为PU点为低电平，第二薄膜晶体管M2关断，所生输出端子OUTPUT输出低电平。

第四阶段t4，输入信号INPUT为低电平、第一时钟信号CLK1为低电平、第二时钟信号CLK2为高电平和复位信号RESET为低电平时，第八薄膜晶体管M8导通，将第一下拉节点PDCN点引入VSS低电平，第六薄膜晶体管M6关断，第五薄膜晶体管M5关断，因为第六薄膜晶体管M6振幅的大小，使得第一下拉节点PDCN点即使引入低电平，也会高于低电平却低于高电平的中间电平状态，第六薄膜晶体管M6关断，则第二下拉节点PD点仍然为高电平；因为PD点为高电平，第十薄膜晶体管M10导通，引入VSS低电平到上拉节点PU点，PU点保持低电平，第十一薄膜晶体管M11导通，引入VSS低电平到输出端子OUTPUT，第十二薄膜晶体管M12关断，所以输出端子OUTPUT输出低电平。

第五阶段t5，输入信号INPUT为低电平、第一时钟信号CLK1为高电平、第二时钟信号CLK2为低电平和复位信号RESET为低电平时，第五薄膜晶体管M5导通，第一下拉节点PDCN点引入第一时钟信号CLK1的高电平，PDCN点为高电平，第六薄膜晶体管M6导通，第二下拉节点PD点引入第一时钟信号CLK1的高电平，PD点为高电平，又因为第九薄膜晶体管M9关断，使第六薄膜晶体管M6持续导通，PD点保持高电平；因为PD点的高电平，第十薄膜晶体管M10保持导通，引入VSS低电平到上拉节点PU点，PU点保持低电平，第十一薄膜晶体管M11保持导通，引入VSS低电平到输出端子OUTPUT，同时给第二电容C2放电；第十二薄膜晶体管M12导通，引入VSS低电平电压到输出端子OUTPUT，所以输出端子OUTPUT输出低电平。

在第五阶段t5之后，重复进行第四阶段t4和第五阶段t5的操作，直到再次依次出现第一阶段t1、第二阶段t2和第三阶段t3的时序，并再次执行第一阶段t1、第二阶段t2和第三阶段t3，即为：使第三薄膜晶体管M3和第四薄膜晶体管M4以及第十薄膜晶体管M10和第十一薄膜晶体管M11轮流对PU点和OUTPUT点放电，使得移位寄存器除了输出高电平的时间段，其余时间段中OUTPUT点和PU点始终保持低电平，使第九薄膜晶体管M9在第二时钟信号CLK2为高电平导通，将第一下拉节点PDCN点引入低电平，从而立即关断第五薄膜晶体管M5，防止第二下拉节点PD点直接与第一时钟信号CLK1相连造成的放电过程，使得第二下拉节点PD持续为高电平。从而达到防止PD点循环处于放电和充电的过程造成的工作损耗，以及防止第二下拉节点电压信号的衰减，从而减小移位寄存器的工作损耗，提高其工作的稳定性。

实施例二

参见图4，本发明实施例提供的一种阵列基板栅极驱动装置的级联结构图，其中该级联结构的移位寄存器单元以实施例一提供的移位寄存器为例，其中，

如果整个栅极驱动电路总共有N级移位寄存器单元(GOA unit)，N为栅线数量，其中的第一级的INPUT由垂直开启信号(Start Vertical，STV)提供，第一级的RESET信号由第二级的OUTPUT提供，第N级的INPUT由第N-1级的输出提供，第N级的RESET信号由RESET单元提供。例如，第n级(1<n<N)的输入信号INTPUT由n-1级的输出OUTPUT提供，第n级的复位信号RESET由n+1级的输出OUTPUT提供。

综上所述，本发明实施例提供的一种移位寄存器，其中相同的移位寄存器单元多级连接，该移位寄存器单元包括：响应于输入信号的输入模块，响应于上拉节点的输出模块，响应于复位信号的复位模块，响应于第一时钟信号的第一上拉模块，响应于第一下拉节点电压信号的第二上拉模块，响应于上拉节点电压信号第一下拉模块，响应于上拉节点电压信号的第二下拉模块，响应于第二时钟信号的控制模块，响应于第一时钟信号和第二下拉节点的保持模块。用以降低移位寄存器的工作损耗，减小第二下拉节点电压信号的衰减，从而提高其工作的稳定性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种移位寄存器，其中相同的移位寄存器单元多级连接，其特征在于，该移位寄存器单元包括：输入模块、输出模块、复位模块、第一上拉模块、第二上拉模块、第一下拉模块、第二下拉模块、控制模块和保持模块；其中，

输入模块，响应于输入信号，用于将第一时钟信号电压提供给上拉节点，其中，上拉节点为输入模块的输出节点；

输出模块，响应于上拉节点，用于将第二时钟信号电压提供给输出端子；

复位模块，响应于复位信号，用于将电源负极电压提供给上拉节点和输出端子；

第一上拉模块，响应于第一时钟信号，用于将第一时钟信号电压提供给第一下拉节点，其中，第一下拉节点为第一上拉模块的输出节点；

第二上拉模块，响应于第一下拉节点电压信号，用于将第一时钟信号电压提供给第二下拉节点，其中，第二下拉节点为第二上拉模块的输出节点；

第一下拉模块，响应于上拉节点电压信号，用于将电源负极电压提供给第一下拉节点；

第二下拉模块，响应于上拉节点电压信号，用于将电源负极电压提供给第二下拉节点；

控制模块，响应于第二时钟信号，用于将电源负极电压提供给第一下拉节点；

保持模块，响应于第一时钟信号和第二下拉节点，用于将电源负极电压提供给输出端子。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块，包括：

第一薄膜晶体管，其栅极连接输入信号端，源极连接第一时钟信号端，漏极作为输入模块的输出节点，即作为上拉节点；

第一电容，连接于第一薄膜晶体管的漏极和第一时钟信号端之间。

3.根据权利要求1所述的移位寄存器，其特征在于，所述输出模块，包括：

第二薄膜晶体管，其栅极连接上拉节点，源极连接第二时钟信号端，漏极连接输出端子；

第二电容，连接于上拉节点和输出端子之间。

4.根据权利要求1所述的移位寄存器，其特征在于，所述复位模块，包括：

第三薄膜晶体管，其栅极连接复位信号，其源极连接上拉节点，其漏极连接电源负极电压端；

第四薄膜晶体管，其栅极连接复位信号，其源极连接输出端子，其漏极连接电源负极电压端。

5.根据权利要求1所述的移位寄存器，其特征在于，所述第一上拉模块，包括：

第五薄膜晶体管，其栅极和源极连接第一时钟信号端，漏极作为第一上拉模块的输出节点，即作为第一下拉节点。

6.根据权利要求1所述的移位寄存器，其特征在于，所述第二上拉模块，包括：

第六薄膜晶体管，其栅极连接第一下拉节点，源极连接第一时钟信号端，漏极作为第二上拉模块的输出节点，即作为第二下拉节点。

7.根据权利要求1所述的移位寄存器，其特征在于，所述第一下拉模块，包括：

第七薄膜晶体管，其栅极连接上拉节点，源极连接电源负极电压端，漏极连接第一下拉节点。

8.根据权利要求1所述的移位寄存器，其特征在于，所述第二下拉模块，包括：

第八薄膜晶体管，其栅极连接上拉节点，源极连接第二下拉节点，漏极连接电源负极电压端。

9.根据权利要求1所述的移位寄存器，其特征在于，所述控制模块，包括：

第九薄膜晶体管，其栅极连接第二时钟信号端，源极连接电源负极电压端，漏极连接第一下拉节点。

10.根据权利要求1所述的移位寄存器，其特征在于，所述保持模块，包括：

第十薄膜晶体管，其栅极连接第二下拉节点，源极连接上拉节点，漏极连接电源负极电压端；

第十一薄膜晶体管，其栅极连接第二下拉节点，源极连接输出端子，漏极连接电源负极电压端；

第十二薄膜晶体管，其栅极连接第一时钟信号端，源极连接输出端子，漏极连接电源负极电压端。

11.一种阵列基板栅极驱动装置，其特征在于，该阵列基板栅极驱动装置包括级联的如权利要求1～10任一权项所述的移位寄存器。