CN114613341A - 阵列栅极驱动单元、电路及其驱动方法、显示装置 - Google Patents

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Abstract

本申请公开了一种阵列栅极驱动单元、电路及其驱动方法、显示装置，包括电容器、上拉模块、上拉驱动模块、输出模块、下拉模块、下拉驱动模块、复位模块、稳定模块，所述稳定模块，连接所述信号输入端、所述正向时钟信号端、所述电源电压端、所述正向时钟信号端、所述下拉控制节点、所述稳定控制节点，配置为在所述输入信号端的控制下，将所述正向时钟信号端的电压写入至所述稳定控制节点；以及配置为在所述下拉控制节点的控制下，将所述电源电压端的电压写入至所述稳定控制节点。

Description

阵列栅极驱动单元、电路及其驱动方法、显示装置
技术领域
本申请一般涉及显示技术领域，具体涉及一种阵列栅极驱动单元、电路及其驱动方法、显示装置。
背景技术
液晶显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素；栅极驱动电路配置为产生像素的栅极扫描电压，GOA(Gate On Array)是一种将栅极驱动电路集成于TFT基板上的技术，每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一GOA单元，逐行开启TFT开关，完成像素单元的数据信号输入；GOA双向扫描电路是一种特殊的栅极驱动电路，可在不改变GOA物理单元结构的条件下，仅改变输入信号时序来控制栅极扫描信号的正向或逆向扫描。
随着平板显示技术的快速发展，对TFT-LCD面板画面品质的需求越来越高。近几年来朝着大尺寸、高分辨率的方向发展。目前GOA驱动电路都基于移位寄存器原理，通常包括上拉模块、上拉驱动模块、输出模块、下拉模块、上拉驱动模块及复位模块。其中，输出模块配置为在上拉节点的控制下，正向时钟信号端CLK对输出信号端进行放电，实现对本级信号的输出。
GOA在正常工作中，在一帧时间内，输出模块的晶体管M3大部分时间处于关断状态(下拉节点为VSS低电平信号)，在此期间，M3的栅极(Gate极)为低电平信号，漏极(D极)连接正向时钟信号CLK，源极(S极)连接本级输出信号，而由于CLK信号为高电平和低电平交替信号，这就使M3的G/D极之间、D/S极之间都存在压差，长时间使用会导致M3特性漂移，降低M3输出能力，从而造成低温启动等特性相关性不良。
发明内容
鉴于现有技术中的上述缺陷或不足，期望提供一种阵列栅极驱动单元、电路及其驱动方法、显示装置，可以有效改善GOA特性漂移。
第一方面，本申请提供了一种阵列栅极驱动单元，包括电容器、上拉模块、上拉驱动模块、输出模块、下拉模块、下拉驱动模块、复位模块、稳定模块，其中，
所述上拉模块，连接信号输入端和上拉节点，配置为在信号输入端的控制下，将所述信号输入端的电压写入至上拉节点，所述上拉节点连接所述电容器的第一端；
所述上拉驱动模块，连接所述上拉节点、电源电压端、下拉节点和下拉控制节点，配置为在所述上拉节点的控制下，将所述电源电压端的电压写入至下拉节点和下拉控制节点；
所述下拉模块，连接反向时钟信号端、下拉节点和下拉控制节点，配置为在所述反向时钟信号端的控制下，将所述反向时钟信号端的电压写入至所述下拉控制节点；以及配置为在所述下拉控制节点的控制下，将所述反向时钟信号端的电压写入至所述下拉节点；
所述下拉驱动模块，连接所述上拉节点、下拉节点、电源电压端和信号输出端，配置为在所述下拉节点的控制下，将所述电源电压端的电压写入至所述上拉节点和所述信号输出端；所述信号输出端连接所述电容器的第二端；
所述输出模块，连接所述上拉节点、稳定控制节点和信号输出端，配置为在所述上拉节点的控制下，将所述稳定控制节点的电压写入至所述信号输出端；
所述复位模块，连接所述上拉节点、所述电源电压端、所述信号输出端、复位信号端，配置为在所述复位信号端的控制下，将所述电源电压端的电压写入至所述上拉节点和所述信号输出端；
所述稳定模块，连接所述信号输入端、正向时钟信号端、所述电源电压端、所述正向时钟信号端、所述下拉控制节点、所述稳定控制节点，配置为在所述输入信号端的控制下，将所述正向时钟信号端的电压写入至所述稳定控制节点；以及配置为在所述下拉控制节点的控制下，将所述电源电压端的电压写入至所述稳定控制节点。
可选地，所述上拉模块包括第一晶体管，所述第一晶体管的第一端和控制端连接所述信号输入端，第二端连接所述上拉节点和所述电容器的第一端。
可选地，所述复位模块包括第二晶体管和第四晶体管，所述第二晶体管的第一端和所述第四晶体管的第一端连接所述电源电压端，所述第二晶体管的控制端和所述第四晶体管的控制端连接所述复位信号端，所述第二晶体管的第二端连接所述上拉节点；所述第四晶体管的第二端连接所述信号输出端。
可选地，所述输出模块包括第三晶体管，所述第三晶体管的第一端连接所述稳定控制节点，控制端连接所述上拉节点，第二端连接所述信号输出端。
可选地，所述上拉驱动模块包括第六晶体管和第八晶体管，所述第六晶体管的第一端和所述第八晶体管的第一端连接所述电源电压端，所述第六晶体管的控制端和所述第八晶体管的控制端连接所述上拉节点，所述第六晶体管的第二端连接所述下拉控制节点，所述第八晶体管的第二端连接所述下拉节点。
可选地，所述下拉模块包括第五晶体管、第九晶体管，所述第五晶体管的第一端连接所述反向时钟信号端，所述第五晶体管的控制端连接所述下拉控制节点，所述第五晶体管的第二端连接所述下拉节点；所述第九晶体管的第一端和控制端连接所述反向时钟信号端，所述第九晶体管的第二端连接所述下拉控制节点。
可选地，所述下拉驱动模块包括第十晶体管和第十一晶体管，所述第十晶体管的第一端和所述第十一晶体管的第一端连接所述电源电压端，所述第十晶体管的控制端和所述第十一晶体管的控制端连接所述下拉节点，所述第十晶体管的第二端连接所述上拉节点，所述第十一晶体管的第二端连接所述电容器的第二端和所述信号输出端。
可选地，所述稳定模块包括第十四晶体管、第十五晶体管，所述第十四晶体管的第一端和控制端连接所述正向时钟信号端，所述第十四晶体管的第二端连接稳定控制节点；所述第十五晶体管的第一端连接所述电源电压端，所述第十五晶体管的控制端连接所述下拉控制节点，所述第十五晶体管的第二端连接所述稳定控制节点。
可选地，还包括降噪电路，所述降噪电路包括第十二晶体管和第十三晶体管，所述第十二晶体管的第一端连接所述信号输出端，所述第十二晶体管的控制端连接所述反向时钟信号端，所述第十二晶体管的第二端连接所述电源电压端；所述第十三晶体管的第一端连接所述信号输入端，所述第十三晶体管的控制端连接所述反向时钟信号端，所述第十三晶体管的第二端连接所述上拉节点。
第二方面，本申请提供了一种阵列栅极驱动方法，采用如以上任一所述的栅极驱动单元，所述方法包括第一阶段、第二阶段、第三阶段：
在所述第一阶段，所述信号输入端为高电平，所述正向时钟信号端为低电平，所述反向时钟信号端为高电平，所述上拉模块在所述信号输入端的控制下，将所述信号输入端的高电平写入至上拉节点，使得所述上拉节点的电位拉高；所述上拉驱动模块在所述上拉节点的控制下，将所述电源电压端的低电平写入至下拉节点和下拉控制节点；所述稳定模块在所述下拉控制节点的控制下，将所述电源电压端的电压写入至所述稳定控制节点；
在所述第二阶段，所述信号输入端为低电平，所述正向时钟信号端为高电平，所述反向时钟信号端为低电平，所述稳定模块在所述正向时钟信号端的控制下，将所述正向时钟信号端的高电平写入至所述稳定控制节点；所述输出模块在所述上拉节点的控制下，将所述稳定控制节点的高电平写入至所述信号输出端和所述电容器的第二端，使得所述上拉节点的电位进一步拉高；所述上拉驱动模块在所述上拉节点的控制下，将所述电源电压端的低电平写入至下拉节点和下拉控制节点；
在所述第三阶段，所述信号输入端为低电平，所述正向时钟信号端为低电平，所述反向时钟信号端为高电平，所述下拉模块在所述反向时钟信号端的控制下，将所述反向时钟信号端的高电压写入至所述下拉控制节点以及在所述下拉控制节点的控制下，将所述反向时钟信号端的高电平写入至所述下拉节点；所述稳定模块在所述下拉控制节点的控制下，将所述电源电压端的低电平写入至所述稳定控制节点；所述下拉驱动模块在所述下拉节点的控制下，将所述电源电压端的低电平写入至所述上拉节点和所述信号输出端。
第三方面，本申请提供了一种栅极驱动电路，包括至少两个级联的栅极驱动单元，每个所述栅极驱动单元为如以上任一所述的栅极驱动单元。
第四方面，本申请提供了一种显示装置，包括如以上任一所述的栅极驱动单元。
本申请的实施例提供的技术方案可以包括以下有益效果：
本申请实施例提供的阵列栅极驱动单元，当本行GOA输出结束后，直到下一帧再次输出前，即GOA正常工作的大部分时间内(第三阶段)，输出模块的晶体管M3的G极/S极/D极，三极的电压值相等，大大降低了M3的G/D极之间、D/S极之间的电压差，从而明显减小M3特性漂移，大幅改善M3特性漂移引起的不良，提高晶体管的输出能力，避免低温启动不良，提高显示品质以及显示装置的寿命。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1为本申请的实施例提供的一种阵列栅极驱动单元的结构示意图；
图2为本申请的实施例提供的一种现有阵列栅极驱动单元的结构示意图；
图3为本申请的实施例提供的一种第三晶体管三级电压状态的示意图；
图4为本申请的实施例提供的一种阵列栅极驱动单元的驱动时序图；
图5为本申请的实施例提供的一种阵列栅极驱动电路的结构示意图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
请详见图1，本申请提供了一种阵列栅极驱动单元，包括电容器C1、上拉模块100、上拉驱动模块200、输出模块300、下拉模块400、下拉驱动模块500、复位模块600、降噪模块700，其中，
所述上拉模块100，连接信号输入端INPUT和上拉节点PU，配置为在信号输入端INPUT的控制下，将所述信号输入端INPUT的电压写入至上拉节点PU，所述上拉节点PU连接所述电容器C1的第一端；
所述上拉驱动模块200，连接所述上拉节点PU、电源电压端VSS、下拉节点PD和下拉控制节点PD_CN，配置为在所述上拉节点PU的控制下，将所述电源电压端VSS的电压写入至下拉节点PD和下拉控制节点PD_CN；
所述下拉模块400，连接反向时钟信号端CLKB、下拉节点PD和下拉控制节点PD_CN，配置为在所述反向时钟信号端CLKB的控制下，将所述反向时钟信号端CLKB的电压写入至所述下拉控制节点PD_CN；以及配置为在所述下拉控制节点PD_CN的控制下，将所述反向时钟信号端CLKB的电压写入至所述下拉节点PD；
所述下拉驱动模块500，连接所述上拉节点PU、下拉节点PD、电源电压端VSS和信号输出端OUTPUT，配置为在所述下拉节点PD的控制下，将所述电源电压端VSS的电压写入至所述上拉节点PU和所述信号输出端OUTPUT；所述信号输出端OUTPUT连接所述电容器C1的第二端；
所述输出模块300，连接所述上拉节点PU、稳定控制节点PE和信号输出端OUTPUT，配置为在所述上拉节点PU的控制下，将所述稳定控制节点PE的电压写入至所述信号输出端OUTPUT；
所述复位模块600，连接所述上拉节点PU、所述电源电压端VSS、所述信号输出端OUTPUT、复位信号端RESET，配置为在所述复位信号端RESET的控制下，将所述电源电压端VSS的电压写入至所述上拉节点PU和所述信号输出端OUTPUT；
所述稳定模块，连接所述信号输入端INPUT、正向时钟信号端CLKA、所述电源电压端VSS、所述正向时钟信号端CLKA、所述下拉控制节点PD_CN、所述稳定控制节点PE，配置为在所述输入信号端的控制下，将所述正向时钟信号端CLKA的电压写入至所述稳定控制节点PE；以及配置为在所述下拉控制节点PD_CN的控制下，将所述电源电压端VSS的电压写入至所述稳定控制节点PE。
需要说明的是，本发明实施例中电源电压端VSSVSS提供的电压为低电平，本发明实施例中的薄膜晶体管TFT可以均为N型TFT，也可以均为P型TFT，或者实施例中的薄膜晶体管TFT为N型TFT和P型TFT。具体地，本发明实施例中以薄膜晶体管TFT均为N型TFT为例进行详细描述，且所有TFT的栅极电压为高电平时TFT导通，低电平时TFT断开。
本发明实施例中正向时钟信号端CLKA和反向时钟信号端CLKB正向时钟信号端CLKA具有相同的时钟周期和振幅，但是相位相反。CLK和CLKB正向时钟信号端CLKA的占空比可以选择为50％或其它数值。
本发明实施例中上拉节点PU、下拉节点PD、下拉控制节点PD_CN以及稳定节点PE并非表示实际存在的部件，而是表示电路图中相关电路连接的汇合点。
本发明实施例中每个模块中的控制端连接薄膜晶体管的栅极，输入端连接薄膜晶体管的源极，输出端连接薄膜晶体管的漏极。当然，也可以每个模块的控制端连接薄膜晶体管的栅极，输入端连接薄膜晶体管的漏极，输出端连接薄膜晶体管的源极，本发明实施例不做限定。
本发明实施例中采用的薄膜晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，将薄膜晶体管的栅极描述为控制端，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一端，另一极为第二端。
需要说明的是，栅极驱动单元中还可以包括其他结构，在本申请实施例中以14T1C(包括14个TFT(Thin Film Transistor，薄膜晶体管)和1个电容构成的驱动电路)为例进行示例性说明。
在实际应用中，显示面板应用显示装置，显示装置还包括显示和触控驱动装置，显示和触控驱动装置可以采用触控与显示驱动集成(TDDI，Touch and Display DriverIntegration)芯片。其中，显示和触控驱动装置能够提供用于显示、触控、指纹识别的驱动时序，例如，显示和触控驱动装置能够向与栅极驱动电路连接的多条工作信号引线提供工作信号，以控制栅极驱动电路进入显示阶段、触控阶段。
可选地，所述上拉模块100包括第一晶体管M1，所述第一晶体管M1的第一端和控制端连接所述信号输入端INPUT，第二端连接所述上拉节点PU和所述电容器C1的第一端。
可选地，所述复位模块600包括第二晶体管M2和第四晶体管M4，所述第二晶体管M2的第一端和所述第四晶体管M4的第一端连接所述电源电压端VSS，所述第二晶体管M2的控制端和所述第四晶体管M4的控制端连接所述复位信号端RESET，所述第二晶体管M2的第二端连接所述上拉节点PU；所述第四晶体管M4的第二端连接所述信号输出端OUTPUT。
可选地，所述输出模块300包括第三晶体管M3，所述第三晶体管M3的第一端连接所述稳定控制节点PE，控制端连接所述上拉节点PU，第二端连接所述信号输出端OUTPUT。
可选地，所述上拉驱动模块200包括第六晶体管M6和第八晶体管M8，所述第六晶体管M6的第一端和所述第八晶体管M8的第一端连接所述电源电压端VSS，所述第六晶体管M6的控制端和所述第八晶体管M8的控制端连接所述上拉节点PU，所述第六晶体管M6的第二端连接所述下拉控制节点PD_CN，所述第八晶体管M8的第二端连接所述下拉节点PD。
可选地，所述下拉模块400包括第五晶体管M5、第九晶体管M9，所述第五晶体管M5的第一端连接所述反向时钟信号端CLKB，所述第五晶体管M5的控制端连接所述下拉控制节点PD_CN，所述第五晶体管M5的第二端连接所述下拉节点PD；所述第九晶体管M9的第一端和控制端连接所述反向时钟信号端CLKB，所述第九晶体管M9的第二端连接所述下拉控制节点PD_CN。
可选地，所述下拉驱动模块500包括第十晶体管M10和第十一晶体管M11，所述第十晶体管M10的第一端和所述第十一晶体管M11的第一端连接所述电源电压端VSS，所述第十晶体管M10的控制端和所述第十一晶体管M11的控制端连接所述下拉节点PD，所述第十晶体管M10的第二端连接所述上拉节点PU，所述第十一晶体管M11的第二端连接所述电容器C1的第二端和所述信号输出端OUTPUT。
可选地，所述稳定模块包括第十四晶体管M14、第十五晶体管M15，所述第十四晶体管M14的第一端和控制端连接所述正向时钟信号端CLKA，所述第十四晶体管M14的第二端连接稳定控制节点PE；所述第十五晶体管M15的第一端连接所述电源电压端VSS，所述第十五晶体管M15的控制端连接所述下拉控制节点PD_CN，所述第十五晶体管M15的第二端连接所述稳定控制节点PE。
可选地，还包括降噪电路，所述降噪电路包括第十二晶体管M12和第十三晶体管M13，所述第十二晶体管M12的第一端连接所述信号输出端OUTPUT，所述第十二晶体管M12的控制端连接所述反向时钟信号端CLKB，所述第十二晶体管M12的第二端连接所述电源电压端VSS；所述第十三晶体管M13的第一端连接所述信号输入端INPUT，所述第十三晶体管M13的控制端连接所述反向时钟信号端CLKB，所述第十三晶体管M13的第二端连接所述上拉节点PU。
若不存在本申请提供的稳定模块，则阵列栅极驱动单元的结构如图2所示，第三晶体管M3的漏极连接正向时钟信号线。在驱动时，当本行(N行)GOA输出完成后直到下一帧再次输出前(第三阶段)，M3一直处于关断状态。在此过程中，M3单元的G极/S极/D极的状态分别为：G极和S极电压一直保持在低电平大小，D极电压与CLK电压信号保持一致，即VGH(高电平)和VGL(低电平)相互交替，占空比50％，如图3中(a)示意图所示。
因此，在现有GOA结构在工作时，在接近一半的时间内，M3的G极和D极之间，以及S极和D极之间，存在偏置电压，大小为VGH与VGL大小之和。此偏置电压的存在会让GOA单元M3的特性产生较大的漂移。
通过本申请的技术方案，增加了稳定模块中M14和M15。其中M14的第一端和控制端连接CLK信号线，第二端连接M3的D极；M15的控制端连接CLKB信号，第一端和第二端分别连接M3的D极和VSS信号线。
当本行GOA输出结束后，直到下一帧再次输出前，即GOA正常工作的大部分时间内(第三阶段)，稳定模块中M15导通将VSS信号线的低电平写入M3的D极；对于输出模块的M3，控制端(G极)连接PU为低电平，第一端(D极)连接PE为低电平，第二端(S极)连接信号输出端为低电平。
输出模块的晶体管M3的G极/S极/D极，三极的电压值相等，不存在电偏置电压，更有利于GOA M3特性的稳定，如图3中(b)示意图所示。通过本申请的技术方案大大降低了M3的G/D极之间、D/S极之间的电压差，从而明显减小M3特性漂移，大幅改善M3特性漂移引起的不良。
本申请提供了一种阵列栅极驱动方法，采用如以上任一所述的栅极驱动单元，所述方法包括第一阶段T1、第二阶段T2、第三阶段T3。需要说明的是，在本发明实施例中，第一阶段T1、第二阶段T2、第三阶段T3为逐次发生的阶段，对应的输入时序如图4所示。
在所述第一阶段T1，所述信号输入端INPUT为高电平，所述正向时钟信号端CLKA为低电平，所述反向时钟信号端CLKB为高电平，所述复位信号端RESET为低电平。所述上拉模块100在所述信号输入端INPUT的控制下，将所述信号输入端INPUT的高电平写入至上拉节点PU，使得所述上拉节点PU的电位拉高，所述上拉节点PU为高电平；所述上拉驱动模块200在所述上拉节点PU的控制下，将所述电源电压端VSS的低电平写入至下拉节点PD和下拉控制节点PD_CN，所述下拉节点PD和下拉控制节点PD_CN为低电平；所述稳定模块在所述下拉控制节点PD_CN的控制下，将所述电源电压端VSS的低电平写入至所述稳定控制节点PE，所述稳定控制节点PE为低电平。
因为所述信号输入端INPUT为高电平，所述PU为高电平，第一晶体管M1、第三晶体管M3、第六晶体管M6、第八晶体管M8和第十三晶体管M13导通；所述反向时钟信号为高电平，第十五晶体管M15导通，所述电源电压端VSS的低电平写入至所述稳定控制节点PE。所述正向时钟信号端CLKA为低电平，所述复位信号端RESET为低电平，所述下拉节点PD为低电平，所述第二晶体管M2、第四晶体管M4、第十晶体管M10、第十一晶体管M11、第十四晶体管M14断开。
因为所述反向时钟信号为高电平，所述第九晶体管M9、第十三晶体管M13导通，此时所述第八晶体管M8导通，所述第八晶体管M8和所述第九晶体管M9之间形成电流通路，所述下拉控制节点PD_CN为低电平；此时第五晶体管M5断开，第十二晶体管M12导通，所述电源电压端VSS的低电平写入至所述信号输出端OUTPUT。
在所述第二阶段T2，所述信号输入端INPUT为低电平，所述正向时钟信号端CLKA为高电平，所述反向时钟信号端CLKB为低电平，所述稳定模块在所述正向时钟信号端CLKA的控制下，将所述正向时钟信号端CLKA的高电平写入至所述稳定控制节点PE，所述稳定控制节点PE为高电平；所述输出模块300在所述上拉节点PU的控制下，将所述稳定控制节点PE的高电平写入至所述信号输出端OUTPUT和所述电容器C1的第二端，使得所述上拉节点PU的电位进一步拉高以及所述信号输出端OUTPUT向外输出信号；所述上拉驱动模块200在所述上拉节点PU的控制下，将所述电源电压端VSS的低电平写入至下拉节点PD和下拉控制节点PD_CN。
在此阶段，所述信号输入端INPUTINPUT为低电平，所述反向时钟信号端CLKB为低电平，所述复位信号端RESET端为低电平，所述第一晶体管M1、第二晶体管M2、第四晶体管M4、第九晶体管M9、第十二晶体管M12、第十三晶体管M13断开。
所述正向时钟信号为高电平，所述第十四晶体管M14导通，所述稳定控制节点PE为高电平，所述PU为高电平，所述第三晶体管M3导通，所述正向时钟信号端CLKA的高电平输至电容器C1的第二端，由于电容器C1的自举作用，所述上拉节点PU的电位进一步拉高。
所述上拉节点PU为高电平，第六晶体管M6、第八晶体管M8导通；所述下拉节点PD和下拉控制节点PD_CN为低电平，所述第五晶体管M5、第十晶体管M10、第十一晶体管M11断开。
在所述第三阶段T3，所述信号输入端INPUT为低电平，所述正向时钟信号端CLKA为低电平，所述反向时钟信号端CLKB为高电平，所述下拉模块400在所述反向时钟信号端CLKB的控制下，将所述反向时钟信号端CLKB的高电压写入至所述下拉控制节点PD_CN，所述下拉控制节点PD_CN为高电平；所述下拉模块400在所述下拉控制节点PD_CN的控制下，将所述反向时钟信号端CLKB的高电平写入至所述下拉节点PD，所述下拉节点PD为高电平；所述稳定模块在所述下拉控制节点PD_CN的控制下，将所述电源电压端VSS的低电平写入至所述稳定控制节点PE，所述稳定控制节点PE为低电平；所述下拉驱动模块500在所述下拉节点PD的控制下，将所述电源电压端VSS的低电平写入至所述上拉节点PU和所述信号输出端OUTPUT，所述上拉节点PU和所述信号输出端OUTPUT为低电平。
在此阶段，所述复位信号端RESET为高电平，所述第二晶体管M2和第四晶体管M4导通，所述复位模块600在所述复位信号端RESET的控制下，将所述电源电压端VSS的低电平写入至所述上拉节点PU和所述信号输出端OUTPUT。
所述上拉节点PU为低电平，所述第三晶体管M3、第六晶体管M6、第八晶体管M8断开。
所述下拉节点PD和下拉控制节点PD_CN为高电平，所述第五晶体管M5、第十晶体管M10、第十一晶体管M11导通。所述反向时钟信号为高电平，所述第九晶体管M9、第十二晶体管M12、第十三晶体管M13和第十五晶体管M15导通。
对于所述第三晶体管M3，控制端连接PU为低电平，第一端(漏极)连接PE为低电平，第二端(源极)连接信号输出端为低电平。在此阶段中M3的G极/S极/D极中，VG＝VS＝VD＝0V，即任意两极之间电压差＝0V，通过消除M3电偏压影响，可以大大M3特性漂移，M3三极电压示意图如图3(b)所示。
如图5所示，本申请提供了一种栅极驱动电路，包括至少两个级联的栅极驱动单元，每个所述栅极驱动单元为如以上任一所述的栅极驱动单元。该栅极驱动电路工作的具体原理与上述实施例中栅极驱动单元的工作原理基本相同，其具体的实施可以参见上述栅极驱动单元的实施例，重复之处不再赘述。
在本申请实施例中，栅极驱动单元的信号输出端OUTPUT为级联设置的栅极驱动电路给上一级或者下一级输出的反馈信号，在一些实施例中，反馈信号可以作为上一级单元的复位信号端RESET或者作为下一级单元的输入信号INPUT，本申请对此并不限制。
本申请提供了一种显示装置，包括如以上任一所述的栅极驱动单元。该显示装置可以为：液晶面板、电子纸、有机发光二极管(英文：Organic Light-Emitting Diode，简称：OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅配置为描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
除非另有定义，本文中所使用的技术和科学术语与本发明的技术领域的技术人员通常理解的含义相同。本文中使用的术语只是为了描述具体的实施目的，不是旨在限制本发明。本文中出现的诸如“设置”等术语既可以表示一个部件直接附接至另一个部件，也可以表示一个部件通过中间件附接至另一个部件。本文中在一个实施方式中描述的特征可以单独地或与其它特征结合地应配置为另一个实施方式，除非该特征在该另一个实施方式中不适用或是另有说明。
本发明已经通过上述实施方式进行了说明，但应当理解的是，上述实施方式只是配置为举例和说明的目的，而非意在将本发明限制于所描述的实施方式范围内。本领域技术人员可以理解的是，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (12)

1.一种阵列栅极驱动单元，其特征在于，包括电容器、上拉模块、上拉驱动模块、输出模块、下拉模块、下拉驱动模块、复位模块、稳定模块，其中，
所述上拉模块，连接信号输入端和上拉节点，配置为在信号输入端的控制下，将所述信号输入端的电压写入至上拉节点，所述上拉节点连接所述电容器的第一端；
所述上拉驱动模块，连接所述上拉节点、电源电压端、下拉节点和下拉控制节点，配置为在所述上拉节点的控制下，将所述电源电压端的电压写入至下拉节点和下拉控制节点；
所述下拉模块，连接反向时钟信号端、下拉节点和下拉控制节点，配置为在所述反向时钟信号端的控制下，将所述反向时钟信号端的电压写入至所述下拉控制节点；以及配置为在所述下拉控制节点的控制下，将所述反向时钟信号端的电压写入至所述下拉节点；
所述下拉驱动模块，连接所述上拉节点、下拉节点、电源电压端和信号输出端，配置为在所述下拉节点的控制下，将所述电源电压端的电压写入至所述上拉节点和所述信号输出端；所述信号输出端连接所述电容器的第二端；
所述输出模块，连接所述上拉节点、稳定控制节点和信号输出端，配置为在所述上拉节点的控制下，将所述稳定控制节点的电压写入至所述信号输出端；
所述复位模块，连接所述上拉节点、所述电源电压端、所述信号输出端、复位信号端，配置为在所述复位信号端的控制下，将所述电源电压端的电压写入至所述上拉节点和所述信号输出端；
所述稳定模块，连接所述信号输入端、正向时钟信号端、所述电源电压端、所述正向时钟信号端、所述下拉控制节点、所述稳定控制节点，配置为在所述输入信号端的控制下，将所述正向时钟信号端的电压写入至所述稳定控制节点；以及配置为在所述下拉控制节点的控制下，将所述电源电压端的电压写入至所述稳定控制节点。
2.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述上拉模块包括第一晶体管，所述第一晶体管的第一端和控制端连接所述信号输入端，第二端连接所述上拉节点和所述电容器的第一端。
3.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述复位模块包括第二晶体管和第四晶体管，所述第二晶体管的第一端和所述第四晶体管的第一端连接所述电源电压端，所述第二晶体管的控制端和所述第四晶体管的控制端连接所述复位信号端，所述第二晶体管的第二端连接所述上拉节点；所述第四晶体管的第二端连接所述信号输出端。
4.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述输出模块包括第三晶体管，所述第三晶体管的第一端连接所述稳定控制节点，控制端连接所述上拉节点，第二端连接所述信号输出端。
5.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述上拉驱动模块包括第六晶体管和第八晶体管，所述第六晶体管的第一端和所述第八晶体管的第一端连接所述电源电压端，所述第六晶体管的控制端和所述第八晶体管的控制端连接所述上拉节点，所述第六晶体管的第二端连接所述下拉控制节点，所述第八晶体管的第二端连接所述下拉节点。
6.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述下拉模块包括第五晶体管、第九晶体管，所述第五晶体管的第一端连接所述反向时钟信号端，所述第五晶体管的控制端连接所述下拉控制节点，所述第五晶体管的第二端连接所述下拉节点；所述第九晶体管的第一端和控制端连接所述反向时钟信号端，所述第九晶体管的第二端连接所述下拉控制节点。
7.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述下拉驱动模块包括第十晶体管和第十一晶体管，所述第十晶体管的第一端和所述第十一晶体管的第一端连接所述电源电压端，所述第十晶体管的控制端和所述第十一晶体管的控制端连接所述下拉节点，所述第十晶体管的第二端连接所述上拉节点，所述第十一晶体管的第二端连接所述电容器的第二端和所述信号输出端。
8.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述稳定模块包括第十四晶体管、第十五晶体管，所述第十四晶体管的第一端和控制端连接所述正向时钟信号端，所述第十四晶体管的第二端连接稳定控制节点；所述第十五晶体管的第一端连接所述电源电压端，所述第十五晶体管的控制端连接所述下拉控制节点，所述第十五晶体管的第二端连接所述稳定控制节点。
9.根据权利要求1所述的阵列栅极驱动单元，其特征在于，还包括降噪电路，所述降噪电路包括第十二晶体管和第十三晶体管，所述第十二晶体管的第一端连接所述信号输出端，所述第十二晶体管的控制端连接所述反向时钟信号端，所述第十二晶体管的第二端连接所述电源电压端；所述第十三晶体管的第一端连接所述信号输入端，所述第十三晶体管的控制端连接所述反向时钟信号端，所述第十三晶体管的第二端连接所述上拉节点。
10.一种阵列栅极驱动方法，其特征在于，采用如权利要求1-9任一所述的栅极驱动单元，所述方法包括第一阶段、第二阶段、第三阶段：
在所述第一阶段，所述信号输入端为高电平，所述正向时钟信号端为低电平，所述反向时钟信号为高电平，所述上拉模块在所述信号输入端的控制下，将所述信号输入端的高电平写入至上拉节点，使得所述上拉节点的电位拉高；所述上拉驱动模块在所述上拉节点的控制下，将所述电源电压端的低电平写入至下拉节点和下拉控制节点；所述稳定模块在所述下拉控制节点的控制下，将所述电源电压端的电压写入至所述稳定控制节点；
在所述第二阶段，所述信号输入端为低电平，所述正向时钟信号端为高电平，所述反向时钟信号端为低电平，所述稳定模块在所述正向时钟信号端的控制下，将所述正向时钟信号端的高电平写入至所述稳定控制节点；所述输出模块在所述上拉节点的控制下，将所述稳定控制节点的高电平写入至所述信号输出端和所述电容器的第二端，使得所述上拉节点的电位进一步拉高；所述上拉驱动模块在所述上拉节点的控制下，将所述电源电压端的低电平写入至下拉节点和下拉控制节点；
在所述第三阶段，所述信号输入端为低电平，所述正向时钟信号端为低电平，所述反向时钟信号端为高电平，所述下拉模块在所述反向时钟信号端的控制下，将所述反向时钟信号端的高电压写入至所述下拉控制节点以及在所述下拉控制节点的控制下，将所述反向时钟信号端的高电平写入至所述下拉节点；所述稳定模块在所述下拉控制节点的控制下，将所述电源电压端的低电平写入至所述稳定控制节点；所述下拉驱动模块在所述下拉节点的控制下，将所述电源电压端的低电平写入至所述上拉节点和所述信号输出端。
11.一种栅极驱动电路，其特征在于，包括至少两个级联的栅极驱动单元，每个所述栅极驱动单元为如权利要求1-9任一所述的栅极驱动单元。
12.一种显示装置，其特征在于，包括如权利要求1-9任一所述的栅极驱动单元。
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