CN112331156A - Goa电路及显示面板 - Google Patents

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CN112331156A CN202011216591.8A CN202011216591A CN112331156A CN 112331156 A CN112331156 A CN 112331156A CN 202011216591 A CN202011216591 A CN 202011216591A CN 112331156 A CN112331156 A CN 112331156A
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Abstract

本发明提供一种GOA电路及显示面板，所述GOA电路设置了第二下拉控制电路单元(104)，结合时序图，在触控中停期间，对于极传级第一节点(Q)，搭配第三控制信号(GAS2)和第二控制信号(D2U)，其由低电平信号变更为高电平信号，这样第一节点(Q)的两个漏电路径均消失，触控期间Q点不存在漏电路径，进而保持Q点的稳定性。

Description

GOA电路及显示面板
技术领域
本发明涉及显示技术领域，特别是一种GOA电路及显示面板。
背景技术
目前，液晶显示装置作为电子设备的显示部件已经广泛的应用于各种电子产品中，而GOA(Gate Driver On Array，简称GOA电路)是液晶显示装置中的一个重要组成部分，也就是利用现有薄膜晶体管液晶显示器阵列制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。
基于低温多晶硅(LTPS)技术的显示面板，根据面板内采用的薄膜晶体管(TFT)类型，可以分为N型金属-氧化物-半导体(NMOS)型，n型衬底、p沟道，靠空穴的流动运送电流的MOS管(PMOS)型，以及皆有NMOS和PMOS TFT的互补金属氧化物半导体(CMOS)。类似的，GOA电路分为NMOS电路，PMOS电路以及CMOS电路。NMOS电路相比于CMOS电路由于省去PP(P掺杂)这一层光罩及工序，对于提高良率以及降低成本都大有裨益，所以开发稳定的NMOS电路具有现实的产业需求。NMOS TFT载流子为电子，迁移率较高，器件相对与PMOS(载流子为空穴)较容易损伤，表现在面板上就是产品的高温信赖性不足，容易出现GOA失效，出现分屏现象，尤其是IN cell Touch(ITP)面板，在触控暂停级更容易出现分屏现象。
如图1所示，现有技术的GOA电路。该电路主要包括以下几部分：1)薄膜晶体管(NT1～NT10)、两个电容构成基本电路工作架构；2)薄膜晶体管(NT11和NT12)构成在全部栅极开(All gate On)模块；3)薄膜晶体管(NT14)构成All Gate Off模块；4)具有正反扫功能，当控制信号(U2D)为高电平，控制信号(D2U)为低电平，则由上向下逐行扫描，反之，当U2D为低电平，D2U为高电平时，则由下向上逐行扫描。
如图2以及图3所示，在时钟信号驱动模式(CK1～CK4)下，最小重复单元如图2所示，以2个基本单元为一个循环；此电路的信号时序示意图，如图3所示；其他信号(如GAS1)在正常工作情况下为低电平，信号GAS2在触控期(TP Term)由非正常显示(NormalDisplay)的低电平跳变为高电平。当前触控面板通常需要在一帧画面显示内插入若干个TPTerm，用于实现触控功能，但是N型金属-氧化物-半导体(NMOS)GOA通过节点Q点的电容维持级传所需要的高电位，但是薄膜晶体管(TFT)并不是理想器件，即使在关态的情况下，依然会存在一定的漏电流；TP Term持续时间较长，触控的暂停级需要维持高电位的时间就会很长，这降低了GOA的级传稳定性。
因此，急需提供一种GOA电路及显示面板，用以提高GOA电路的稳定性。
发明内容
本发明的目的是，提供一种GOA电路，用以提高GOA电路的稳定性。
本发明提供一种GOA电路，包括级联的多个GOA电路单元，其中第n级GOA电路单元包括：上拉控制电路单元(101)、上拉电路单元(102)、第一下拉控制电路单元(103)、第二下拉控制电路单元(104)、下拉电路单元(105)、栅极打开单元(106)、第一电容(C1)以及第二电容(C2)；其中，所述上拉控制电路单元(101)、所述上拉电路单元(102)、所述第一下拉控制电路单元(103)、所述第二下拉控制电路单元(104)、所述下拉电路单元(105)以及所述栅极打开单元(105)均电连接至第一节点(Q)以及第二节点(P)；所述上拉控制电路单元(101)分别接入第一控制信号(U2D)以及第二控制信号(D2U)，所述上拉控制电路单元(101)用以将电路中第一节点(Q)充电到高电位；所述上拉电路单元(102)接入时钟信号(CK(n))，用以将第n级GOA电路单元的输出信号(Gn)拉高到所述时钟信号(CK(n))的高电位；所述第一下拉控制电路单元(103)分别接入上一级的时钟信号(CK(n-1))以及下一级的时钟信号(CK(n+1))，所述第一下拉控制电路单元(103)连接所述上拉控制电路单元(101)，所述第一下拉控制电路单元(103)用以控制第n级的GOA单元的正向以及反向扫描；所述第二下拉控制电路单元(104)接入第三控制信号(GAS2)，在显示面板显示期间，所述第二下拉控制电路单元(104)用以使所述第二节点(P)下拉所述第一节点(Q)至低电位；在所述显示面板被触摸期间，所述第二下拉控制电路单元(104)用以防止非级传级的Q点被异常拉高；所述下拉电路单元(105)接入低电压信号(VGL)，用以拉低所述第一节点(Q)预充电以及所述第n级的扫描驱动信号G(n)的电位至低电位；所述栅极打开单元(106)接入第四控制信号(GAS1)，在异常断电发生时，所述栅极打开单元(106)用以使显示区的所有的栅极打开，释放像素内的电荷；所述第一电容(C1)一端连接所述第一节点(Q)，所述第一电容(C1)的另一端连接低电压信号(VGL)，所述第一电容(C1)用以提供并维持所述第一节点(Q)预充电的电；所述第二电容(C2)一端连接所述第二节点(P)，所述第二电容(C2)的另一端连接低电压信号(VGL)，所述第二电容(C2)用以提供并维持所述第二节点(P)的低电位。
进一步地，所述上拉控制电路单元(101)包括：第一薄膜晶体管(NT1)，所述第一薄膜晶体管(NT1)的栅极连接第n-2级GOA电路单元的扫描驱动信号G(n-2)，所述第一薄膜晶体管(NT1)的源极连接所述第一控制信号(U2D)，所述第一薄膜晶体管(T11)的漏极连接第一节点(Q)；第二薄膜晶体管(NT2)，所述第二薄膜晶体管(NT2)的栅极连接第n+2级GOA电路单元的扫描驱动信号G(n+2)，所述第二薄膜晶体管(NT2)的源极连接所述第一节点(Q)，所述第二薄膜晶体管(NT2)的漏极连接第二控制信号(D2U)；以及第五薄膜晶体管(NT5)，所述第五薄膜晶体管(NT5)的栅极分别连接所述第一节点(Q)以及所述第二薄膜晶体管(NT2)的源极，所述第五薄膜晶体管(NT5)的漏极连接所述第二节点(P)，所述第五薄膜晶体管(NT5)的源极连接低电压信号(VGL)。
进一步地，所述第一下拉控制电路单元(103)包括：第三薄膜晶体管(NT3)，所述第三薄膜晶体管(NT3)的栅极连接所述第一控制信号(U2D)，所述第三薄膜晶体管(NT3)的源极连接所述下一级的时钟信号(CK(n+1))；第四薄膜晶体管(NT4)，所述第四薄膜晶体管(NT4)的栅极连接所述第二控制信号(D2U)，所述第四薄膜晶体管(NT4)的漏极连接所述上一级的时钟信号(CK(n-1))；以及第六薄膜晶体管(NT6)，所述第六薄膜晶体管(NT6)的栅极分别连接所述第四薄膜晶体管(NT4)的源极以及所述第三薄膜晶体管(NT3)的漏极，所述第六薄膜晶体管(NT6)的源极连接高电压信号(VGH)，所述第六薄膜晶体管(NT6)漏级连接所述第二节点(P)。
进一步地，所述第二下拉控制电路单元(104)包括：第七薄膜晶体管(NT7)，所述第七薄膜晶体管(NT7)的栅极连接所述下拉电路单元，所述第七薄膜晶体管(NT7)的漏级连接所述第三控制信号(GAS2)；以及第八薄膜晶体管(NT8)，所述第八薄膜晶体管(NT8)的栅极连接所述上拉电路单元，所述第八薄膜晶体管(NT8)的源极连接所述第一节点(Q)，所述第八薄膜晶体管(NT8)的漏极连接所述第七薄膜晶体管(NT7)的源极。
进一步地，所述上拉电路单元(102)包括：第九薄膜晶体管(T9)，所述第九薄膜晶体管(T9)的栅极连接所述高电压信号(VGH)，所述九薄膜晶体管(T9)的源极连接所述第一节点(Q)；以及第十薄膜晶体管(T10)，所述第十薄膜晶体管(T10)的栅极连接所述第九薄膜晶体管(T9)的漏级，所述第十薄膜晶体管(T10)的源极分别连接所述下拉电路单元(105)、所述栅极打开单元(106)以及所述第n级GOA电路单元的扫描驱动信号G(n)。
进一步地，所述下拉电路单元(105)包括：第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极连接所述第二节点(P)，所述第十一薄膜晶体管(T11)的漏极连接所述第n级GOA电路单元的扫描驱动信号G(n)，所述第十一薄膜晶体管(T11)的源极连接所述低电压信号(VGL)。
进一步地，所述栅极打开单元(106)包括：第十二薄膜晶体管(T12)，所述第十二薄膜晶体管(T12)的栅极连接所述第二节点(P)，所述第十二薄膜晶体管(T12)的漏极连接所述第二节点(P)，所述第十二薄膜晶体管(T12)的源极连接所述第n级GOA电路单元的扫描驱动信号G(n)；以及第十三薄膜晶体管(T13)，所述第十三薄膜晶体管(T13)的栅极连接所述第十二薄膜晶体管(T12)的栅极，所述第十三薄膜晶体管(T13)的漏极连接所述低电压信号(VGL)，所述第十三薄膜晶体管(T13)的源极连接所述第二节点(P)。
进一步地，所述GOA电路包括NMOS电路，PMOS电路以及CMOS电路。
本发明还提供一种显示面板，包括所述的GOA电路。
进一步地，所述GOA电路的驱动架构包括单驱动或双驱动。
本发明的有益效果是：本发明提供一种GOA电路及显示面板，所述GOA电路设置了第二下拉控制电路单元(104)，结合时序图，在触控中停期间，对于极传级第一节点(Q)，搭配第三控制信号(GAS2)和第二控制信号(D2U)，其由低电平信号变更为高电平信号，这样第一节点(Q)的两个漏电路径均消失，触控期间Q点不存在漏电路径，进而保持Q点的稳定性。
附图说明
下面结合附图和实施例对本发明作进一步的描述。
图1为现有技术提供的GOA电路的电路图；
图2为现有技术提供的GOA电路重复单元的电路图；
图3为现有技术提供的GOA电路的时序控制及信号输出波形图；
图4为本发明提供的GOA电路的电路图；
图5为本发明提供的GOA电路的时序控制及信号输出波形图；
图6为本发明提供的显示面板GOA电路单侧驱动的示意图；
图7为本发明提供的显示面板GOA电路双侧驱动的示意图。
具体实施方式
为了更好地理解本发明的内容，下面通过具体的实施例对本发明作进一步说明，但本发明的实施和保护范围不限于此。
以下实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、
「前」、「后」、「左」、「右」、「顶」、「底」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
如图4以及图5所示，本发明提供一种GOA电路，包括级联的多个GOA电路单元，其中第n级GOA电路单元包括：上拉控制电路单元(101)、上拉电路单元(102)、第一下拉控制电路单元(103)、第二下拉控制电路单元(104)、下拉电路单元(105)、栅极打开单元(106)、第一电容(C1)以及第二电容(C2)。
其中，所述上拉控制电路单元(101)、所述上拉电路单元(102)、所述第一下拉控制电路单元(103)、所述第二下拉控制电路单元(104)、所述下拉电路单元(105)以及所述栅极打开单元(105)均电连接至第一节点(Q)以及第二节点(P)。
所述上拉控制电路单元(101)分别接入第一控制信号(U2D)以及第二控制信号(D2U)，所述上拉控制电路单元(101)用以将电路中第一节点(Q)充电到高电位。
所述上拉控制电路单元(101)包括：第一薄膜晶体管(NT1)、第二薄膜晶体管(NT2)以及第五薄膜晶体管(NT5)。
所述第一薄膜晶体管(NT1)的栅极连接第n-2级GOA电路单元的扫描驱动信号G(n-2)，所述第一薄膜晶体管(NT1)的源极连接所述第一控制信号(U2D)，所述第一薄膜晶体管(T11)的漏极连接第一节点(Q)。
所述第二薄膜晶体管(NT2)的栅极连接第n+2级GOA电路单元的扫描驱动信号G(n+2)，所述第二薄膜晶体管(NT2)的源极连接所述第一节点(Q)，所述第二薄膜晶体管(NT2)的漏极连接第二控制信号(D2U)。
所述第五薄膜晶体管(NT5)的栅极分别连接所述第一节点(Q)以及所述第二薄膜晶体管(NT2)的源极，所述第五薄膜晶体管(NT5)的漏极连接所述第二节点(P)，所述第五薄膜晶体管(NT5)的源极连接低电压信号(VGL)。
所述上拉电路单元(102)接入时钟信号(CK(n))，用以将第n级GOA电路单元的输出信号(Gn)拉高到所述时钟信号(CK(n))的高电位。
所述上拉电路单元(102)包括：第九薄膜晶体管(T9)以及第十
所述第九薄膜晶体管(T9)的栅极连接所述高电压信号(VGH)，所述九薄膜晶体管(T9)的源极连接所述第一节点(Q)；以及
所述第十薄膜晶体管(T10)的栅极连接所述第九薄膜晶体管(T9)的漏级，所述第十薄膜晶体管(T10)的源极分别连接所述下拉电路单元(105)、所述栅极打开单元(106)以及所述第n级GOA电路单元的扫描驱动信号G(n)。
所述第一下拉控制电路单元(103)分别接入上一级的时钟信号(CK(n-1))以及下一级的时钟信号(CK(n+1))，所述第一下拉控制电路单元(103)连接所述上拉控制电路单元(101)，所述第一下拉控制电路单元(103)用以控制第n级的GOA单元的正向以及反向扫描。
所述第一下拉控制电路单元(103)包括：第三薄膜晶体管(NT3)、第四薄膜晶体管(NT4)以及第六薄膜晶体管(NT6)。
正扫时，U2D(Up to Down)为High，NT3接入NT5栅极；反扫时，D2U(Down to Up)为High，NT4接入NT5栅极。
所述第三薄膜晶体管(NT3)的栅极连接所述第一控制信号(U2D)，所述第三薄膜晶体管(NT3)的源极连接所述下一级的时钟信号(CK(n+1))。
所述第四薄膜晶体管(NT4)的栅极连接所述第二控制信号(D2U)，所述第四薄膜晶体管(NT4)的漏极连接所述上一级的时钟信号(CK(n-1))。
所述第六薄膜晶体管(NT6)的栅极分别连接所述第四薄膜晶体管(NT4)的源极以及所述第三薄膜晶体管(NT3)的漏极，所述第六薄膜晶体管(NT6)的源极连接高电压信号(VGH)，所述第六薄膜晶体管(NT6)漏级连接所述第二节点(P)。
所述第二下拉控制电路单元(104)接入第三控制信号(GAS2)，在显示面板显示期间，所述第二下拉控制电路单元(104)用以使所述第二节点(P)下拉所述第一节点(Q)至低电位；在所述显示面板被触摸期间，所述第二下拉控制电路单元(104)用以防止非级传级的Q点被异常拉高。
所述第二下拉控制电路单元(104)包括：第七薄膜晶体管(NT7)以及第八薄膜晶体管(NT8)。
NT8：在显示期间，非级传级的P点下拉Q点，保持Q点为低电平信号。
NT7：触控期间，GAS2为高电平，防止非级传级的Q点被异常拉高。
所述第七薄膜晶体管(NT7)的栅极连接所述下拉电路单元，所述第七薄膜晶体管(NT7)的漏级连接所述第三控制信号(GAS2)。
所述第八薄膜晶体管(NT8)的栅极连接所述上拉电路单元，所述第八薄膜晶体管(NT8)的源极连接所述第一节点(Q)，所述第八薄膜晶体管(NT8)的漏极连接所述第七薄膜晶体管(NT7)的源极。
所述下拉电路单元(105)接入低电压信号(VGL)，用以拉低所述第一节点(Q)预充电以及所述第n级的扫描驱动信号G(n)的电位至低电位。
所述下拉电路单元(105)包括：第十一薄膜晶体管(T11)。
所述第十一薄膜晶体管(T11)的栅极连接所述第二节点(P)，所述第十一薄膜晶体管(T11)的漏极连接所述第n级GOA电路单元的扫描驱动信号G(n)，所述第十一薄膜晶体管(T11)的源极连接所述低电压信号(VGL)。
所述栅极打开单元(106)接入第四控制信号(GAS1)，在异常断电发生时，所述栅极打开单元(106)用以使显示区的所有的栅极打开，释放像素内的电荷。
所述栅极打开单元(106)包括：第十二薄膜晶体管(T12)以及第十三薄膜晶体管(T13)。在异常断电发生时，通过GAS1给高电平，使得显示区所有的Gate打开，释放像素内的电荷，防止电荷残留造成残影。
所述第十二薄膜晶体管(T12)的栅极连接所述第二节点(P)，所述第十二薄膜晶体管(T12)的漏极连接所述第二节点(P)，所述第十二薄膜晶体管(T12)的源极连接所述第n级GOA电路单元的扫描驱动信号G(n)。
所述第十三薄膜晶体管(T13)的栅极连接所述第十二薄膜晶体管(T12)的栅极，所述第十三薄膜晶体管(T13)的漏极连接所述低电压信号(VGL)，所述第十三薄膜晶体管(T13)的源极连接所述第二节点(P)。
所述第一电容(C1)一端连接所述第一节点(Q)，所述第一电容(C1)的另一端连接低电压信号(VGL)，所述第一电容(C1)用以提供并维持所述第一节点(Q)预充电的电；所述第二电容(C2)一端连接所述第二节点(P)，所述第二电容(C2)的另一端连接低电压信号(VGL)，所述第二电容(C2)用以提供并维持所述第二节点(P)的低电位。
在一实施例中，所述GOA电路包括NMOS电路，PMOS电路以及CMOS电路。
本发明提供一种显示面板，包括所述的GOA电路。
所述GOA电路设置了第二下拉控制电路单元(104)，结合时序图，在触控中停期间，对于极传级第一节点(Q)，搭配第三控制信号(GAS2)和第二控制信号(D2U)，其由低电平信号变更为高电平信号，这样第一节点(Q)的两个漏电路径均消失，触控期间Q点不存在漏电路径，进而保持Q点的稳定性。
对于非级传级Q点，D2U相对应的NT2栅极为低电平，NT7的栅极为非级传级Q为低电平，所以非级传级Q点被异常拉高的风险较低。
所述GOA电路的驱动架构包括单驱动或双驱动。
如图6所示，左右两侧的GOA电路驱动方向为单向驱动，而图7所示中的GOA电路驱动方向为左右两侧同时驱动。
所述GOA电路的时钟信号数可以使用如图2所示的4CK，也可以是6CK或8CK。
应当指出，对于经充分说明的本发明来说，还可具有多种变换及改型的实施方案，并不局限于上述实施方式的具体实施例。上述实施例仅仅作为本发明的说明，而不是对本发明的限制。总之，本发明的保护范围应包括那些对于本领域普通技术人员来说显而易见的变换或替代以及改型。

Claims (10)

1.一种GOA电路，其特征在于，包括级联的多个GOA电路单元，其中第n级GOA电路单元包括：上拉控制电路单元(101)、上拉电路单元(102)、第一下拉控制电路单元(103)、第二下拉控制电路单元(104)、下拉电路单元(105)、栅极打开单元(106)、第一电容(C1)以及第二电容(C2)；
其中，所述上拉控制电路单元(101)、所述上拉电路单元(102)、所述第一下拉控制电路单元(103)、所述第二下拉控制电路单元(104)、所述下拉电路单元(105)以及所述栅极打开单元(105)均电连接至第一节点(Q)以及第二节点(P)；
所述上拉控制电路单元(101)分别接入第一控制信号(U2D)以及第二控制信号(D2U)，所述上拉控制电路单元(101)用以将电路中第一节点(Q)充电到高电位；
所述上拉电路单元(102)接入时钟信号(CK(n))，用以将第n级GOA电路单元的输出信号(Gn)拉高到所述时钟信号(CK(n))的高电位；
所述第一下拉控制电路单元(103)分别接入上一级的时钟信号(CK(n-1))以及下一级的时钟信号(CK(n+1))，所述第一下拉控制电路单元(103)连接所述上拉控制电路单元(101)，所述第一下拉控制电路单元(103)用以控制第n级的GOA单元的正向以及反向扫描；
所述第二下拉控制电路单元(104)接入第三控制信号(GAS2)，在显示面板显示期间，所述第二下拉控制电路单元(104)用以使所述第二节点(P)下拉所述第一节点(Q)至低电位；
所述下拉电路单元(105)接入低电压信号(VGL)，用以拉低所述第一节点(Q)预充电以及所述第n级的扫描驱动信号G(n)的电位至低电位；
所述栅极打开单元(106)接入第四控制信号(GAS1)，在异常断电发生时，所述栅极打开单元(106)用以使显示区的所有的栅极打开，释放像素内的电荷；
所述第一电容(C1)一端连接所述第一节点(Q)，所述第一电容(C1)的另一端连接低电压信号(VGL)，所述第一电容(C1)用以提供并维持所述第一节点(Q)的预充电；所述第二电容(C2)一端连接所述第二节点(P)，所述第二电容(C2)的另一端连接低电压信号(VGL)，所述第二电容(C2)用以提供并维持所述第二节点(P)的低电位。
2.根据权利要求1所述的GOA电路，其特征在于，
所述上拉控制电路单元(101)包括：
第一薄膜晶体管(NT1)，所述第一薄膜晶体管(NT1)的栅极连接第n-2级GOA电路单元的扫描驱动信号G(n-2)，所述第一薄膜晶体管(NT1)的源极连接所述第一控制信号(U2D)，所述第一薄膜晶体管(T11)的漏极连接第一节点(Q)；
第二薄膜晶体管(NT2)，所述第二薄膜晶体管(NT2)的栅极连接第n+2级GOA电路单元的扫描驱动信号G(n+2)，所述第二薄膜晶体管(NT2)的源极连接所述第一节点(Q)，所述第二薄膜晶体管(NT2)的漏极连接第二控制信号(D2U)；以及
第五薄膜晶体管(NT5)，所述第五薄膜晶体管(NT5)的栅极分别连接所述第一节点(Q)以及所述第二薄膜晶体管(NT2)的源极，所述第五薄膜晶体管(NT5)的漏极连接所述第二节点(P)，所述第五薄膜晶体管(NT5)的源极连接低电压信号(VGL)。
3.根据权利要求1所述的GOA电路，其特征在于，
所述第一下拉控制电路单元(103)包括：
第三薄膜晶体管(NT3)，所述第三薄膜晶体管(NT3)的栅极连接所述第一控制信号(U2D)，所述第三薄膜晶体管(NT3)的源极连接所述下一级的时钟信号(CK(n+1))；
第四薄膜晶体管(NT4)，所述第四薄膜晶体管(NT4)的栅极连接所述第二控制信号(D2U)，所述第四薄膜晶体管(NT4)的漏极连接所述上一级的时钟信号(CK(n-1))；以及
第六薄膜晶体管(NT6)，所述第六薄膜晶体管(NT6)的栅极分别连接所述第四薄膜晶体管(NT4)的源极以及所述第三薄膜晶体管(NT3)的漏极，所述第六薄膜晶体管(NT6)的源极连接高电压信号(VGH)，所述第六薄膜晶体管(NT6)漏级连接所述第二节点(P)。
4.根据权利要求1所述的GOA电路，其特征在于，
所述第二下拉控制电路单元(104)包括：
第七薄膜晶体管(NT7)，所述第七薄膜晶体管(NT7)的栅极连接所述下拉电路单元，所述第七薄膜晶体管(NT7)的漏级连接所述第三控制信号(GAS2)；以及
第八薄膜晶体管(NT8)，所述第八薄膜晶体管(NT8)的栅极连接所述上拉电路单元，所述第八薄膜晶体管(NT8)的源极连接所述第一节点(Q)，所述第八薄膜晶体管(NT8)的漏极连接所述第七薄膜晶体管(NT7)的源极。
5.根据权利要求1所述的GOA电路，其特征在于，
所述上拉电路单元(102)包括：
第九薄膜晶体管(T9)，所述第九薄膜晶体管(T9)的栅极连接所述高电压信号(VGH)，所述九薄膜晶体管(T9)的源极连接所述第一节点(Q)；以及
第十薄膜晶体管(T10)，所述第十薄膜晶体管(T10)的栅极连接所述第九薄膜晶体管(T9)的漏级，所述第十薄膜晶体管(T10)的源极分别连接所述下拉电路单元(105)、所述栅极打开单元(106)以及所述第n级GOA电路单元的扫描驱动信号G(n)。
6.根据权利要求1所述的GOA电路，其特征在于，
所述下拉电路单元(105)包括：
第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极连接所述第二节点(P)，所述第十一薄膜晶体管(T11)的漏极连接所述第n级GOA电路单元的扫描驱动信号G(n)，所述第十一薄膜晶体管(T11)的源极连接所述低电压信号(VGL)。
7.根据权利要求1所述的GOA电路，其特征在于，
所述栅极打开单元(106)包括：
第十二薄膜晶体管(T12)，所述第十二薄膜晶体管(T12)的栅极连接所述第二节点(P)，所述第十二薄膜晶体管(T12)的漏极连接所述第二节点(P)，所述第十二薄膜晶体管(T12)的源极连接所述第n级GOA电路单元的扫描驱动信号G(n)；以及
第十三薄膜晶体管(T13)，所述第十三薄膜晶体管(T13)的栅极连接所述第十二薄膜晶体管(T12)的栅极，所述第十三薄膜晶体管(T13)的漏极连接所述低电压信号(VGL)，所述第十三薄膜晶体管(T13)的源极连接所述第二节点(P)。
8.根据权利要求1所述的GOA电路，其特征在于，
所述GOA电路包括NMOS电路，PMOS电路以及CMOS电路。
9.一种显示面板，其特征在于，包括如权利要求1～8任一项所述的GOA电路。
10.根据权利要求9所述的显示面板，其特征在于，
所述GOA电路的驱动架构包括单驱动或双驱动。
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