CN113314067B - 栅极驱动电路及显示面板 - Google Patents

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Abstract

本申请公开了一种栅极驱动电路及显示面板，该栅极驱动电路包括多个级联的栅极驱动单元，第N级栅极驱动单元通过下拉控制模块、维持模块以及下拉模块采用同一时钟组合信号，可以快速下拉第N级扫描信号的下降沿至恒压低电位信号的电位，有效缩短了第N级扫描信号由高电位至低电位的下降时间。

Description

栅极驱动电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种栅极驱动电路及显示面板。
背景技术
显示面板作为电子设备的显示部件已经广泛的应用于各种电子产品中，其中，栅极驱动电路为显示面板的一个重要组成部分。栅极驱动电路也可以称为GOA(Gate DriverOn Array，阵列基板行驱动)电路，其利用薄膜晶体管显示器的阵列(Array)制程将栅极(Gate)行扫描驱动信号电路制作在Array基板上，实现对Gate逐行扫描的驱动方式的一项技术。
但是，栅极驱动电路容易受到各种原因的影响，致使其输出的扫描信号的下降沿需要经过较长时间才能够下降至预设低电位，这容易恶化显示面板的工作不稳定性。
需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。
发明内容
本申请提供一种栅极驱动电路及显示面板，以缓解扫描信号的下降沿需要经过较长时间下降至预设低电位的技术问题。
第一方面，本申请提供一种栅极驱动电路，栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括下拉控制模块、上拉模块、下拉模块以及维持模块；下拉控制模块的控制端用于接入时钟组合信号，下拉控制模块的输出端与第N级节点电性连接，时钟组合信号包括第一时钟信号；上拉模块的控制端与第N级节点电性连接，上拉模块的输出端用于输出第N级扫描信号；下拉模块的输入端用于接入恒压低电位信号，下拉模块的输出端与上拉模块的输出端电性连接，下拉模块的控制端用于接入第一时钟信号；维持模块的输入端/输出端中的一个与第N级节点电性连接，维持模块的输入端/输出端中的另一个与上拉模块的输出端电性连接，维持模块的控制端用于接入时钟组合信号。
在其中一些实施方式中，第N级栅极驱动单元还包括上拉控制模块，上拉控制模块的输入端与下拉控制模块的输入端电性连接，上拉控制模块的控制端用于电性连接第N-4级节点，上拉控制模块的输出端与第N级节点电性连接；其中，第N-4级节点为设置于第N-4级栅极驱动单元中的虚拟节点，且与第N级节点的构造位置对应相同。
在其中一些实施方式中，第N级栅极驱动单元还包括第一异常断电控制模块和第二异常断电控制模块；第一异常断电控制模块的输入端、第一异常断电控制模块的控制端均用于接入第一全局控制信号，第一异常断电控制模块的输出端与上拉模块的输出端电性连接；第二异常断电控制模块的输入端用于接入恒压低电位信号，第二异常断电控制模块的控制端用于接入第一全局控制信号，第二异常断电控制模块的输出端与第N级节点电性连接。
在其中一些实施方式中，第N级栅极驱动单元还包括第一复位模块和第二复位模块；第一复位模块的输入端用于接入恒压低电位信号，第一复位模块的控制端用于接入复位信号，第一复位模块的输出端与第N级节点电性连接；第二复位模块的输入端用于接入恒压低电位信号，第二复位模块的控制端用于接入复位信号，第二复位模块的输出端与上拉模块的输出端电性连接。
在其中一些实施方式中，第N级栅极驱动单元还包括电位耦合模块，电位耦合模块的一端与上拉模块的控制端电性连接，电位耦合模块的另一端与上拉模块的输出端电性连接。
在其中一些实施方式中，第N级栅极驱动单元还包括全局控制模块，全局控制模块的输入端用于接入恒压低电位信号，全局控制模块的控制端用于接入第二全局控制信号，全局控制模块的输出端与上拉模块的输出端电性连接。
在其中一些实施方式中，时钟组合信号还包括第二时钟信号，第一时钟信号的工作周期与第二时钟信号的工作周期部分重叠。
第二方面，本申请提供一种栅极驱动电路，栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管以及第六薄膜晶体管；第一薄膜晶体管的栅极用于接入第一时钟信号，第一薄膜晶体管的源极/漏极中的一个与第N级节点电性连接；第二薄膜晶体管的源极/漏极中的一个与第一薄膜晶体管的源极/漏极中的另一个电性连接，第二薄膜晶体管的栅极用于接入第二时钟信号；第三薄膜晶体管的栅极与第N级节点电性连接，第三薄膜晶体管的源极/漏极中的一个用于输出第N级扫描信号；第四薄膜晶体管的源极/漏极中的一个与第三薄膜晶体管的源极/漏极中的一个电性连接，第四薄膜晶体管的栅极用于接入第一时钟信号；第五薄膜晶体管的源极/漏极中的一个与第四薄膜晶体管的源极/漏极中的另一个电性连接，第五薄膜晶体管的栅极用于接入第二时钟信号，第五薄膜晶体管的源极/漏极中的另一个与第N级节点电性连接；第六薄膜晶体管的源极/漏极中的一个用于接入恒压低电位信号，第六薄膜晶体管的栅极用于接入第一时钟信号，第六薄膜晶体管的源极/漏极中的另一个与第三薄膜晶体管的源极/漏极中的一个电性连接。
在其中一些实施方式中，第N级栅极驱动单元还包括第七薄膜晶体管，第七薄膜晶体管的源极/漏极中的一个与第二薄膜晶体管的源极/漏极中的一个电性连接，第七薄膜晶体管的栅极用于电性连接第N-4级节点，第七薄膜晶体管的源极/漏极中的另一个与第N级节点电性连接；其中，第N-4级节点为设置于第N-4级栅极驱动单元中的虚拟节点，且与第N级节点的构造位置对应相同。
在其中一些实施方式中，第N级栅极驱动单元还包括第八薄膜晶体管和第九薄膜晶体管；第八薄膜晶体管的栅极、第八薄膜晶体管的源极/漏极中的一个均用于接入第一全局控制信号，第八薄膜晶体管的源极/漏极中的另一个与第三薄膜晶体管的源极/漏极中的一个电性连接；第九薄膜晶体管的源极/漏极中的一个用于接入恒压低电位信号，第九薄膜晶体管的栅极用于接入第一全局控制信号，第九薄膜晶体管的源极/漏极中的另一个与第N级节点电性连接。
在其中一些实施方式中，第N级栅极驱动单元还包括第十薄膜晶体管和第十一薄膜晶体管；第十薄膜晶体管的源极/漏极中的一个用于接入恒压低电位信号，第十薄膜晶体管的栅极用于接入复位信号，第十薄膜晶体管的源极/漏极中的另一个与第N级节点电性连接；第十一薄膜晶体管的源极/漏极中的一个用于接入恒压低电位信号，第十一薄膜晶体管的栅极用于接入复位信号，第十一薄膜晶体管的源极/漏极中的另一个与第三薄膜晶体管的源极/漏极中的一个电性连接。
在其中一些实施方式中，第N级栅极驱动单元还包括第一电容，第一电容的第一端与第N级节点电性连接，第一电容的第二端与第三薄膜晶体管的源极/漏极中的一个电性连接。
在其中一些实施方式中，第N级栅极驱动单元还包括第十二薄膜晶体管，第十二薄膜晶体管的源极/漏极中的一个用于接入恒压低电位信号，第十二薄膜晶体管的栅极用于接入第二全局控制信号，第十二薄膜晶体管的源极/漏极中的另一个与第三薄膜晶体管的源极/漏极中的一个电性连接。
在其中一些实施方式中，第一时钟信号的工作周期与第二时钟信号的工作周期部分重叠。
第三方面，本申请提供一种显示面板，其包括上述任一实施方式中的栅极驱动电路。
本申请提供的栅极驱动电路及显示面板，通过下拉控制模块、维持模块以及下拉模块采用同一时钟组合信号，可以快速下拉第N级扫描信号的下降沿至恒压低电位信号的电位，有效缩短了第N级扫描信号由高电位至低电位的下降时间；同时，下拉控制模块的控制端、上拉模块的控制端、下拉模块的控制端以及维持模块的控制端接入均为时钟信号或者方波信号，能够有效改善各模块的控制端长期承受同一电位的应力影响，进一步提高了栅极驱动电路的工作稳定性。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的栅极驱动电路的一种结构示意图。
图2为图1所示栅极驱动电路的时序示意图。
图3为本申请实施例提供的栅极驱动电路的另一种结构示意图。
图4为图3所示栅极驱动电路的时序示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1至图，如图1所示，本实施例提供了一种栅极驱动电路，其包括晶体管NT1、晶体管NT2、晶体管NT3、晶体管NT4、晶体管NT5、晶体管NT6、晶体管NT7、晶体管NT8、晶体管NT9、晶体管NT10、晶体管NT11、晶体管NT12、晶体管NT13、晶体管NT14以及两个电容。
其中，晶体管NT1的源极/漏极中的一个、晶体管NT3的栅极均用于接入正向扫描控制信号U2D。晶体管NT1的栅极用于接入第n-2级扫描信号G(n-2)。晶体管NT1的源极/漏极中的另一个与节点Q(n)连接。晶体管NT7的栅极、晶体管NT8的源极/漏极中的一个均用于接入恒压高电位信号VGH。晶体管NT9的源极/漏极中的一个用于接入时钟信号CK1，晶体管NT9的源极/漏极中的另一个用于输出第n级扫描信号G(n)。晶体管NT3的源极/漏极中的一个用于接入时钟信号CK2。晶体管NT4的源极/漏极中的一个用于接入时钟信号CK4。晶体管NT2的源极/漏极中的一个用于接入反向扫描控制信号D2U，晶体管NT2的栅极用于接入第n+2级扫描信号G(n+2)。晶体管NT13的源极/漏极中的一个、晶体管NT13的栅极均用于接入复位信号Reset。晶体管NT12的栅极、晶体管NT11的栅极、晶体管NT11的源极/漏极中的一个均用于接入控制信号GAS1。晶体管NT14的栅极用于接入时钟信号CK3。两个电容的一端、晶体管NT6的源极/漏极中的一个、晶体管NT5的源极/漏极中的一个、晶体管NT12的源极/漏极中的一个、晶体管NT10的源极/漏极中的一个以及晶体管NT14的源极/漏极中的一个均用于接入恒压低电位信号VGL。其中，节点P(n)需要长期维持于低电位状态，容易导致晶体管NT5的栅极、晶体管NT10的栅极长期保持在同一电位状态，这样会导致晶体管NT5、晶体管NT10所承受的应力不断恶化，进而不断减少其使用寿命，也会降低栅极驱动电路的工作稳定性。
如图2所示，基于上述，在时间段T0中，时钟信号CK1、时钟信号CK2均处于低电位状态，时钟信号CK3、时钟信号CK4依次跳变为高电位状态，当第n-2级扫描信号G(n-2)跳变为高电位时，节点Q(n)的电位也跳变为较高电位状态，节点P(n)的电位则跳变为低电位，第n级扫描信号G(n)保持低电位状态。
在时间段T1中，时钟信号CK1跳变为高电位，节点Q(n)的电位被耦合至更高电位，节点P(n)的电位仍然保持低电位，此时，输出时钟信号CK1的高电位脉冲为第n级扫描信号G(n)的高电位脉冲。
请参阅图3至图4，如图3所示，本实施例提供了另一种栅极驱动电路，栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括下拉控制模块20、上拉模块30、下拉模块40以及维持模块50；下拉控制模块20的控制端用于接入时钟组合信号，下拉控制模块20的输出端与第N级节点Q(N)电性连接，时钟组合信号包括第一时钟信号；上拉模块30的控制端与第N级节点Q(N)电性连接，上拉模块30的输出端用于输出第N级扫描信号G(N)；下拉模块40的输入端用于接入恒压低电位信号VGL，下拉模块40的输出端与上拉模块30的输出端电性连接，下拉模块40的控制端用于接入第一时钟信号；维持模块50的输入端/输出端中的一个与第N级节点Q(N)电性连接，维持模块50的输入端/输出端中的另一个与上拉模块30的输出端电性连接，维持模块50的控制端用于接入时钟组合信号。
可以理解的是，本实施例提供的栅极驱动电路，通过下拉控制模块20、维持模块50以及下拉模块40采用同一时钟组合信号，可以快速下拉第N级扫描信号G(N)的下降沿至恒压低电位信号VGL的电位，有效缩短了第N级扫描信号G(N)由高电位至低电位的下降时间；同时，下拉控制模块20的控制端、上拉模块30的控制端、下拉模块40的控制端以及维持模块50的控制端均接入时钟信号或者方波信号，能够有效改善各模块的控制端长期承受同一电位的应力影响，进一步提高了栅极驱动电路的工作稳定性。
在其中一个实施例中，下拉控制模块20可以包括第一薄膜晶体管T2B和第二薄膜晶体管T2A；第一薄膜晶体管T2B的栅极用于接入第一时钟信号，第一薄膜晶体管T2B的源极/漏极中的一个与第N级节点Q(N)电性连接；第二薄膜晶体管T2A的源极/漏极中的一个与第一薄膜晶体管T2B的源极/漏极中的另一个电性连接，第二薄膜晶体管T2A的栅极用于接入第二时钟信号。
其中，第一时钟信号可以为第N+4时钟信号CK(N+4)。第二时钟信号可以为第N-2时钟信号CK(N-2)。
在其中一个实施例中，N可以为正整数。
在其中一个实施例中，上拉模块30可以包括第三薄膜晶体管T9，第三薄膜晶体管T9的栅极与第N级节点Q(N)电性连接，第三薄膜晶体管T9的源极/漏极中的一个用于输出第N级扫描信号G(N)。
在其中一个实施例中，上拉模块30的输入端用于接入第N时钟信号CK(N)。或者第三薄膜晶体管T9的源极/漏极中的另一个用于接入第N时钟信号CK(N)。
在其中一个实施例中，维持模块50可以包括第四薄膜晶体管T6和第五薄膜晶体管T5，第四薄膜晶体管T6的源极/漏极中的一个与第三薄膜晶体管T9的源极/漏极中的一个电性连接，第四薄膜晶体管T6的栅极用于接入第一时钟信号；第五薄膜晶体管T5的源极/漏极中的一个与第四薄膜晶体管T6的源极/漏极中的另一个电性连接，第五薄膜晶体管T5的栅极用于接入第二时钟信号，第五薄膜晶体管T5的源极/漏极中的另一个与第N级节点Q(N)电性连接。
需要进行说明的是，当第N级扫描信号G(N)为低电位时，第四薄膜晶体管T6、第五薄膜晶体管T5对应同时打开，可以更加稳定地维持第N级节点Q(N)的电位至低电位，有利于提高栅极驱动电路的稳定性。
在其中一个实施例中，下拉模块40可以包括第六薄膜晶体管T10，第六薄膜晶体管T10的源极/漏极中的一个用于接入恒压低电位信号VGL，第六薄膜晶体管T10的栅极用于接入第一时钟信号，第六薄膜晶体管T10的源极/漏极中的另一个与第三薄膜晶体管T9的源极/漏极中的一个电性连接。
在其中一个实施例中，第N级栅极驱动单元还包括上拉控制模块10，上拉控制模块10的输入端与下拉控制模块20的输入端电性连接，上拉控制模块10的控制端用于电性连接第N-4级节点Q(N-4)，上拉控制模块10的输出端与第N级节点Q(N)电性连接；其中，第N-4级节点Q(N-4)为设置于第N-4级栅极驱动单元中的虚拟节点，且与第N级节点Q(N)的构造位置对应相同。
在其中一个实施例中，上拉控制模块10可以包括第七薄膜晶体管T1，第七薄膜晶体管T1的源极/漏极中的一个与第二薄膜晶体管T2A的源极/漏极中的一个电性连接，第七薄膜晶体管T1的栅极用于电性连接第N-4级节点Q(N-4)，第七薄膜晶体管T1的源极/漏极中的另一个与第N级节点Q(N)电性连接；其中，第N-4级节点Q(N-4)为设置于第N-4级栅极驱动单元中的虚拟节点，且与第N级节点Q(N)的构造位置对应相同。
在其中一个实施例中，上拉控制模块10的输入端或者第七薄膜晶体管T1的源极/漏极中的一个用于接入第一控制信号。该第一控制信号可以但不限于为起始信号STV，也可以为第N-2级扫描信号G(N-2)。需要进行说明的是，当N-2小于或者等于零时，上拉模块30的输入端用于接入起始信号STV。
需要进行说明的是，由于第七薄膜晶体管T1的栅极接入第N-4级节点Q(N-4)的电位信号，栅极驱动电路可以节省用于产生级传信号的薄膜晶体管，有益于缩减栅极驱动电路中薄膜晶体管的使用数量。
在其中一个实施例中，第N级栅极驱动单元还包括第一异常断电控制模块61和第二异常断电控制模块62；第一异常断电控制模块61的输入端、第一异常断电控制模块61的控制端均用于接入第一全局控制信号GAS1，第一异常断电控制模块61的输出端与上拉模块30的输出端电性连接；第二异常断电控制模块62的输入端用于接入恒压低电位信号VGL，第二异常断电控制模块62的控制端用于接入第一全局控制信号GAS1，第二异常断电控制模块62的输出端与第N级节点Q(N)电性连接。
在其中一个实施例中，第一异常断电控制模块61可以包括第八薄膜晶体管T8，第八薄膜晶体管T8的栅极、第八薄膜晶体管T8的源极/漏极中的一个均用于接入第一全局控制信号GAS1，第八薄膜晶体管T8的源极/漏极中的另一个与第三薄膜晶体管T9的源极/漏极中的一个电性连接。
在其中一个实施例中，第二异常断电控制模块62可以包括第九薄膜晶体管T11，第九薄膜晶体管T11的源极/漏极中的一个用于接入恒压低电位信号VGL，第九薄膜晶体管T11的栅极用于接入第一全局控制信号GAS1，第九薄膜晶体管T11的源极/漏极中的另一个与第N级节点Q(N)电性连接。
需要进行说明的是，异常断电(APO，Abnormal Power Off)时，第一全局控制信号GAS1由低电位跳变为高电位，可以通过第九薄膜晶体管T11拉低第N级节点Q(N)的电位，关闭第三薄膜晶体管T9，同时通过第八薄膜晶体管T8拉高第N级扫描信号G(N)的电位，可以改善或者避免出现显示残影。
在其中一个实施例中，第N级栅极驱动单元还包括第一复位模块81和第二复位模块82；第一复位模块81的输入端用于接入恒压低电位信号VGL，第一复位模块81的控制端用于接入复位信号RESET，第一复位模块81的输出端与第N级节点Q(N)电性连接；第二复位模块82的输入端用于接入恒压低电位信号VGL，第二复位模块82的控制端用于接入复位信号RESET，第二复位模块82的输出端与上拉模块30的输出端电性连接。
在其中一个实施例中，第一复位模块81可以包括第十薄膜晶体管T3，第十薄膜晶体管T3的源极/漏极中的一个用于接入恒压低电位信号VGL，第十薄膜晶体管T3的栅极用于接入复位信号RESET，第十薄膜晶体管T3的源极/漏极中的另一个与第N级节点Q(N)电性连接。
在其中一个实施例中，第二复位模块82可以包括第十一薄膜晶体管T4，第十一薄膜晶体管T4的源极/漏极中的一个用于接入恒压低电位信号VGL，第十一薄膜晶体管T4的栅极用于接入复位信号RESET，第十一薄膜晶体管T4的源极/漏极中的另一个与第三薄膜晶体管T9的源极/漏极中的一个电性连接。
需要进行说明的是，在每帧开始时，可以通过第十薄膜晶体管T3复位第N级节点Q(N)的电位至恒压低电位，能够提高栅极驱动电路的工作稳定性，以免其出现功能性失常；同时，可以通过第十一薄膜晶体管T4复位第N级扫描信号G(N)的电位至恒压低电位，同理能够进一步提高栅极驱动电路的工作稳定性，以免其出现功能性失常。
在其中一个实施例中，第N级栅极驱动单元还包括电位耦合模块70，电位耦合模块70的一端与上拉模块30的控制端电性连接，电位耦合模块70的另一端与上拉模块30的输出端电性连接。
在其中一个实施例中，电位耦合模块70可以包括第一电容C1，第一电容C1的第一端与第N级节点Q(N)电性连接，第一电容C1的第二端与第三薄膜晶体管T9的源极/漏极中的一个电性连接。
需要进行说明的是，在第N级节点Q(N)的电位为较高电位时，第一电容C1可以耦合第N级节点Q(N)的电位至更高的电位，以完全打开第三薄膜晶体管T9，无损传输第N时钟信号CK(N)。
在其中一个实施例中，第N级栅极驱动单元还包括全局控制模块90，全局控制模块90的输入端用于接入恒压低电位信号VGL，全局控制模块90的控制端用于接入第二全局控制信号GAS2，全局控制模块90的输出端与上拉模块30的输出端电性连接。
在其中一个实施例中，全局控制模块90可以包括第十二薄膜晶体管T7，第十二薄膜晶体管T7的源极/漏极中的一个用于接入恒压低电位信号VGL，第十二薄膜晶体管T7的栅极用于接入第二全局控制信号GAS2，第十二薄膜晶体管T7的源极/漏极中的另一个与第三薄膜晶体管T9的源极/漏极中的一个电性连接。
需要进行说明的是，当需要进行触控操作时，第二全局控制信号GAS2由低电位跳变为高电位，第十二薄膜晶体管T7打开，可以拉低所有扫描信号的电位至恒压低电位，以停止显示。
在其中一个实施例中，时钟组合信号还包括第二时钟信号，第一时钟信号的工作周期与第二时钟信号的工作周期部分重叠。
需要进行说明的是，第一时钟信号的高电位可以与第二时钟信号的高电位在时间上部分重叠，这样既可以单独使用第一时钟信号，也可以单独使用第二时钟信号，还可以使用第一时钟信号与第二时钟信号的组合，相比于某一时钟信号仅可以单独使用而言，可以节省一个时钟信号的使用，减少对应的时钟信号走线。
基于上述实施例，可以理解的是，本申请提供的栅极驱动电路的电路拓扑结构较为简单，所采用的元器件数量也较少，有利于降低生产成本，并有益于实现显示面板的窄边框。
在其中一个实施例中，第一薄膜晶体管T2B、第二薄膜晶体管T2A、第三薄膜晶体管T9、第四薄膜晶体管T6、第五薄膜晶体管T5、第六薄膜晶体管T10、第七薄膜晶体管T1、第八薄膜晶体管T8、第九薄膜晶体管T11、第十薄膜晶体管T3、第十一薄膜晶体管T4以及第十二薄膜晶体管T7中的至少一个可以为N沟道型薄膜晶体管。需要进行说明的是，薄膜晶体管的类型可以分为NMOS型、PMOS型以及皆有NMOS和PMOS的CMOS。对应的，GOA电路也可以分为NMOS电路、PMOS电路以及CMOS电路。NMOS电路相比于CMOS电路由于可节省工序，对于提高良率以及降低成本都大有裨益，所以开发稳定的NMOS电路具有现实的产业需求。
在其中一个实施例中，第一薄膜晶体管T2B、第二薄膜晶体管T2A、第三薄膜晶体管T9、第四薄膜晶体管T6、第五薄膜晶体管T5、第六薄膜晶体管T10、第七薄膜晶体管T1、第八薄膜晶体管T8、第九薄膜晶体管T11、第十薄膜晶体管T3、第十一薄膜晶体管T4以及第十二薄膜晶体管T7中的至少一个可以为低温多晶硅薄膜晶体管、铟镓锌氧化物薄膜晶体管以及非晶硅薄膜晶体管中的任一个。
其中，NMOS型薄膜晶体管的载流子为电子，迁移率较高，器件相对于PMOS(载流子为空穴)较容易受到损伤，因此，低温多晶硅薄膜晶体管、铟镓锌氧化物薄膜晶体管以及非晶硅薄膜晶体管的器件稳定性依次降低。为保证正常的显示，如果栅极驱动电路中的各薄膜晶体管的栅极如果长时间保持为高电位的话，这会使对应薄膜晶体管所承受的应力恶化，并破坏对应的薄膜晶体管。这对于铟镓锌氧化物薄膜晶体管以及非晶硅薄膜晶体管尤其突出，对应地，显示面板就会存在高温信赖性不足的问题，容易出现GOA电流失效、分屏、画异等现象。
有鉴于此，本实施例提供了另一种栅极驱动电路，栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括第一薄膜晶体管T2B、第二薄膜晶体管T2A、第三薄膜晶体管T9、第四薄膜晶体管T6、第五薄膜晶体管T5以及第六薄膜晶体管T10；第一薄膜晶体管T2B的栅极用于接入第一时钟信号，第一薄膜晶体管T2B的源极/漏极中的一个与第N级节点Q(N)电性连接；第二薄膜晶体管T2A的源极/漏极中的一个与第一薄膜晶体管T2B的源极/漏极中的另一个电性连接，第二薄膜晶体管T2A的栅极用于接入第二时钟信号；第三薄膜晶体管T9的栅极与第N级节点Q(N)电性连接，第三薄膜晶体管T9的源极/漏极中的一个用于输出第N级扫描信号G(N)；第四薄膜晶体管T6的源极/漏极中的一个与第三薄膜晶体管T9的源极/漏极中的一个电性连接，第四薄膜晶体管T6的栅极用于接入第一时钟信号；第五薄膜晶体管T5的源极/漏极中的一个与第四薄膜晶体管T6的源极/漏极中的另一个电性连接，第五薄膜晶体管T5的栅极用于接入第二时钟信号，第五薄膜晶体管T5的源极/漏极中的另一个与第N级节点Q(N)电性连接；第六薄膜晶体管T10的源极/漏极中的一个用于接入恒压低电位信号VGL，第六薄膜晶体管T10的栅极用于接入第一时钟信号，第六薄膜晶体管T10的源极/漏极中的另一个与第三薄膜晶体管T9的源极/漏极中的一个电性连接。
可以理解的是，本实施例提供的栅极驱动电路，通过第一薄膜晶体管T2B的栅极、第四薄膜晶体管T6的栅极以及第六薄膜晶体管T10的栅极共用第一时钟信号，以及第二薄膜晶体管T2A的栅极、第五薄膜晶体管T5的栅极共用第二时钟信号，可以快速下拉第N级扫描信号G(N)的下降沿至恒压低电位信号VGL的电位，有效缩短了第N级扫描信号G(N)由高电位至低电位的下降时间；同时，第一薄膜晶体管T2B的栅极至第六薄膜晶体管T10的栅极均接入时钟信号或者方波信号，能够有效改善各薄膜晶体管的栅极长期承受同一电位的应力影响，进一步提高了栅极驱动电路的工作稳定性，以及延长了薄膜晶体管的使用寿命。
如图4所示，基于上述，本申请提供的栅极驱动电路的工作过程为如下：
当第N-2级扫描信号G(N-2)由低电位跳变为高电位，第七薄膜晶体管T1打开，第N级节点Q(N)的电位跳变为较高电位；在第N时钟信号CK(N)跳变为高电位时，第N级节点Q(N)的电位被耦合至更高电位，此时输出第N时钟信号CK(N)为第N级扫描信号G(N)；当第N+4时钟信号CK(N+4)跳变为高电位时，第六薄膜晶体管T10打开，开始下拉第N级扫描信号G(N)的电位；然后，第N-2时钟信号CK(N-2)也跳变为高电位，此时，第一薄膜晶体管T2B、第二薄膜晶体管T2A、第四薄膜晶体管T6、第五薄膜晶体管T5以及第六薄膜晶体管T10同时打开，可以同时合力拉低第N级节点Q(N)的电位和第N级扫描信号G(N)的电位，以加速拉低第N级扫描信号G(N)的电位至恒压低电位，这样可以缩短第N级扫描信号G(N)由高电位至低电位的下降时间至0.9微秒左右。
其中，第N-4级扫描信号G(N-4)的上升沿早于第N-2级扫描信号G(N-2)的上升沿，且第N-4级扫描信号G(N-4)的高电位持续时间与第N-2级扫描信号G(N-2)的高电位持续时间存在部分重叠。
在其中一个实施例中，本实施例提供一种显示面板，其包括上述任一实施例中的栅极驱动电路。
可以理解的是，本实施例提供的显示面板，通过下拉控制模块20、维持模块50以及下拉模块40采用同一时钟组合信号，可以快速下拉第N级扫描信号G(N)的下降沿至恒压低电位信号VGL的电位，有效缩短了第N级扫描信号G(N)由高电位至低电位的下降时间；同时，下拉控制模块20的控制端、上拉模块30的控制端、下拉模块40的控制端以及维持模块50的控制端均接入时钟信号或者方波信号，能够有效改善各模块的控制端长期承受同一电位的应力影响，进一步提高了栅极驱动电路的工作稳定性。
在其中一个实施例中，显示面板包括第一非显示区和第二非显示区，其中，奇数级的栅极驱动单元位于第一非显示区，偶数级的栅极驱动单元位于第二非显示区。
其中，奇数级的栅极驱动单元可以第N级栅极驱动单元，N为奇数。偶数级的栅极驱动单元可以第N级栅极驱动单元，N为偶数。
在其中一个实施例中，显示面板包括多条时钟信号线，多条时钟信号线与栅极驱动电路电性连接，其中，第一非显示区、第二非显示区各设置有四条或者八条时钟信号线。
其中，当第一非显示区、第二非显示区各设置有四条时钟信号线时，可以以连续四个奇数级或者偶数级的栅极驱动单元为一个循环，重复使用对应的四条时钟信号线。
其中，当第一非显示区、第二非显示区各设置有八条时钟信号线时，可以以每隔四个栅极驱动单元且连续四个奇数级或者偶数级的栅极驱动单元为一个循环，重复使用对应的八条时钟信号线。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的栅极驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (15)

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括：
下拉控制模块，所述下拉控制模块的输入端用于接入起始信号或者第N-2级扫描信号，所述下拉控制模块的控制端用于接入时钟组合信号，所述下拉控制模块的输出端与第N级节点电性连接，所述时钟组合信号包括第一时钟信号；
上拉模块，所述上拉模块的控制端与所述第N级节点电性连接，所述上拉模块的输出端用于输出第N级扫描信号；
下拉模块，所述下拉模块的输入端用于接入恒压低电位信号，所述下拉模块的输出端与所述上拉模块的输出端电性连接，所述下拉模块的控制端用于接入所述第一时钟信号；以及
维持模块，所述维持模块的输入端/输出端中的一个与所述第N级节点电性连接，所述维持模块的输入端/输出端中的另一个与所述上拉模块的输出端电性连接，所述维持模块的控制端用于接入所述时钟组合信号。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：
上拉控制模块，所述上拉控制模块的输入端与所述下拉控制模块的输入端电性连接，所述上拉控制模块的控制端用于电性连接第N-4级节点，所述上拉控制模块的输出端与所述第N级节点电性连接。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：
第一异常断电控制模块，所述第一异常断电控制模块的输入端、所述第一异常断电控制模块的控制端均用于接入第一全局控制信号，所述第一异常断电控制模块的输出端与所述上拉模块的输出端电性连接；和
第二异常断电控制模块，所述第二异常断电控制模块的输入端用于接入所述恒压低电位信号，所述第二异常断电控制模块的控制端用于接入所述第一全局控制信号，所述第二异常断电控制模块的输出端与所述第N级节点电性连接。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：
第一复位模块，所述第一复位模块的输入端用于接入所述恒压低电位信号，所述第一复位模块的控制端用于接入复位信号，所述第一复位模块的输出端与所述第N级节点电性连接；和
第二复位模块，所述第二复位模块的输入端用于接入所述恒压低电位信号，所述第二复位模块的控制端用于接入所述复位信号，所述第二复位模块的输出端与所述上拉模块的输出端电性连接。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：
电位耦合模块，所述电位耦合模块的一端与所述上拉模块的控制端电性连接，所述电位耦合模块的另一端与所述上拉模块的输出端电性连接。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：
全局控制模块，所述全局控制模块的输入端用于接入所述恒压低电位信号，所述全局控制模块的控制端用于接入第二全局控制信号，所述全局控制模块的输出端与所述上拉模块的输出端电性连接。
7.根据权利要求1至6任一项所述的栅极驱动电路，其特征在于，所述时钟组合信号还包括第二时钟信号，所述第一时钟信号的工作周期与所述第二时钟信号的工作周期部分重叠。
8.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的栅极驱动单元，其中，第N级栅极驱动单元包括：
第一薄膜晶体管，所述第一薄膜晶体管的栅极用于接入第一时钟信号，所述第一薄膜晶体管的源极/漏极中的一个与第N级节点电性连接；
第二薄膜晶体管，所述第二薄膜晶体管的源极/漏极中的一个与所述第一薄膜晶体管的源极/漏极中的另一个电性连接，所述第二薄膜晶体管的栅极用于接入第二时钟信号，所述第二薄膜晶体管的源极/漏极中的另一个用于接入起始信号或者第N-2级扫描信号；
第三薄膜晶体管，所述第三薄膜晶体管的栅极与所述第N级节点电性连接，所述第三薄膜晶体管的源极/漏极中的一个用于输出第N级扫描信号，所述第三薄膜晶体管的源极/漏极中的另一个用于接入 第N时钟信号；
第四薄膜晶体管，所述第四薄膜晶体管的源极/漏极中的一个与所述第三薄膜晶体管的源极/漏极中的一个电性连接，所述第四薄膜晶体管的栅极用于接入所述第一时钟信号；
第五薄膜晶体管，所述第五薄膜晶体管的源极/漏极中的一个与所述第四薄膜晶体管的源极/漏极中的另一个电性连接，所述第五薄膜晶体管的栅极用于接入所述第二时钟信号，所述第五薄膜晶体管的源极/漏极中的另一个与所述第N级节点电性连接；以及
第六薄膜晶体管，所述第六薄膜晶体管的源极/漏极中的一个用于接入恒压低电位信号，所述第六薄膜晶体管的栅极用于接入所述第一时钟信号，所述第六薄膜晶体管的源极/漏极中的另一个与所述第三薄膜晶体管的源极/漏极中的一个电性连接。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：
第七薄膜晶体管，所述第七薄膜晶体管的源极/漏极中的一个与所述第二薄膜晶体管的源极/漏极中的一个电性连接，所述第七薄膜晶体管的栅极用于电性连接第N-4级节点，所述第七薄膜晶体管的源极/漏极中的另一个与所述第N级节点电性连接。
10.根据权利要求8所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：
第八薄膜晶体管，所述第八薄膜晶体管的栅极、所述第八薄膜晶体管的源极/漏极中的一个均用于接入第一全局控制信号，所述第八薄膜晶体管的源极/漏极中的另一个与所述第三薄膜晶体管的源极/漏极中的一个电性连接；和
第九薄膜晶体管，所述第九薄膜晶体管的源极/漏极中的一个用于接入所述恒压低电位信号，所述第九薄膜晶体管的栅极用于接入所述第一全局控制信号，所述第九薄膜晶体管的源极/漏极中的另一个与所述第N级节点电性连接。
11.根据权利要求8所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：
第十薄膜晶体管，所述第十薄膜晶体管的源极/漏极中的一个用于接入所述恒压低电位信号，所述第十薄膜晶体管的栅极用于接入复位信号，所述第十薄膜晶体管的源极/漏极中的另一个与所述第N级节点电性连接；和
第十一薄膜晶体管，所述第十一薄膜晶体管的源极/漏极中的一个用于接入所述恒压低电位信号，所述第十一薄膜晶体管的栅极用于接入所述复位信号，所述第十一薄膜晶体管的源极/漏极中的另一个与所述第三薄膜晶体管的源极/漏极中的一个电性连接。
12.根据权利要求8所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：
第一电容，所述第一电容的第一端与所述第N级节点电性连接，所述第一电容的第二端与所述第三薄膜晶体管的源极/漏极中的一个电性连接。
13.根据权利要求12所述的栅极驱动电路，其特征在于，所述第N级栅极驱动单元还包括：
第十二薄膜晶体管，所述第十二薄膜晶体管的源极/漏极中的一个用于接入所述恒压低电位信号，所述第十二薄膜晶体管的栅极用于接入第二全局控制信号，所述第十二薄膜晶体管的源极/漏极中的另一个与所述第三薄膜晶体管的源极/漏极中的一个电性连接。
14.根据权利要求8至13任一项所述的栅极驱动电路，其特征在于，所述第一时钟信号的工作周期与所述第二时钟信号的工作周期部分重叠。
15.一种显示面板，其特征在于，包括如权利要求1至14任一项所述的栅极驱动电路。
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