CN112509531A - 一种集成栅极驱动电路及显示装置 - Google Patents

Abstract

本发明提供集成栅极驱动电路及显示装置。该集成栅极驱动电路包括级联的多个集成栅极驱动电路单元。负责输出第n级水平扫描信号的第n级行驱动单元包括扫描控制模块、节点信号控制模块、输出控制模块、第一稳压模块、上拉模块、第二稳压模块、第一下拉模块、第二下拉模块以及第三下拉模块。在第一节点和下拉模块之间设置了一个由第三全局信号控制的第五副薄膜晶体管作为第二稳压模块，实现了在触控阶段维持第一节点的电平并在显示阶段下拉所述第一节点的电平，从而在触控阶段维持第一节点的电容，在第一节点的保持高压电位的时间变长，提升了GOA的级传稳定性，进而提升GOA电路的稳定性。

Description

一种集成栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别是涉及一种集成栅极驱动电路及显示装置。

背景技术

目前，液晶显示装置作为电子设备的显示部件已经广泛的应用于各种电子产品中，而集成栅极驱动电路是液晶显示装置中的一个重要组成部分。集成栅极驱动电路，简称GOA(Gate Driver On Array)，也就是利用现有薄膜晶体管液晶显示器阵列基板(Array)制程将行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。

基于低温多晶硅(LTPS)技术的显示面板，根据面板内采用的薄膜晶体管(TFT)类型，可以分为NMOS型，PMOS型，以及皆有NMOS和PMOS TFT的CMOS。类似的，GOA电路分为NMOS电路，PMOS电路以及CMOS电路。NMOS电路相比于CMOS电路由于省去PP(P掺杂)这一层光罩及工序，对于提高良率以及降低成本都大有裨益，所以开发稳定的NMOS电路具有现实的产业需求。NMOS TFT载流子为电子，迁移率较高，器件相对与PMOS(载流子为空穴)较容易损伤，表现在面板上就是产品的高温信赖性不足，容易出现GOA失效，出现分屏现象，尤其是面内触控(IN cell Touch，ITP)面板，在触摸屏(TP)暂停级更容易出现分屏现象。

图1为现有的一种集成栅极驱动电路的结构示意图，包括14个薄膜晶体管单元(TFT)NT1-NT14。在现有集成栅极驱动电路中，一般存在两个关键节点，Q点、P点。其中Q点的主要作用是在像素充电阶段维持一个更高电位将时钟信号CK对应的高低电位输出到栅极扫描点(GN点)；P点的主要作用是在像素保持(Pixel Holding)阶段维持一个高电位，保证Q点及栅极扫描点输出一个低点位。Q、P两点一直处于一个相互牵制的过程中，Q点高，P点基本上就是低；P点高，Q点基本上就是一个低点位。详见图1所示的集成栅极驱动电路结构，NT11和NT12构成在所有的栅极开启(All gate On)模块；NT14构成所有的栅极关闭(AllGate Off)模块；该集成栅极驱动电路具有正反扫功能，U2D为高压(High)，D2U为低压(Low)则由上向下逐行扫描，反之，U2D为低压(Low)，D2U为高压(High)，则由下向上逐行扫描。

其4CK模式下的最小重复单元如图2所示，以两个基本单元为一个循环；亦可使用8CK架构，最小重复单元为4个基本单元；此电路的4CK时序示意图，如图3所示；其他信号如GAS1在GOA正常工作情况下为常低压(Low)，GAS2在触控阶段(TP Term)由显示阶段(Display)的常低压(Low)跳变为高压(High)。当前面内触控(ITP)的面板通常需要在一帧内插入若干个触控阶段(TP Term)，用于实现触控功能，但是NMOS GOA通过Q点的电容保持(Holding)级传所需要的高压(High)电位，但是TFT并不是理想器件，即使在关态的情况下，依然会存在一定的漏电流；触控阶段(TP Term)持续时间较长，触控(TP)暂停级需要保持高压电位的时间就会很长，这降低了GOA的级传稳定性，所以为了提高GOA电路的稳定性，一种思路是减少Q点漏电的路径。

因此，需要提出一种能够减少Q点漏电的集成栅极驱动电路，来解决Q点的电容保持高压电位的时间短而降低了GOA的级传稳定性的问题。

发明内容

本发明的目的在于，提供一种供集成栅极驱动(GOA)电路，能够减少Q点漏电的集成栅极驱动电路，用以解决Q点的电容保持高压电位的时间短而降低了GOA的级传稳定性，导致GOA电路的稳定性差的技术问题。

为实现上述目的，本发明提供一种集成栅极驱动电路及显示装置。所述集成栅极驱动电路包括级联的多个集成栅极驱动电路单元。设n为自然数。负责输出第n级水平扫描信号的第n级行驱动单元包括扫描控制模块、节点信号控制模块、输出控制模块、第一稳压模块、上拉模块、第二稳压模块、第一下拉模块、第二下拉模块以及第三下拉模块。所述扫描控制模块，用于根据正向扫描控制信号或反向扫描控制信号控制集成栅极驱动电路进行正向扫描或反向扫描；所述扫描控制模块的输出信号的电平大于预设值；所述节点信号控制模块，用于根据第n+1级时钟信号和第n-1级时钟信号控制所述集成栅极驱动电路在非工作阶段输出低电位的栅极驱动信号；所述输出控制模块，用于根据本级时钟信号控制本级栅极驱动信号的输出；所述第一稳压模块，用于维持第一节点的电平；所述上拉模块，用于在黑屏触控工作期间或者异常断电工作状态时根据第一全局信号控制本级行驱动单元输出高电平的栅极驱动信号；所述第二稳压模块，用于在触控阶段维持第一节点的电平并在显示阶段下拉所述第一节点的电平；所述第一下拉模块，用于下拉第二节点的电平；所述第二下拉模块，用于下拉本级栅极驱动信号的电平；所述第三下拉模块，用于在触控及显示阶段根据第二全局信号控制本级行驱动单元下拉输出低电位的栅极驱动信号。

所述第二稳压模块包括两个晶体管；其中一个晶体管的栅极接入第三全局信号，其漏极与所述扫描控制模块的输出端及所述第一稳压模块的输入端连接，其源极与另一个晶体管的漏极连接；其中另一个晶体管的栅极与所述节点信号控制模块的输出端及所述第二下拉模块的输入端连接，其源极接入所述第二全局信号。具体的，在所述第二稳压模块中，其中一个晶体管为第五薄膜晶体管，另一个晶体管为第五副薄膜晶体管；所述第五副薄膜晶体管的栅极接入第三全局信号，其漏极与所述第一节点连接；所述第五薄膜晶体管的栅极与所述第二节点连接，其漏极与所述第五副薄膜晶体管的源极连接，其源极接入所述第二全局信号。

进一步地，所述扫描控制模块包括第一薄膜晶体管以及第二薄膜晶体管；所述第一薄膜晶体管的源极接入所述正向扫描控制信号，其栅极连接第n-2级行驱动单元的栅极驱动信号；其漏极与所述第一稳压模块、所述第一下拉模块以及所述第一节点连接；所述第二薄膜晶体管的源极接入所述反向扫描控制信号，其栅极接入第n+2级行驱动单元的栅极驱动信号，其漏极与所述第一下拉模块以及所述第一节点连接。

进一步地，所述节点信号控制模块包括第三薄膜晶体管、第四薄膜晶体管以及第八薄膜晶体管；所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的源极连接，其源极接入第n+1级时钟信号，其漏极与第四薄膜晶体管的漏极以及第八薄膜晶体管的栅极连接；所述第四薄膜晶体管的栅极与所述第二薄膜晶体管的源极连接，其源极接入第n-1级时钟信号；所述第八薄膜晶体管的源极接入恒压高电位信号，其漏极与所述第二节点连接。

进一步地所述第一下拉模块包括第六薄膜晶体管，所述第六薄膜晶体管的栅极与所述第一节点连接，其源极接入所述恒压低电位信号，其漏极与所述第二节点连接。

进一步地，所述第二稳压模块包括第五薄膜晶体管以及第五副薄膜晶体管；所述第五副薄膜晶体管的栅极接入第三全局信号，其漏极与所述第一节点连接；所述第五薄膜晶体管的栅极与所述第二节点连接，其漏极与所述第五副薄膜晶体管的源极连接，其源极接入所述第二全局信号。

进一步地，所述第一稳压模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极接入恒压高电位信号，其源极与所述第一节点连接。

进一步地，所述输出控制模块包括第九薄膜晶体管，所述第九薄膜晶体管的栅极与所述第七薄膜晶体管的漏极连接，其源极接入本级时钟信号，其漏极用于输出所述栅极驱动信号。

进一步地，所述第二下拉模块包括第十薄膜晶体管，所述第十薄膜晶体管的栅极与所述第二节点连接，其源极接入恒压低电位信号，其漏极与所述第九薄膜晶体管的漏极连接。

进一步地，所述上拉模块包括第十一薄膜晶体管以及第十二薄膜晶体管；所述第十一薄膜晶体管的栅极和源极连接并接入第一全局信号，其漏极与所述第九薄膜晶体管的漏极连接；所述第十二薄膜晶体管的栅极与所述第十一薄膜晶体管的栅极连接，其源极接入恒压低电位信号，其漏极与所述第二节点连接。

进一步地，所述第三下拉模块包括第十三薄膜晶体管，所述第十三薄膜晶体管的栅极接入所述第二全局信号，其源极接入恒压低电位信号，其漏极与所述第九薄膜晶体管的漏极连接。

本发明还提供一显示装置，包括上文所述的集成栅极驱动电路。

本发明的技术效果在于提供一种集成栅极驱动电路及显示装置，其中集成栅极驱动电路包括级联的多个集成栅极驱动电路单元。在第一节点和下拉模块之间设置了一个由第三全局信号控制的第五副薄膜晶体管作为第二稳压模块，实现了在触控阶段维持第一节点的电平并在显示阶段下拉所述第一节点的电平，从而在触控阶段维持第一节点的电容，在第一节点的保持高压电位的时间变长，提升了GOA的级传稳定性，进而提升GOA电路的稳定性。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有的一种集成栅极驱动电路的结构示意图；

图2为现有的集成栅极驱动电路在4CK模式下的最小重复单元，主要体现以两个基本单元为一个循环的结构；

图3为现有的集成栅极驱动电路在4CK时的时序示意图；

图4为本发明实施例中的集成栅极驱动电路的结构示意图；

图5为本发明实施例的集成栅极驱动电路的第n级行驱动单元在扫描时的波形示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

请参照图4所示，本发明的一实施例的集成栅极驱动电路100包括二个薄膜晶体管(TFT)NT1-NT16和两个电容C1、C2，电路之间的连接关系如图4所示。VGH和VGL是直流电源(direct current(DC)power supply)。集成栅极驱动电路中节点Q、P、Gn是电路中重要的节点，其中Gn点为栅极扫描点。CK N-2、CK N，CK N+2为一组交流讯号，U2D为正向扫描控制信号，D2U为反向扫描控制信号，GAS1为第一全局信号，GAS2为第二全局信号，Gate N为第N级栅极驱动信号。

具体地，如图4所示,所述集成栅极驱动电路100包括级联的多个集成栅极驱动电路单元。设n为自然数。负责输出第n级水平扫描信号的第n级行驱动单元包括扫描控制模块10、节点信号控制模块20、输出控制模块30、第一稳压模块40、上拉模块50、第二稳压模块60、第一下拉模块70、第二下拉模块80以及第三下拉模块90。

如图4所示,其中，所述扫描控制模块10，用于根据正向扫描控制信号或反向扫描控制信号控制集成栅极驱动电路100进行正向扫描或反向扫描；所述扫描控制模块10的输出信号的电平大于预设值；所述节点信号控制模块20，用于根据第n+1级时钟信号CK N+1和第n-1级时钟信号CK N-1控制所述集成栅极驱动电路100在非工作阶段输出低电位的栅极驱动信号Gate N；所述输出控制模块30，用于根据本级时钟信号CK控制本级栅极驱动信号Gate N的输出；所述第一稳压模块40，用于维持第一节点Q的电平；所述上拉模块50，用于在黑屏触控工作期间或者异常断电工作状态时根据第一全局信号GAS1控制本级行驱动单元输出高电平的栅极驱动信号Gate N；所述第二稳压模块60，用于在触控阶段维持第一节点Q的电平并在显示阶段下拉所述第一节点Q的电平；所述第一下拉模块70，用于下拉第二节点P的电平；所述第二下拉模块80，用于下拉本级栅极驱动信号Gate N的电平；所述第三下拉模块90，用于在触控及显示阶段根据第二全局信号GAS2控制本级行驱动单元下拉输出低电位的栅极驱动信号Gate N。

本实施例中，所述扫描控制模块10包括第一薄膜晶体管NT1以及第二薄膜晶体管NT2；所述第一薄膜晶体管NT1的源极接入所述正向扫描控制信号，其栅极连接第n-2级行驱动单元的栅极驱动信号Gate N-2；其漏极分别与所述第一稳压模块40、所述第一下拉模块70以及所述第一节点Q连接。所述第二薄膜晶体管NT2的源极接入所述反向扫描控制信号，其栅极接入第n+2级行驱动单元的栅极驱动信号Gate N+2，其漏极与所述第一下拉模块70以及所述第一节点Q连接。

本实施例中，所述节点信号控制模块20包括第三薄膜晶体管NT3、第四薄膜晶体管NT4以及第八薄膜晶体管NT8；所述第三薄膜晶体管NT3的栅极与所述第一薄膜晶体管NT15的源极连接，其源极接入第n+1级时钟信号CK N+1，其漏极与第四薄膜晶体管NT4的漏极以及第八薄膜晶体管NT8的栅极连接；所述第四薄膜晶体管NT4的栅极与所述第二薄膜晶体管NT16的源极连接，其源极接入第n-1级时钟信号CK N-1；所述第八薄膜晶体管NT8的源极接入恒压高电位信号VGH，其漏极与所述第二节点P连接。

本实施例中所述第一下拉模块80包括第六薄膜晶体管NT6，所述第六薄膜晶体管NT6的栅极与所述第二薄膜晶体管NT2的漏极以及所述第一节点Q连接，其源极接入所述恒压低电位信号VGL，其漏极与所述第二节点P连接。

本实施例中，所述第二稳压模块70包括两个晶体管；其中一个晶体管的栅极接入第三全局信号GAS3，其漏极与所述扫描控制模块10的输出端及所述第一稳压模块40的输入端连接，其源极与另一个晶体管的漏极连接；其中另一个晶体管的栅极与所述节点信号控制模块20的输出端及所述第二下拉模块80的输入端连接，其源极接入所述第二全局信号GAS2。具体的，在所述第二稳压模块中，其中一个晶体管为第五薄膜晶体管NT5-1，另一个晶体管为第五副薄膜晶体管NT5-2；所述第五副薄膜晶体管NT5-2的栅极接入第三全局信号GAS3，其漏极与所述第一节点Q连接；所述第五薄膜晶体管NT5-1的栅极与所述第二节点P连接，其漏极与所述与所述第五副薄膜晶体管NT5-2的源极连接，其源极接入所述第二全局信号GAS2。

本实施例中，所述第一稳压模块40包括第七薄膜晶体管NT7，所述第七薄膜晶体管NT7的栅极接入恒压高电位信号VGH，其源极与所述第一节点Q连接。

本实施例中，所述输出控制模块30包括第九薄膜晶体管NT9，所述第九薄膜晶体管NT9的栅极与所述第七薄膜晶体管NT7的漏极连接，其源极接入本级时钟信号CK，其漏极用于输出所述栅极驱动信号Gate N。

本实施例中，所述第二下拉模块90包括第十薄膜晶体管NT10，所述第十薄膜晶体管NT10的栅极与所述第二节点P连接，其源极接入恒压低电位信号VGL，其漏极与所述第九薄膜晶体管NT9的漏极连接。

本实施例中，所述上拉模块50包括第十一薄膜晶体管NT11以及第十二薄膜晶体管NT12；第十一薄膜晶体管NT11的栅极和源极连接并接入第一全局信号GAS1，其漏极与所述第九薄膜晶体管NT9的漏极以及GN点连接；第十二薄膜晶体管NT12的栅极与所述第十一薄膜晶体管NT11的栅极连接，其源极接入恒压低电位信号VGL，其漏极与所述第二节点P连接。

本实施例中，所述第三下拉模块90包括第十三薄膜晶体管NT13，所述第十三薄膜晶体管NT13的栅极接入所述第二全局信号GAS2，其源极接入恒压低电位信号VGL，其漏极与所述第九薄膜晶体管NT9的漏极以及GN点连接。

本实施例中，集成栅极驱动电路100还包括第一电容C1和第二电容C2。所述第一电容C1的一端与所述第一节点Q连接，所述第一电容C1的另一端接入恒压低电位信号VGL。所述第二电容C2的一端与第二节点P连接，另一端接入恒压低电位信号VGL。所述第一电容C1和所述第二电容C2均有分别维持所述第一节点Q、所述第二节点P电压的功能。

请参照图5所示，为集成栅极驱动电路100的第n级行驱动单元在扫描时的波形示意图。在触控阶段期间，对于极传级第一节点Q点，搭配第二全局信号GAS2和D2U信号信号由低压信号变更为高压信号，这样原第一节点Q点的两个漏电路径均消失，触控阶段期间第一节点Q点不存在漏电路径，进而保持第一节点Q点的稳定性；对于非级传级第一节点Q点，D2U信号相对应的NT2栅极为低压，NT5-2的栅极连接的第三全局信号GAS3为低压，所以非级传级第一节点Q点被异常拉高的风险较低。

本实施例所述集成栅极驱动电路100的驱动架构可以采用隔行扫描(Interlace)或者双驱的方式；相位(Phase)数可以使用如图5所示的4CK，也可以是6CK或8CK。

本发明还提供一显示装置，包括上文所述的集成栅极驱动电路100。

本发明的技术效果在于提供一种集成栅极驱动电路，其中集成栅极驱动电路包括级联的多个集成栅极驱动电路单元。在第一节点和下拉模块之间设置了一个由第三全局信号控制的第五副薄膜晶体管作为第二稳压模块，实现了在触控阶段维持第一节点的电平并在显示阶段下拉所述第一节点的电平，从而在触控阶段维持第一节点的电容，在第一节点的保持高压电位的时间变长，提升了GOA的级传稳定性，进而提升GOA电路的稳定性。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种集成栅极驱动电路，其特征在于，包括多个级联的行驱动单元，设n为自然数，负责输出第n级水平扫描信号的第n级行驱动单元包括：

扫描控制模块、节点信号控制模块、输出控制模块、第一稳压模块、上拉模块、第二稳压模块、第一下拉模块、第二下拉模块以及第三下拉模块；

所述第二稳压模块包括两个晶体管；其中一个晶体管的栅极接入第三全局信号，其漏极与所述扫描控制模块的输出端及所述第一稳压模块的输入端连接，其源极与另一个晶体管的漏极连接；其中另一个晶体管的栅极与所述节点信号控制模块的输出端及所述第二下拉模块的输入端连接，其源极接入所述第二全局信号。

2.如权利要求1所述的集成栅极驱动电路，其特征在于，

所述第一稳压模块，用于维持第一节点的电平；

所述第二稳压模块，用于在触控阶段维持第一节点的电平并在显示阶段下拉所述第一节点的电平；

所述第一下拉模块，用于下拉第二节点的电平；

在所述第二稳压模块中，其中一个晶体管为第五薄膜晶体管，另一个晶体管为第五副薄膜晶体管；所述第五副薄膜晶体管的栅极接入第三全局信号，其漏极与所述第一节点连接；所述第五薄膜晶体管的栅极与所述第二节点连接，其漏极与所述第五副薄膜晶体管的源极连接，其源极接入所述第二全局信号。

3.如权利要求1所述的集成栅极驱动电路，其特征在于，

所述扫描控制模块包括第一薄膜晶体管以及第二薄膜晶体管；

所述第一薄膜晶体管的源极接入所述正向扫描控制信号，其栅极连接第n-2级行驱动单元的栅极驱动信号；其漏极与所述第一稳压模块、所述第一下拉模块以及所述第一节点连接；

所述第二薄膜晶体管的源极接入所述反向扫描控制信号，其栅极接入第n+2级行驱动单元的栅极驱动信号，其漏极与所述第一下拉模块以及所述第一节点连接。

4.如权利要求3所述的集成栅极驱动电路，其特征在于，所述节点信号控制模块包括第三薄膜晶体管、第四薄膜晶体管以及第八薄膜晶体管；

所述第三薄膜晶体管的栅极与所述第一薄膜晶体管的源极连接，其源极接入第n+1级时钟信号，其漏极与第四薄膜晶体管的漏极以及第八薄膜晶体管的栅极连接；

所述第四薄膜晶体管的栅极与所述第二薄膜晶体管的源极连接，其源极接入第n-1级时钟信号；

所述第八薄膜晶体管的源极接入恒压高电位信号，其漏极与所述第二节点连接。

5.如权利要求1所述的集成栅极驱动电路，其特征在于，

所述第一下拉模块包括第六薄膜晶体管，所述第六薄膜晶体管的栅极与所述第一节点连接，其源极接入所述恒压低电位信号，其漏极与所述第二节点连接。

6.根据权利要求1所述的集成栅极驱动电路，其特征在于，

所述第一稳压模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极接入恒压高电位信号，其源极与所述第一节点连接。

7.根据权利要求6所述的集成栅极驱动电路，其特征在于，所述输出控制模块包括第九薄膜晶体管，所述第九薄膜晶体管的栅极与所述第七薄膜晶体管的漏极连接，其源极接入本级时钟信号，其漏极用于输出所述栅极驱动信号。

8.根据权利要求7所述的集成栅极驱动电路，其特征在于，

所述第二下拉模块包括第十薄膜晶体管，所述第十薄膜晶体管的栅极与所述第二节点连接，其源极接入恒压低电位信号，其漏极与所述第九薄膜晶体管的漏极连接；

所述上拉模块包括第十一薄膜晶体管以及第十二薄膜晶体管；

所述第十一薄膜晶体管的栅极和源极连接并接入第一全局信号，其漏极与所述第九薄膜晶体管的漏极连接；

所述第十二薄膜晶体管的栅极与所述第十一薄膜晶体管的栅极连接，其源极接入恒压低电位信号，其漏极与所述第二节点连接。

9.根据权利要求1所述的集成栅极驱动电路，其特征在于，

所述第三下拉模块包括第十三薄膜晶体管，所述第十三薄膜晶体管的栅极接入所述第二全局信号，其源极接入恒压低电位信号，其漏极与所述第九薄膜晶体管的漏极连接。

10.一种显示装置，其特征在于，包括权利要求1所述的集成栅极驱动电路。

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