CN107210067B - 移位寄存器电路以及具备其的显示装置 - Google Patents

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Abstract

尽量以少的元件数量，实现不发生动作不良且能够达到显示装置的高精细化的移位寄存器电路。单位电路设有作为输出控制用晶体管起作用薄膜晶体管(M5)、用于基于从前段的输出端子(48)输出的导通电平的信号预充电内部节点(VC)的薄膜晶体管(M1)、串联设于前段的输出端子(48)和本段的内部节点(VC)之间的两个薄膜晶体管(M2、M3)、设于内部节点和输出端子(48)之间的薄膜晶体管(M4)、用于下拉输出端子(48)的薄膜晶体管(M6)。薄膜晶体管(M2、M3)在下拉前段的输出端子(48)期间的一部分期间中，仅在时钟周期的四分之一期间处于导通状态。

Description

移位寄存器电路以及具备其的显示装置
技术领域
本发明是关于移位寄存器电路以及具备其的显示装置，详细而言，用于驱动配置于显示装置的显示部的扫描信号线的移位寄存器电路。
背景技术
近年来，液晶显示装置等显示装置中，正在发展用于驱动栅极总线(扫描信号线)的栅极驱动器(扫描信号线驱动电路)的单片化。现有技术中，大多数是栅极驱动器作为IC(Integrated Circuit)芯片搭载于构成显示面板的基板的周边部上，近年来，基板上直接形成栅极驱动器的情况逐渐增多。这样的栅极驱动器称为“单片栅极驱动器”。具备单片栅极驱动器的显示装置中，现有技术中典型地为，将利用非晶硅(a-Si)的薄膜晶体管作为驱动元件采用。但是，近年来，利用多晶硅、微晶硅、氧化物半导体(例如，铟镓锌氧化物)等的薄膜晶体管作为驱动元件采用。尤其是，通过利用氧化物半导体的薄膜晶体管作为驱动元件采用，发展低耗电化以及高精细化。
但是，有源矩阵型的显示装置的显示部形成有像素电路，所述像素电路含有多条的源极总线(视频信号线)、多条的栅极总线、分别对应这些多条源极总线和多条栅极总线的交叉点设置的多个像素形成部。上述多个像素形成部以阵列状配置而构成像素阵列。例如，液晶显示装置中，各像素形成部包含薄膜晶体管和用于保持像素电压值的像素电容，所述薄膜晶体管作为开关元件，栅极端子连接于通过对应的交叉点的栅极总线，并且源极端子连接于通过该交叉点的源极总线。另外，液晶显示装置中设有上述的栅极驱动器、和用于驱动源极总线的源极驱动器(视频信号线驱动电路)。
表示像素电压值的视频信号通过源极总线传送，但是各源极总线不能将表示多个行量的像素电压值的视频信号一并(同时)传送。因此，对以矩阵状配置的上述像素形成部内的像素电容，视频信号的写入(充电)是每一行每一行地依次进行。并且，栅极驱动器通过移位寄存器电路构成，所述移位寄存器电路由多个段构成，使多条栅极总线以规定期间依次被选择。并且，通过从移位寄存器电路的各段(以下，构成移位寄存器电路的各段的电路称为“单位电路”)依次输出有效的扫描信号，对像素电容的视频输入是每一行每一行地依次进行。
图21是表示现有的单位电路的最简单的构成的电路图。该单位电路包括四个薄膜晶体管M81～M84和一个自举电容Cb。另外，该单位电路除了低电平的直流电源电位VSS用的输入端子之外，具有三个输入端子81～83和一个输出端子88。此时，接收输入信号S的输入端子上附上符号81，接收时钟信号CKA的输入端子上附上符号82，接收复位信号R的输入端子上附上符号83，输出输出信号Q的输出端子上附上符号88。薄膜晶体管M81的源极端子、薄膜晶体管M82的漏极端子、薄膜晶体管M83的栅极端子以及自举电容Cb的一端相互连接。此外，这些相互连接的区域(配线)称为“内部节点”。该内部节点上附上符号VC。
如上所述的构成中，在内部节点VC为预充电的状态时，若时钟信号CKA从低电平(截止电平)变化为高电平(导通电平)时，则通过自举电容Cb的自举效果，内部节点VC的电位大抬升，对薄膜晶体管M83的栅极端子施加大的电压。因此，高电平的时钟信号CKA以原来的水平通过薄膜晶体管M83而施加于输出端子88。并且，与该单位电路的输出端子88连接的栅极总线处于选择状态。
但是，由于时钟信号CKA重复时钟动作，与该单位电路的输出端子88连接的栅极总线应该维持非选择状态的期间(以下称为“非选择期间”)中，会有因薄膜晶体管M83的寄生电容的存在所导致的时钟信号CKA的噪声(时钟噪声)混入于内部节点VC的情况。因此，内部节点VC的电位抬升时，薄膜晶体管M83流动漏电流而输出端子88的电位抬升。其结果，发生动作不良。
并且，一般为了防止动作不良的发生，单位电路内设有用于在适当的时间将内部节点VC的电位和输出端子88的电位引入到低电平的电路素子。但是，近年来，高精细化和窄边框化的需求日益增加。例如，期望具有超过400ppi的分辨率的高精细面板和具有1mm以下的边框的窄边框面板的实现。并且，通过较少的数量的电路元件，提供作为对时钟噪声实施了措施的(移位寄存器电路的)单位电路构成如图22所示的构成。
图22所示的单位电路其特征在于具有基于时钟信号CKA控制内部节点VC-输出端子98之间的电性连接状态的薄膜晶体管M94、和基于与时钟信号CKA相反的相位的时钟信号CKB控制内部节点VC-输入端子91之间的电性连接状态的薄膜晶体管M93。这样，时钟信号CKA在高电平的期间中，薄膜晶体管M94处于导通状态，内部节点VC-输出端子98之间处于电性连接的状态。另外，时钟信号CKA在低电平的期间中，薄膜晶体管M93处于导通状态，内部节点VC-输入端子91之间处于电性连接的状态。并且，抑制因时钟噪声的内部节点VC的电位的抬升。现有技术文献
专利文献
专利文献1：日本特开2005-050502号公报
发明内容
本发明所要解决的技术问题
但是，根据如图22所示的构成，薄膜晶体管M95具有耗尽特性时，会有发生动作不良的情况。对此，参照图23以下说明。此时，着眼于n段的内部节点VC。此外，(n-1)段中作为时钟信号CKA施加的信号和n段中作为时钟信号CKB施加的信号为相同信号，(n-1)段中作为时钟信号CKB施加的信号和n段中作为时钟信号CKA施加的信号为相同信号。
薄膜晶体管M95具有耗尽特性时，(n-1)段中，时钟信号CKA变为高电平，薄膜晶体管M95流动漏电流。因此，(n-1)段的输出端子98的电位会抬升。此时，n段中，由于时钟信号CKB变为高电平，而薄膜晶体管M93处于导通状态。因此，上述漏电流流入n段的内部节点VC(参照图23中以符号901表示的箭头)。另外，由于各单位电路内的薄膜晶体管M96的栅极端子被施加复位信号(从下一个段的输出端子98输出的输出信号)R，薄膜晶体管M96处于导通状态的是一垂直扫描期间中仅有一次。因此，无法期待n段的内部节点VC经由(n-1)段的薄膜晶体管M96被下拉(参照图23中以符号902表示的箭头)。如上所述，由于所述漏电流从(n-1)段流动到n段，n段的内部节点VC的电位抬升。由于重复同样的动作，后段被施加大的噪声。如上所述，根据图22所示的构成，有可能发生动作不良。
并且，本发明目的在于，尽量以少的元件数量，实现不发生动作不良且能够达到显示装置的高精细化的移位寄存器电路。
用于解决技术问题的技术方案
本发明的第一方面是一种移位寄存器电路，所述移位寄存器电路由用于驱动配置于显示装置的显示部的多个扫描信号线的多个段构成，其特征在于，构成各段的单位电路包含：内部节点；输出节点，其连接于对应的扫描信号线；输出控制用晶体管，其控制端子连接于所述内部节点，输出控制用时钟信号施加于第一导通端子，第二导通端子连接于所述输出节点；
内部节点预充电部，其基于从与本段相比前面的段的输出节点输出的导通电平的信号，预充电所述内部节点；内部节点下拉部，其用于下拉所述内部节点；输出节点下拉部，其用于下拉所述输出节点，所述内部节点下拉部在前段的输出节点被下拉的期间的至少一部分期间，通过本段的内部节点和前段的输出节点的电性连接，下拉本段的内部节点，经过对前段的输出控制用晶体管的第一导通端子所施加的输出控制用时钟信号变为导通电平的期间，本段的内部节点和前段的输出节点处于非电连接状态。
本发明的第二方面的特征在于，在本发明的第一方面中，所述内部节点下拉部基于四相的时钟信号所包含的相位不同的多个时钟信号，在大约时钟周期的四分之一期间中下拉所述内部节点。
本发明的第三方面的特征在于，在本发明的第二方面中，所述内部节点下拉部由串联连接于本段的内部节点和前段的输出节点之间的两个晶体管构成。
本发明的第四方面的特征在于，在本发明的第三方面中，所述内部节点下拉部作为两个晶体管包含：第一内部节点下拉用晶体管，其将与施加于前段的输出控制用晶体管的第一导通端子的输出控制用时钟信号相反的相位的时钟信号施加于控制端子；第二内部节点下拉用晶体管，其将与施加于前段的输出控制用晶体管的第一导通端子的输出控制用时钟信号相比相位延迟90度的时钟信号施加于控制端子。
本发明的第五方面的特征在于，在本发明的第四方面中，所述输出节点下拉部基于与所述输出控制用时钟信号相反的相位的时钟信号，大约时钟周期的二分之一期间中下拉所述输出节点。
本发明的第六方面的特征在于，在本发明的第五方面中，所述输出节点下拉部由输出节点下拉用晶体管构成，所述输出节点下拉用晶体管将与所述输出控制用时钟信号相反的相位的时钟信号施加于控制端子，第一导通端子连接于所述输出节点，所述输出控制用时钟信号施加于第二导通端子。
本发明的第七方面的特征在于，在本发明的第一方面中，构成各段的单位电路还包括第三内部节点下拉用晶体管，所述第三内部节点下拉用晶体管将第一导通端子连接于所述内部节点，第二导通端子连接于所述输出节点。
本发明的第八方面的特征在于，在本发明的第七方面中，所述第三内部节点下拉用晶体管的控制端子被施加所述输出控制用时钟信号。
本发明的第九方面的特征在于，在本发明的第一方面中，所述内部节点预充电部基于表示2段前的段的内部节点的水平的信号、和从前段的输出节点输出的信号，预充电所述内部节点。
本发明的第十方面的特征在于，在本发明的第一方面中，所述内部节点预充电部包含内部节点预充电用晶体管，所述内部节点预充电用晶体管的控制端子以及第一导通端子连接于前段的输出节点，第二导通端子连接于本段的内部节点。
本发明的第十一方面的特征在于，在本发明的第一方面中，构成各段的单位电路还包括初始化部，所述初始化部下拉所述内部节点以及所述输出节点两者。
本发明的第十二方面的特征在于，在本发明的第十一方面中，所述初始化部由第一初始化用晶体管和第二初始化用晶体管构成，所述第一初始化用晶体管将初始化信号施加于控制端子，第一导通端子连接于所述内部节点，第二导通端子连接于所述输出节点，所述第二初始化用晶体管将初始化信号施加于控制端子，第一导通端子连接于所述输出节点，输出控制用时钟信号施加于第二导通端子。
本发明的第十三方面的特征在于，在本发明的第一方面中，所述输出控制用晶体管是由氧化物半导体形成沟道层的薄膜晶体管。
本发明的第十四方面是一种显示装置，所述显示装置包括本发明的第一方面的移位寄存器电路。
本发明的第十五方面是一种移位寄存器电路，所述移位寄存器电路由用于驱动配置于显示装置的显示部的多个扫描信号线的多个段构成，其特征在于，构成各段的单位电路包含：内部节点；输出节点，其连接于对应的扫描信号线；输出控制用晶体管，其控制端子连接于所述内部节点，输出控制用时钟信号施加于第一导通端子，第二导通端子连接于所述输出节点；内部节点预充电部，其基于从与本段相比前面的段的输出节点输出的导通电平的信号，预充电所述内部节点；内部节点下拉部，其用于下拉所述内部节点；输出节点下拉部，其用于下拉所述输出节点，所述内部节点下拉部包含时钟端子，所述时钟端子接收对前段的输出控制用晶体管的第一导通端子作为输出控制用时钟信号施加的时钟信号，对前段的输出控制用晶体管的第一导通端子施加的输出控制用时钟信号变为截止电平的期间的至少一部分期间，通过所述内部节点和所述时钟端子的电性连接，下拉所述内部节点，经过对前段的输出控制用晶体管的第一导通端子所施加的输出控制用时钟信号变为导通电平的期间，所述内部节点和所述时钟端子处于非电连接状态。
本发明的第十六方面是一种显示装置，所述显示装置包括本发明的第十五方面的移位寄存器电路。
有益效果
根据本发明的第一方面，某段中在输出控制用时钟信号变为导通电平的期间，该段的输出节点和下一个段的内部节点变为电分离。因此，即便输出控制用晶体管具有耗尽特性，输出控制用晶体管所发生的漏电流不会影响下一段的单位电路的动作。另外，某段的内部节点和前段的输出节点电性连接时，前段的输出节点被下拉。因此，无论前段的时钟噪声和前段的输出节点所发生的噪声，明确地进行本段的内部节点的下拉。如上所述，以较简单的构成，实现可以抑制因时钟噪声等的噪声所导致的动作不良的发生的移位寄存器电路。
根据本发明的第二方面，获得与本发明的第一方面相同的效果。
根据本发明的第三方面，以少的元件数量，实现不发生动作不良且能够达到显示装置的高精细化的移位寄存器电路。
根据本发明的第四方面，获得与本发明的第三方面相同的效果。
根据本发明的第五方面，各单位电路中每一个二分之一的时钟周期下拉输出节点，由此抑制因噪声所导致的动作不良的发生。
根据本发明的第六方面，减少设于单位电路的端子数量，并且抑制因噪声所导致的动作不良的发生。
根据本发明的第七方面，非选择期间中，随时变更内部节点VC-输出端子之间为电性连接的状态，由此，在非选择期间中，以使得输出控制用晶体管维持断开状态。因此，抑制输出控制用晶体管的特性劣化。
根据本发明的第八方面，在内部节点的电位即将抬升的时间，内部节点-输出节点之间处于电性连接的状态，有效地抑制输出控制用晶体管的特性劣化。
根据本发明的第九方面，单位电路内的内部节点不经由二极管连接的晶体管进行充电。因此，进行自举动作之前的充电电压极高。因此，确保充分大的电压余量，可以提高显示装置的可靠性。
根据本发明的第十方面，进行自举动作时，防止从内部节点的漏电流。
根据本发明的第十一方面，例如紧挨着移位寄存器电路的动作开始之前或者紧接着动作终了之后，可以初始化所有的单位电路(除去内部节点和输出节点的电荷)。因此，抑制单位电路内的晶体管的特性劣化，关于移位寄存器电路实现稳定的电路动作。
根据本发明的第十二方面，可以以少的电路元件抑制单位电路内的薄膜晶体管的特性劣化。
根据本发明的第十三方面，可以实现低耗电化以及高精细化。
根据本发明的第十四方面，可以实现包括获得本发明的第一方面的效果的移位寄存器电路的显示装置。
根据本发明的第十五方面，适当控制接收时钟信号的时钟端子和内部节点之间的电性连接的状态，所述时钟信号作为输出控制用时钟信号施加于前段的输出控制用晶体管的第一导通端子，由此，即便发生噪声，明确地进行内部节点的下拉。另外，各单位电路的输出节点的负荷变小。因此，可以加大动作电压余量，提高液晶显示装置的可靠性。
根据本发明的第十六方面，可以实现包括获得本发明的第十五发明的效果的移位寄存器电路的显示装置。
附图的简单说明
图1是表示第一实施方式涉及的液晶显示装置中，栅极驱动器内的移位寄存器电路所包含单位电路的构成(移位寄存器电路的一段部的构成)的电路图。
图2是表示所述第一实施方式中，液晶显示装置的整体构成的框图。
图3是用于说明所述第一实施方式中，栅极驱动器的构成的框图。
图4是表示所述第一实施方式中，形成栅极驱动器的移位寄存器电路构成的框图。
图5是用于说明所述第一实施方式中，栅极驱动器的动作的信号波形图。
图6是用于说明所述第一实施方式中，单位电路的动作的信号波形图。
图7是用于说明所述第一实施方式中，在非选择期间时钟信号CKA变为高电平时的单位电路的动作的图。
图8是表示本发明的第二实施方式中，形成栅极驱动器的移位寄存器电路构成的框图。
图9是表示所述第二实施方式中，单位电路的构成(移位寄存器电路的一段部的构成)的电路图。
图10是用于说明所述第二实施方式中，单位电路的动作的信号波形图。
图11是表示本发明的第三实施方式的单位电路的构成(移位寄存器电路的一段部的构成)的电路图。
图12是表示所述第三实施方式的变形例的单位电路的构成(移位寄存器电路的一段部的构成)的电路图。
图13是表示本发明的第四实施方式中，形成栅极驱动器的移位寄存器电路构成的框图。
图14是表示本发明的第四实施方式的单位电路的构成(移位寄存器电路的一段部的构成)的电路图。
图15是用于说明所述第四实施方式中，单位电路的初始化的图。
图16是表示本发明的第四实施方式的变形例的单位电路的构成(移位寄存器电路的一段部的构成)的电路图。
图17是表示本发明的第五实施方式的形成栅极驱动器的移位寄存器电路构成的框图。
图18是表示所述第五实施方式中，单位电路的构成(移位寄存器电路的一段部的构成)的电路图。
图19是用于说明所述第五实施方式中，单位电路的动作的信号波形图。
图20是表示本发明的第五实施方式的变形例的单位电路的构成(移位寄存器电路的一段部的构成)的电路图。
图21是表示现有的单位电路的最简单的构成的电路图。
图22是表示与日本的特开2005-050502号公报所公开的单位电路相等的单位电路的构成的电路图。
图23是用于说明现有技术中发生不良的图。
具体实施方式
下面，参照附图说明本发明的实施方式。此外，以下说明中，薄膜晶体管的栅极端子(栅极电极)相当于控制端子，漏极端子(漏极电极)相当于第一导通端子，源极端子(源极电极)相当于第二导通端子。另外，移位寄存器内设置的薄膜晶体管全部作为n沟道型进行说明。另外，一般漏极和源极中电位高的称为漏极，但是，本说明书中定义为一个是漏极，另一个是源极，也可以是源极电位高于漏极电位。
(1.第一实施方式)
(1.1整体构成以及动作)
图2是表示本发明的第一实施方式涉及的有源矩阵型的液晶显示装置的整体构成的框图。如图2所示，所述液晶显示装置包括电源100、DC/DC转换器110、显示控制电路200、源极驱动器(视频信号线驱动电路)300、栅极驱动器(扫描信号)400、公共电极驱动电路500、和显示部600。此外，栅极驱动器400利用非晶硅、多晶硅、微晶硅、氧化物半导体(例如，铟镓锌氧化物)等，形成于含有显示部600的显示面板上。即，本实施方式中，栅极驱动器400和显示部600形成于相同基板(构成液晶面板的两片基板中作为其中一个基板的阵列基板)上。
显示部600设有多条(j条)源极总线(视频信号线)SL1～SLj、和多条(i条)栅极总线(扫描信号线)GL1～GLi。对应于源极总线SL1～SLj和栅极总线GL1～GLi的各交叉点，设有形成像素的像素形成部6。即，显示部600含有多个(i×j个)的像素形成部6。上述的多个像素形成部6配置成矩阵状，构成i行×j列的像素矩阵。各像素形成部6包含：TFT60，其作为开关元件，栅极端子连接于通过对应的交叉点的栅极总线GL，并且源极端子连接于通过所述交叉点的源极总线SL；像素电极61，其连接于所述TFT60的漏极端子；公共电极64和辅助电容电极65，其共同设于所述多个像素形成部6；液晶电容62，其通过像素电极61和公共电极64形成；辅助电容63，其通过像素电极61和辅助电容电极65形成。液晶电容62和辅助电容63通过像素电容66构成。此外，图2中的显示部600内仅表示了对应一个像素形成部6的构成。
电源100将规定的电源电压供给于DC/DC转换器110、显示控制电路200、和公共电极驱动电路500。DC/DC转换器110将用于动作源极驱动器300以及栅极驱动器400的规定的直流电源从电源电压中生成，将这些供给于源极驱动器300以及栅极驱动器400。公共电极驱动电路500对公共电极64施加规定的电位Vcom。
显示控制电路200接受从外部发送的图像信号DAT以及水平同步信号或者垂直同步信号等定时(timing)信号群TG，输出用于控制数字视频信号DV和源极驱动器300的动作的源极控制信号SCTL、和用于控制栅极驱动器400的动作的栅极控制信号GCTL。典型地为，源极控制信号SCTL包含源极开始脉冲信号、源极时钟信号、锁存选通信号等。另外，典型地为，栅极控制信号GCTL包含栅极开始脉冲信号、栅极时钟信号等。
源极驱动器300接受从显示控制电路200输出的数字视频信号DV以及源极控制信号SCTL，各源极总线SL施加驱动用视频信号。此时，源极驱动器300中，在发生源极时钟信号的脉冲的时间(timing)，依次保持表示应该施加于各源极总线SL的电压的数字视频信号DV。并且，在锁存选通信号的脉冲的时间，上述保持的数字视频信号DV变换成模拟电压。该变换的模拟电压作为驱动用视频信号同时施加于所有源极总线SL。
栅极驱动器400基于从显示控制电路200输出的栅极控制信号GCTL，对有效的扫描信号的各栅极总线GL的施加，以将一垂直扫描期间作为周期进行重复。此外，后面详细说明所述栅极驱动器400。
如上所述，通过对源极总线SL1～SLj施加驱动用视频信号，对栅极总线GL1～GLi施加扫描信号，基于从外部发送的画像信号DAT的图像显示于显示部600。此外，以下，施加于各栅极总线的扫描信号上附上相同符号。例如，施加于一行的栅极总线GL1的扫描信号上附上符号GL1。
但是，本实施方式中，显示部600内的TFT60全部为n沟道型。另外，本实施方式中，TFT60采用氧化物TFT(将氧化物半导体使用于沟道层的薄膜晶体管)。但是，本发明不排除氧化物TFT以外的TFT的使用。
以下，说明含有氧化物TFT的氧化物半导体层。氧化物半导体层例如是In-Ga-Zn-O系的半导体层。氧化物半导体层例如包含In-Ga-Zn-O系的半导体。In-Ga-Zn-O系的半导体层为，In(铟)、Ga(镓)、Zn(锌)的三元系氧化物。In、Ga以及Zn的比例(组成比)没有特别限定。例如也可以是In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。
具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与非晶硅TFT相比超出20倍的迁移率)和低漏电流(与非晶硅TFT相比小于百分之一的迁移率)，所以可适当用作显示部600内的TFT60。如果使用具有In-Ga-Zn-O系半导体层的TFT，能大幅削减显示装置的消耗电力。
In-Ga-Zn-O系半导体也可以是非晶，也可以包含结晶质部分，具有结晶性。作为结晶质In-Ga-Zn-O系半导体，优选c轴与层面大致垂直地取向的结晶质In-Ga-Zn-O系半导体。这样的In-Ga-Zn-O系半导体的晶体结构在例如特开2012-134475号公报中被公开。
氧化物半导体层也可以包含取代In-Ga-Zn-O系半导体的其它的氧化物半导体。也可以包含例如Zn-O系半导体(ZnO)、In-Zn-O系半导体(IZO(注册商标))、Zn-Ti-O系半导体(ZTO)、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O系半导体等。
(1.2栅极驱动器的构成以及动作)
接着，参照图3～图5，说明本实施方式的栅极驱动器400的构成以及动作的概要。如图3所示，栅极驱动器400由移位寄存器电路410构成，移位寄存器电路410由多个段构成。显示部600形成有i行×j列的像素矩阵，与这些像素矩阵的各行与移位寄存器电路410的各段(各单位电路)一对一对应设置。即，移位寄存器电路410由i个单位电路SR(1)～SR(i)构成。单位电路SR连接于对应的栅极总线GL。
图4是表示本实施方式的形成栅极驱动器400的移位寄存器电路410构成的框图。如上所述，所述栅极驱动器400由i个单位电路SR(1)～SR(i)构成。此外，图4中，表示了从1段到4段的单位电路SR(1)～SR(4)。各单位电路SR设有用于接收时钟信号CKA的输入端子、用于接收时钟信号CKB的输入端子、用于接收时钟信号CKC的输入端子、用于接收输入信号S的输入端子、用于输出输出信号Q的输出端子。此外，各单位电路SR如后面说明，也可以设有低电平的直流电源电位VSS用的输入端子，但是在图4中省略了所述输入端子(图8也相同)。
移位寄存器电路410作为栅极时钟信号施加四相的时钟信号CK1～CK4。如图5所示，时钟信号CK1和时钟信号CK2相互相位偏移了180度，时钟信号CK3和时钟信号CK4相互相位偏移了180度。时钟信号CK1的相位与时钟信号CK3的相位相比前进了90度。另外，所有的时钟信号CK1～CK4的占空比几乎为50％。
接着，说明移位寄存器电路410的各段(各单位电路)的输入信号。各单位电路SR输入有如以下的时钟信号(参照图4)。1段的单位电路SR(1)中，时钟信号CK1作为时钟信号CKA施加，时钟信号CK2作为时钟信号CKB施加，时钟信号CK3作为时钟信号CKC施加。2段的单位电路SR(2)中，时钟信号CK3作为时钟信号CKA施加，时钟信号CK4作为时钟信号CKB施加，时钟信号CK2作为时钟信号CKC施加。3段的单位电路SR(3)中，时钟信号CK2作为时钟信号CKA施加，时钟信号CK1作为时钟信号CKB施加，时钟信号CK4作为时钟信号CKC施加。4段的单位电路SR(4)中，时钟信号CK4作为时钟信号CKA施加，时钟信号CK3作为时钟信号CKB施加，时钟信号CK1作为时钟信号CKC施加。如上所述的构成，通过移位寄存器电路410的所有段，重复四段。从各单位电路SR输出输出信号Q。另外，1段之外的所以段的单位电路SR(2)～SR(i)中，从前段输出的输出信号Q作为输入信号S施加。1段的单位电路SR(1)中，栅极开始脉冲信号SP作为输入信号S施加。
这样的构成中，对移位寄存器电路410的1段的单位电路SR(1)作为输入信号S施加的栅极开始脉冲信号SP的脉冲抬升时，基于所述时钟信号CK1～CK4，栅极开始脉冲信号SP所包含的脉冲(所述脉冲包含于从各段的单位电路SR输出的输出信号Q)以从1段的单位电路SR(1)到i段的单位电路SR(i)顺序传送。并且，基于所述脉冲的传送，从1～i段的单位电路SR(1)～SR(i)输出的输出型号Q依次变为高电平。并且，这些从1～i段的单位电路SR(1)～SR(i)输出的输出型号Q，作为扫描信号GL1～GLi施加于栅极总线GL1～GLi。因此，如图5所示，依次变为高电平(有效)的扫描信号GL施加于显示部600内的栅极总线GL。
(1.3单位电路的构成)
图1是表示本实施方式的电位电路SR的构成(移位寄存器电路410的一段部的构成)的电路图。如图1所示，所述电位电路SR包括六个薄膜晶体管M1～M6、和一个自举电容Cb。另外，所述电位电路SR除了低电平的直流电源电位VSS用的输入端子之外，具有四个输入端子41、43、44以及45、和一个输出端子(输出节点)48。此时，接收输入信号S的输入端子上附上符号41，接收时钟信号CKA的输入端子上附上符号43，接收时钟信号CKB的输入端子上附上符号44，接收时钟信号CKC的输入端子上附上符号45，输出输出信号Q的输出端子上附上符号48。此外，薄膜晶体管M3的栅极端子以及薄膜晶体管M6的栅极端子同时被施加时钟信号CKB，图1中，为了方便分别图示时钟信号CKB用的输入端子44。同样，薄膜晶体管M4的栅极端子以及薄膜晶体管M5的漏极端子同时施加时钟信号CKA，但是图1中，为了方便分别图示时钟信号CKA用的输入端子43。
接着，说明所述电位电路SR内的构成要素之间的连接关系。薄膜晶体管M1的源极端子、薄膜晶体管M3的漏极端子、薄膜晶体管M4的漏极端子、薄膜晶体管M5的栅极端子以及自举电容Cb的一端经由内部节点VC相互连接。
薄膜晶体管M1中，栅极端子以及漏极端子连接于输入端子41(即，连接于二极管)，源极端子连接于内部节点VC。薄膜晶体管M2中，栅极端子连接于输入端子45，漏极端子连接于薄膜晶体管M3的源极端子，源极端子连接于输入端子41。薄膜晶体管M3中，栅极端子连接于输入端子44，漏极端子连接于内部节点VC，源极端子连接于薄膜晶体管M2的漏极端子。薄膜晶体管M4中，栅极端子连接于输入端子43，漏极端子连接于内部节点VC，源极端子连接于输出端子48。薄膜晶体管M5中，栅极端子连接于内部节点VC，漏极端子连接于输入端子43，源极端子连接于输出端子48。薄膜晶体管M6中，栅极端子连接于输入端子44，漏极端子连接于输出端子48，源极端子连接于低电平的直流电源电位VSS用的输入端子。自举电容Cb中，一端连接于薄膜晶体管M5的栅极端子，另一端连接于薄膜晶体管M5的源极端子。
此外，本实施方式中，利用薄膜晶体管M1实现内部节点预充电部，通过薄膜晶体管M2以及薄膜晶体管M3实现内部节点下拉部，通过薄膜晶体管M6实现输出节点下拉部。另外，通过薄膜晶体管M1实现内部节点预充电用晶体管，通过薄膜晶体管M3实现第一的内部节点下拉用晶体管，通过薄膜晶体管M2实现第二的内部节点下拉用晶体管，通过薄膜晶体管M4实现第3的内部节点下拉用晶体管，通过薄膜晶体管M5实现输出控制用晶体管，通过薄膜晶体管M6实现输出节点下拉用晶体管。
(1.4单位电路的动作)
接着，参照图1以及图6，说明本实施方式的单位电路SR的动作。此时，着眼n段的单位电路。此外，图6中，从时点t2到时点t4为止的期间为，通过n行的像素形成部6基于驱动用视频信号应该进行充电的期间(选择期间)。
时点t1以前的期间中，输入信号S的电位、内部节点VC的电位以及输出信号Q的电位维持低电平。到了时点t1时，从(n-1)段的单位电路SR(n-1)输出的输出信号Q，从低电平变化为高电平。即，n段的单位电路SR(n)中，输入信号S从低电平变化为高电平。因此，薄膜晶体管M1处于导通状态，t1～t2的期间中，对自举电容Cb进行充电，抬升内部节点VC的电位。此外，此时的充电电压成为与输入信号S的电压相比，只下降了薄膜晶体管M1的阀值电压的电压。
到了时点t2时，时钟信号CKA从低电平变化为高电平。因此，随着输入端子43的电位的抬升，抬升薄膜晶体管M5的漏极电位。此时，薄膜晶体管M5处于导通状态，由此输出信号Q的电位(输出端子48的电位)也抬升。输出端子48的电位抬升时，经由自举电容Cb，内部节点VC的电位也抬升。其结果，对薄膜晶体管M5的栅极端子施加大的电压，高电平的时钟信号CKA以原来的水平通过薄膜晶体管M5给予输出端子48。因此，输出信号Q变为高电平。并且，输出信号Q处于高电平的状态维持到时点t4。此外，本实施方式中，以薄膜晶体管M1连接于二极管的方式而构成，由此，进行自举动作时，防止从经由薄膜晶体管M1的内部节点VC的电流的漏电。
到了时点t3时，输入信号S从高电平变化为低电平。另外，时点t3中，时钟信号CKC从低电平变化为高电平。因此，薄膜晶体管M2处于导通状态。该时点t3中，时钟信号CKB为低电平，由此，薄膜晶体管M3处于断开状态。因此，薄膜晶体管M2处于导通状态的情况不会影响内部节点VC的状态。
到了时点t4时，时钟信号CKA从高电平变化为低电平。此时，薄膜晶体管M5处于导通状态，由此，输入端子43的电位下降，并且输出信号Q的电位(输出端子48的电位)下降。通过输出端子48的电位的低下，经由自举电容Cb，内部节点VC的电位也下降。另外，时点t4中，时钟信号CKB从低电平变化为高电平。因此，薄膜晶体管M6、M3处于导通状态。通过薄膜晶体管M6的导通状态，输出信号Q的电位被引入到低电平。另外，t4～t5期间中，薄膜晶体管M3以及薄膜晶体管M2的两者处于导通状态。因此，内部节点VC的电位被引入到t4～t5期间的输入信号S的水平，即低电平。
此时，参照图7，说明非选择时间(t2～t4的期间以外的期间)中，时钟信号CKA变为高电平时的单位电路SR动作。此外，n段中，假设时钟信号CK1作为时钟信号CKA施加，时钟信号CK2作为时钟信号CKB施加，时钟信号CK3作为时钟信号CKC施加，(n-1)段中，时钟信号CK4作为时钟信号CKA施加，时钟信号CK3作为时钟信号CKB施加，时钟信号CK1作为时钟信号CKC施加。
薄膜晶体管M5具有耗尽特性的情况下，若时钟信号CK4变为高电平时，则对(n-1)段的单位电路SR(n-1)的薄膜晶体管M5流动漏电流。因此，抬升(n-1)段的单位电路SR(n-1)的输出端子48的电位。此时，如从图5所理解，时钟信号CK4变为高电平的期间，时钟信号CK3变为低电平，由此，n段的单位电路SR(n)的薄膜晶体管M2处于断开状态。因此，(n-1)段的单位电路SR(n-1)的薄膜晶体管M5的漏电流不会影响n段的单位电路SR(n)的动作(参照图7中以符号71表示的箭头)。
换句话说，着眼某一个段时，在经过对前段的薄膜晶体管M5(输出控制用晶体管)的漏极端子(第一导通端子)所施加的输出控制用时钟信号变为导通电平的期间，本段的内部节点VC和前段的输出端子48处于非电连接状态。因此，前段的薄膜晶体管M5所发生的漏电流不会影响本段的单位电路SR的动作。
另外，因栅极总线GL和源极总线SL的耦合电容等的存在，导致(n-1)行的栅极总线GLn-1发生噪声时，从(n-1)段的单位电路SR(n-1)的输出端子48混入噪声。但是，n段的单位电路SR(n)的薄膜晶体管M2处于导通状态时，(n-1)段的单位电路SR(n-1)的薄膜晶体管M6也处于导通状态，因此，经由(n-1)段的单位电路SR(n-1)的薄膜晶体管M6实现向低电平引入(参照图7中以符号72表示的箭头)，n段的单位电路SR(n)的内部节点VC不会受到该噪声的影响。
换句话说，着眼某一个段时，在前段的输出端子48被下拉的期间的至少一部分期间，通过本段的内部节点VC和前段的输出端子48的电性连接，下拉本段的内部节点。因此，无论前段发生噪声，明确地进行本段的内部节点VC的下拉。
进一步，n段的单位电路SR(n)中，时钟信号CKA变为高电平时，薄膜晶体管M4处于导通状态。并且，非选择期间中，随时变为内部节点VC-输出端子48之间电性连接的状态，由此，防止因薄膜晶体管M5的栅极端子(内部节点VC)和漏极端子(第一导通端子)之间的耦合电容导致的内部节点VC的电位抬升。即，非选择期间中，薄膜晶体管M5可以维持断开状态。因此，可以防止移位寄存器的误动作，并且防止薄膜晶体管M5的特性劣化。
进一步，时钟周期的四分之一期间中，薄膜晶体管M3以及薄膜晶体管M2两者处于导通状态。即，非选择期间中，每一个四分之一的周期，内部节点VC的电位被拉低到低电平。因此，有效地抑制因时钟噪声导致的动作不良的发生。
(1.5效果)
根据本实施方式，作为输出控制用晶体管起作用的薄膜晶体管M5具有耗尽特性，即便某段中该薄膜晶体管M5流动漏电流，该漏电流不会影响下一个段的单位电路的动作。另外，即便从某段的输出端子48混入噪声，经由该段的薄膜晶体管M6，进行下一个段的内部节点VC的下拉。因此，从某段的输出端子48混入噪声不会影响下一个段的单位电路的动作。另外，非选择期间中，薄膜晶体管M5可以维持断开状态，由此，防止薄膜晶体管M5的特性劣化。另外，非选择期间中，内部节点VC的电位随时被拉低到低电平，由此，有效地抑制因时钟噪声所导致的动作不良的发生。此时，各单位电路SR由六个薄膜晶体管M1～M6以及一个自举电容Cb构成。如上所述，根据本实施方式，通过少的元件数量，可以实现没有动作不良且能够达到显示装置的高精细化的移位寄存器电路。
(2.第二实施方式)
(2.1构成)
说明本发明的第二实施方式。关于整体构成以及动作概要，由于与上述的第一实施方式相同省略说明(参照图2)。图8是表示本实施方式的形成栅极驱动器400的移位寄存器电路410构成的框图。各单位电路SR中，设有上述第一实施方式(参照图4)的输入输出端子的之外，用于接收输入信号VS的输入端子、和用于输出输出信号VC的输出端子。此外，输出信号VC表示内部节点VC的水平。
从各单位电路SR输出的输出信号VC在2段之后的段作为输入信号VS施加。但是，1段的单位电路SR(1)中，栅极开始脉冲信号VSP作为栅极开始脉冲信号VSP施加，2段的单位电路SR(2)中，栅极开始脉冲信号VSP2作为输入信号VS施加。
如上所述的构成，与上述第一实施方式相同，依次变为高电平(有效)的扫描信号GL施加于显示部600内的栅极总线GL。
图9是表示本实施方式的单位电路SR的构成(移位寄存器电路410的一部分构成)的电路图。上述第一实施方式中，薄膜晶体管M1的栅极端子被施加输入信号S(前段的输出信号Q)。对此，本实施方式中，薄膜晶体管M1的栅极端子被施加输入信号VS(表示2段前的内部节点VC的水平的信号)。另外，设有用于输出表示内部节点VC的水平的输出信号VC的输出端子49。关于其他点，与上述第一实施方式相同。
(2.2单位电路的动作)
接着，参照图9以及图10，说明本实施方式的单位电路SR的动作。此外，着眼n段的单位电路。时点t0中，(n-2)段的单位电路SR(n-2)的内部节点VC处于被增大(boost)的状态。因此，如图10所示，输入信号VS的电位变为极高电位。因此，薄膜晶体管M1处于导通状态。
到了时点t1时，从(n-1)段的单位电路SR(n-1)输出的输出信号Q从低电平变化为高电平。即，n段的单位电路SR(n)中，输入信号S从低电平变化为高电平。由于薄膜晶体管M1已经处于导通状态，通过输入信号S从低电平变化为高电平，进行对自举电容Cb的充电而抬升内部节点VC的电位。此时，与上述第一实施方式不同，充电电压变为与时钟信号的高电平电压相当的电压。即，不会有薄膜晶体管M1的阀值电压量的降低。关于时点t2之后，单位电路SR与上述第一实施方式相同动作。
(2.3效果)
根据本实施方式，由于单位电路SR内的薄膜晶体管M1不连接于二极管，进行自举动作前的内部节点VC的充电电压不依赖于薄膜晶体管M1的阀值电压，变为与时钟信号的高电平电压相当的电压。薄膜晶体管具有，在对栅极端子反复施加电压时变动阀值电压的特性，但是，即便在已发生薄膜晶体管M1的元件劣化的状态下，根据本实施方式，可以确保充分大的电压余量(margin)，提高液晶显示装置的可靠性。此外，获得与所述第一实施方式相同的效果。
(3.第三实施方式)
(3.1构成等)
说明本发明的第三实施方式。关于整体构成以及动作概要，由于与上述第一实施方式相同省略说明(参照图2)。关于移位寄存器电路410的构成，由于与上述第二实施方式相同省略说明(参照图8)。
图11是表示本实施方式的单位电路SR的构成(移位寄存器电路410的一部分的构成)的电路图。关于上述第一实施方式以及上述第二实施方式，薄膜晶体管M6的源极端子连接于低电平的直流电源电位VSS用的输入端子。对此，本实施方式中，薄膜晶体管M6的源极端子连接于被施加时钟信号CKA的输入端子43。关于这点，与上述第二实施方式相同。
对薄膜晶体管M6的栅极端子施加的时钟信号CKB变为高电平时，对输入端子43施加的时钟信号CKA变为低电平。因此，即便薄膜晶体管M6的源极端子连接于输入端子43，图10的时点t4中，薄膜晶体管M6处于导通状态时，输出信号Q的电位被引入到低电平。因此，可以采用从图9所示的构成中除去VSS端子之后的构成。
(3.2效果)
根据本实施方式，可以减少构成移位寄存器电路410的各段的单位电路SR的端子数量。另外，与现有相比可以减少VSS总线(低电平的直流电源电位用的信号线)，由此实现更加窄边框的液晶显示装置。也考虑到减少显示装置本身的端子数量时，可以获得更加小型的显示装置的制造的效果。此外，也可以获得与上述第一实施方式以及上述第二实施方式相同的效果。
(3.3变形例)
上述第三实施方式中，与第二实施方式相同，对薄膜晶体管M1的栅极端子施加输入信号VS。但是，如图12所示，与上述第一实施方式相同，也可以采用对薄膜晶体管M1的栅极端子施加输入信号S的构成。
(4.第四实施方式)
(4.1构成等)
说明本发明的第四实施方式。关于整体构成以及动作概要，由于与上述第一实施方式相同省略说明(参照图2)。图13是表示本实施方式的形成栅极驱动器400的移位寄存器电路410的构成的框图。各单位电路SR中，在上述第二实施方式(参照图8)中设有的输入输出端子之外，设有用于接收清除信号CLR的输入端子。清除信号CLR共同地施加于所有段的单位电路SR(1)～SR(i)。
图14是表示本实施方式的单位电路SR的构成(移位寄存器电路410的一部分的构成)的电路图。此外，图14中，接收清除信号CLR的输入端子上附上符号47。该单位电路SR中，除了上述第三实施方式的单位电路SR(参照图11)的构成要素之外，设有薄膜晶体管M7以及薄膜晶体管M8。薄膜晶体管M7中，栅极端子连接于输入端子47，漏极端子连接于内部节点VC，源极端子连接于输出端子48。薄膜晶体管M8中，栅极端子连接于输入端子47，漏极端子连接于输出端子48，源极端子连接于输入端子43。关于其他点，与上述第三实施方式相同。
此外，本实施方式中，通过薄膜晶体管M7以及薄膜晶体管M8实现初始化部。另外，通过薄膜晶体管M7实现第一初始化用晶体管，通过薄膜晶体管M8实现第二初始化用晶体管。
如上所述的构成，例如紧挨着移位寄存器电路410的动作开始之前或者紧接着动作终了之后的一定期间，清除信号CLR变为高电平。清除信号CLR变为高电平时，薄膜晶体管M7以及薄膜晶体管M8处于导通状态。此时，通过将所有的时钟信号CK1～CK4变为低电平，在移位寄存器电路410的所有段的单位电路SR(1)～SR(i)中，时钟信号CKA变为低电平，由此，内部节点VC的电位以及输出信号Q的电位被引入到低电平(参照图15中以符号73表示的箭头)。并且，可以初始化构成移位寄存器电路410的所有单位电路SR(1)～SR(i)。
(4.2效果)
薄膜晶体管具有，在对栅极端子反复施加电压时变动阀值电压的特性。因此，内部节点VC持续存储电荷的状态时，薄膜晶体管M5的特性大劣化。尤其是，采用断开漏泄电流少的氧化物TFT时，即便装置的动作停止之后内部节点VC很容易残留电荷，由此，可能导致薄膜晶体管M5的特性劣化。关于这点，根据本实施方式，例如紧挨着移位寄存器电路410的动作开始之前或者紧挨着动作终了之后，可以初始化所有的单位电路SR(1)～SR(i)。因此，抑制单位电路SR内的薄膜晶体管的特性劣化，关于移位寄存器电路410实现稳定的电路动作。另外，根据图14所示，除了输出端子48之外，内部的节点只有内部节点VC(即，只有一个系统)，由此，可以以少数量的电路元件实现用于初始化单位电路SR的构成。因此，可以实现能够抑制薄膜晶体管的特性的窄边框的显示装置。此外，获得与上述第一至第三实施方式相同的效果。
(4.3变形例)
上述第四实施方式的单位电路SR的构成是，在上述第三实施方式的单位电路SR的构成(参照图11)上附加薄膜晶体管M7以及薄膜晶体管M8的构成。但是，如图16所示，采用在上述第一实施方式的单位电路SR的构成(参照图1)上附加薄膜晶体管M7以及薄膜晶体管M8的构成。
(5.第五实施方式)
(5.1构成)
说明本发明的第五实施方式。关于整体构成以及动作概要，由于与上述第一实施方式相同省略说明(参照图2)。图17是表示本实施方式的形成栅极驱动器400的移位寄存器电路410构成的框图。各单位电路SR中，代替上述第四实施方式(参照图13)的输入信号S用的输入端子，设置用于接收时钟信号CKD的输入端子。1段的单位电路SR(1)中，时钟信号CK4作为时钟信号CKD施加。2段的单位电路SR(2)中，时钟信号CK1作为时钟信号CKD施加。3段的单位电路SR(3)中，时钟信号CK3作为时钟信号CKD施加。4段的单位电路SR(4)中，时钟信号CK2作为时钟信号CKD施加。这样的构成，通过移位寄存器电路410的所有段，重复四段。
图18是表示本实施方式的单位电路SR的构成(移位寄存器电路410的一部分构成)的电路图。上述第四实施方式中，薄膜晶体管M1的漏极端子以及薄膜晶体管M2的源极端子被施加输入信号S(前段的输出信号Q)。对此，本实施方式中，薄膜晶体管M1的漏极端子以及薄膜晶体管M2的源极端子被施加时钟信号CKD。关于其他点，与上述第四实施方式相同。
(5.2单位电路的动作)
接着，参照图18以及图19，说明本实施方式的单位电路SR的动作。此外，着眼n段的单位电路。时点t0中，(n-2)段的单位电路SR(n-2)的内部节点VC处于被增大的状态。因此，如图19所示，输入信号VS的电位变为极高电位。因此，薄膜晶体管M1处于导通状态。
到了时点t1时，时钟信号CKD从低电平变化为高电平。由于薄膜晶体管M1已经处于导通状态，通过时钟信号CKD从低电平变化为高电平，进行对自举电容Cb的充电而抬升内部节点VC的电位。此时，与上述第二实施方式不同，充电电压变为与时钟信号的高电平电压相当的电压。即，不会有薄膜晶体管M1的阀值电压量的降低。关于时点t2之后，单位电路SR与上述第一实施方式相同动作。
(5.3效果)
根据本实施方式，各段的单位电路的输出端子不连接于下一个段的单位电路的输入端子。因此，各单位电路SR的输出端子48的负荷变小。因此，可以变大动作电压余量，提高移位寄存器电路410的可靠性。另外，上述第四实施方式中，用于下拉内部节点VC的路径上存在三个薄膜晶体管(本段的薄膜晶体管M3、本段的薄膜晶体管M2以及前段的薄膜晶体管M5)。对此，本实施方式中，用于下拉内部节点VC的路径上只存在两个薄膜晶体管(本段的薄膜晶体管M3以及本段的薄膜晶体管M2)。即，根据本实施方式，关于的下拉内部节点VC的动作余量也可以变大，实现更加高稳定性的移位寄存器电路410。
(5.4变形例)
上述第五实施方式中，以上述第四实施方式的单位电路SR的构成(参照图14)基准，代替输入信号S使用时钟信号CKD。但是，如图20所示，也可以以上述第一实施方式的单位电路SR的构成(参照图1)基准，代替输入信号S使用时钟信号CKD。
(6.其他)
上述各实施方式以及上述各变形例中以列举液晶显示装置进行说明，但是本发明并不限定于此。本发明也可以适用于有机EL(Electro Luminescence)等其他显示装置。
符号说明
41～47 (单位电路的)输入端子
48、49 (单位电路的)输出端子
300 源极驱动器(视频信号线驱动电路)
400 栅极驱动器(扫描信号线驱动电路)
410 移位寄存器电路
600 显示部
SR、SR(1)～SR(i) 单位电路
M1～M8 薄膜晶体管
Cb 自举电容
VC 内部节点
GL、GL1～GLi 栅极总线
SL、SL1～SLj 源极总线
CK1～CK4、CKA、CKB、CKC、CKD 时钟信号
CLR 清除信号

Claims (16)

1.一种移位寄存器电路，所述移位寄存器电路由用于驱动配置于显示装置的显示部的多个扫描信号线的多个段构成，其特征在于，构成各段的单位电路包含：
内部节点；
输出节点，其连接于对应的扫描信号线；
输出控制用晶体管，其控制端子连接于所述内部节点，输出控制用时钟信号施加于第一导通端子，第二导通端子连接于所述输出节点；
内部节点预充电部，其基于从与本段相比前面的段的输出节点输出的导通电平的信号，预充电所述内部节点；
内部节点下拉部，其用于下拉所述内部节点；
输出节点下拉部，其用于下拉所述输出节点，
所述内部节点下拉部在前段的输出节点被下拉的期间的至少一部分期间，通过本段的内部节点和前段的输出节点的电性连接，下拉本段的内部节点，
经过对前段的输出控制用晶体管的第一导通端子所施加的输出控制用时钟信号变为导通电平的期间，本段的内部节点和前段的输出节点处于非电连接状态。
2.如权利要求1所述的移位寄存器电路，其特征在于，所述内部节点下拉部基于四相的时钟信号所包含的相位不同的多个时钟信号，在时钟周期的四分之一期间中下拉所述内部节点。
3.如权利要求2所述的移位寄存器电路，其特征在于，所述内部节点下拉部由串联连接于本段的内部节点和前段的输出节点之间的两个晶体管构成。
4.如权利要求3所述的移位寄存器电路，其特征在于，所述内部节点下拉部作为所述两个晶体管包含：
第一内部节点下拉用晶体管，其将与施加于前段的输出控制用晶体管的第一导通端子的输出控制用时钟信号相反的相位的时钟信号施加于控制端子；
第二内部节点下拉用晶体管，其将与施加于前段的输出控制用晶体管的第一导通端子的输出控制用时钟信号相比相位延迟90度的时钟信号施加于控制端子。
5.如权利要求4所述的移位寄存器电路，其特征在于，所述输出节点下拉部基于与所述输出控制用时钟信号相反的相位的时钟信号，在时钟周期的二分之一期间中下拉所述输出节点。
6.如权利要求5所述的移位寄存器电路，其特征在于，所述输出节点下拉部由输出节点下拉用晶体管构成，所述输出节点下拉用晶体管将与所述输出控制用时钟信号相反的相位的时钟信号施加于控制端子，第一导通端子连接于所述输出节点，所述输出控制用时钟信号施加于第二导通端子。
7.如权利要求1所述的移位寄存器电路，其特征在于，构成各段的单位电路还包括第三内部节点下拉用晶体管，所述第三内部节点下拉用晶体管将第一导通端子连接于所述内部节点，第二导通端子连接于所述输出节点。
8.如权利要求7所述的移位寄存器电路，其特征在于，所述第三内部节点下拉用晶体管的控制端子被施加所述输出控制用时钟信号。
9.如权利要求1所述的移位寄存器电路，其特征在于，所述内部节点预充电部基于表示2段前的段的内部节点的水平的信号、和从前段的输出节点输出的信号，预充电所述内部节点。
10.如权利要求1所述的移位寄存器电路，其特征在于，所述内部节点预充电部包含内部节点预充电用晶体管，所述内部节点预充电用晶体管的控制端子以及第一导通端子连接于前段的输出节点，第二导通端子连接于本段的内部节点。
11.如权利要求1所述的移位寄存器电路，其特征在于，构成各段的单位电路还包括初始化部，所述初始化部下拉所述内部节点以及所述输出节点两者。
12.如权利要求11所述的移位寄存器电路，其特征在于，所述初始化部由第一初始化用晶体管和第二初始化用晶体管构成，所述第一初始化用晶体管将初始化信号施加于控制端子，第一导通端子连接于所述内部节点，第二导通端子连接于所述输出节点，
所述第二初始化用晶体管将初始化信号施加于控制端子，第一导通端子连接于所述输出节点，输出控制用时钟信号施加于第二导通端子。
13.如权利要求1所述的移位寄存器电路，其特征在于，所述输出控制用晶体管是由氧化物半导体形成沟道层的薄膜晶体管。
14.一种显示装置，所述显示装置包括权利要求1所述的移位寄存器电路。
15.一种移位寄存器电路，所述移位寄存器电路由用于驱动配置于显示装置的显示部的多个扫描信号线的多个段构成，其特征在于，构成各段的单位电路包含：
内部节点；
输出节点，其连接于对应的扫描信号线；
输出控制用晶体管，其控制端子连接于所述内部节点，输出控制用时钟信号施加于第一导通端子，第二导通端子连接于所述输出节点；
内部节点预充电部，其基于从与本段相比前面的段的输出节点输出的导通电平的信号，预充电所述内部节点；
内部节点下拉部，其用于下拉所述内部节点；
输出节点下拉部，其用于下拉所述输出节点，
所述内部节点下拉部包含时钟端子，所述时钟端子接收对前段的输出控制用晶体管的第一导通端子作为输出控制用时钟信号施加的时钟信号，
对前段的输出控制用晶体管的第一导通端子施加的输出控制用时钟信号变为截止电平的期间的至少一部分期间，通过所述内部节点和所述时钟端子的电性连接，下拉所述内部节点，
经过对前段的输出控制用晶体管的第一导通端子所施加的输出控制用时钟信号变为导通电平的期间，所述内部节点和所述时钟端子处于非电连接状态。
16.一种显示装置，所述显示装置包括权利要求15所述的移位寄存器电路。
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