CN113990378B - 移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本申请提出一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。移位寄存器，包括：第一触发模块、第一输入模块、第一降噪模块和输出控制模块；第一触发模块分别与第一时钟信号端、第一电源信号端、第一触发节点电连接；第一输入模块分别与第一输入信号端、第一触发节点、上拉节点电连接；第一降噪模块分别与第一时钟信号端、第一触发节点、第二电源信号端电连接；输出控制模块分别与上拉节点、第三电源信号端、第二电源信号端、第二时钟信号端、帧触发信号端电连接。本申请的技术方案降低第一输入模块两端的压差，提升第一输入模块的特性的稳定性，进而减小第一输入模块对移位寄存器的输出的影响。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示装置

技术领域

本申请涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术

随着显示面板高集成度的发展趋势，出现了GOA(Gae Driver On Array，阵列基板栅极驱动)技术，GOA技术直接将显示面板的栅极驱动电路集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点，这种利用GOA技术集成在阵列基板上的栅极驱动电路也称为GOA电路或移位寄存器。

现有的移位寄存器中，输入端的晶体管在非显示阶段长时间处于偏压状态下，输入端的晶体管的特性会在短时间内发生严重漂移，影响移位寄存器的正常输出。

发明内容

本申请实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，以解决相关技术存在的问题，技术方案如下：

第一方面，本申请实施例提供了一种移位寄存器，包括：第一触发模块、第一输入模块、第一降噪模块和输出控制模块；

第一触发模块分别与第一时钟信号端、第一电源信号端、第一触发节点电连接；第一触发模块用于在第一时钟信号端的脉冲信号的控制下，向第一触发节点提供第一电源信号端的信号；

第一输入模块分别与第一输入信号端、第一触发节点、上拉节点电连接；第一输入模块用于在第一输入信号端的信号的控制下，向上拉节点提供第一触发节点的信号；

第一降噪模块分别与第一时钟信号端、第一触发节点、第二电源信号端电连接；第一降噪模块用于在第一时钟信号端的脉冲信号的控制下，基于第二电源信号端的信号将第一触发节点的电位拉低；

输出控制模块分别与上拉节点、第三电源信号端、第二电源信号端、第二时钟信号端、帧触发信号端、输出端电连接，输出控制模块用于在上拉节点和第二电源信号端的信号的控制下输出第二时钟信号端或第二电源信号端的信号。

第二方面，本申请实施例提供了一种栅极驱动电路，包括：M个级联的本申请实施例第一方面提供的移位寄存器，M为大于1的整数；

第1级至第i级移位寄存器中的第一时钟信号端与初始时钟信号端电连接；

第n级移位寄存器中的第一时钟信号端与第n-i级移位寄存器的第二时钟信号端电连接；

i为小于M正整数，n为大于i且不大于M的整数。

第三方面，本申请实施例提供了一种显示装置，包括本申请实施例第二方面提供的栅极驱动电路。

第四方面，本申请实施例提供了一种移位寄存器的驱动方法，应用于本申请实施例第一方面提供的移位寄存器，包括：

在第一阶段，移位寄存器中的第一触发模块在第一时钟信号端的脉冲信号的控制下，向第一触发节点提供第一电源信号端的信号；

移位寄存器中的第一降噪模块在第一时钟信号端的脉冲信号的控制下，基于第二电源信号端的信号将第一触发节点的电位拉低。

上述技术方案中的优点或有益效果至少包括：

第一触发模块可以间歇性地向第一触发节点提供第一电源信号端的信号，减少第一触发节点的电位被升高的机会，同时，第一降噪模块可以在第一触发节点的电位被升高时将第一触发节点的电位拉低，使第一触发节点的电位保持较低的状态，进而降低第一输入模块两端的压差，可有效地改善第一输入模块长时间因长时间处于偏压状态导致特性漂移的问题，以提升第一输入模块的特性的稳定性，进而减小第一输入模块对移位寄存器的输出的影响。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本申请进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。

图1为本申请实施例涉及的一种移位寄存器的电路原理示意图；

图2为图1所示的移位寄存器中晶体管M1的特性曲线示意图；

图3为第一行如图1所示的移位寄存器的输出仿真示意图；

图4为另一行如图1所示的移位寄存器的输出仿真示意图；

图5为本申请实施例提供的一种移位寄存器的结构框架示意图；

图6为本申请实施例提供的另一种移位寄存器的结构框架示意图；

图7为本申请实施例提供的又一种移位寄存器的结构框架示意图；

图8为本申请实施例提供的移位寄存器的电路原理示意图；

图9为本申请实施例提供的一种栅极驱动电路中各移位寄存器的级联关系示意图；

图10为本申请实施例提供的移位寄存器涉及的一种信号时序的示意图；

图11为第一行如图8所示的移位寄存器的输出仿真示意图；

图12为第p行如图8所示的移位寄存器的输出仿真示意图；

图13为第q行如图8所示的移位寄存器的输出仿真示意图。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本申请的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

图1示出了相关技术中一种移位寄存器的电路原理示意图，该移位寄存器在正向扫描时，晶体管M1的漏极接恒定的高电平信号VGH，M1的源极与PU点电连接。在非显示阶段，因晶体管M10、M10’以及M2的作用，PU点长时间处于低电平的状态，M1漏极和源极长时间处于VGH高电平和PU点低电平的压差下，在实际应用中压差可达到30V(伏)，M1的特性曲线受漏极与源极的压差(简称漏源电压)Vds的影响发生漂移。

图2示出了晶体管M1的特性曲线，其横坐标为M1的漏源电压Vds，坐标为M1的漏源电流Ids。参照图2所示的特性曲线可以看出，随着M1的压差Vds的增大，如图2中所示的由4V增大到12V进而增大至20V，特性曲线整体上移，漏电流Ioff增大，即M1产生了噪声，该噪声会导致PU点充电异常，进而导致晶体管M3重复(Multi)输出，最终会导致移位寄存器失效。

对于显示面板的多个像素行，若每一行都通过如图1所示的移位寄存器来驱动，则不同行的移位寄存器的输出可参照图3和图4所示的输出仿真示意图，其横坐标均为时间(time)，单位为微秒(us或μs)，纵坐标均为电压(voltage)，单位为伏(V)。图3所示的仿真波形为第一行的移位寄存器的输出波形，为正常输出的波形，图4所示的仿真波形为另一行(例如最后一行、或第一行和最后一行之间的某一行)的移位寄存器的输出波形，为重复输出的波形。

图1所示的移位寄存器在反向扫描时，与正向扫描的原理相似，反向扫描时晶体管M2产生噪声，导致PU点充电异常，进而导致晶体管M3重复输出，最终会导致移位寄存器失效。

下面以具体实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。

本申请实施例提供了一种移位寄存器，如图5所示，该移位寄存器包括：第一触发模块101、第一输入模块102、第一降噪模块103和输出控制模块104。

第一触发模块101分别与第一时钟信号端CKLa、第一电源信号端VGH、第一触发节点PC_a电连接；第一触发模块101用于在第一时钟信号端CKLa的脉冲信号的控制下，向第一触发节点PC_a提供第一电源信号端VGH的信号。在正向扫描过程中，第一电源信号端VGH的信号可以是高电平信号，在反向扫描过程中，第一电源信号端VGH的信号可以是低电平信号。

第一输入模块102分别与第一输入信号端INPUT、第一触发节点PC_a、上拉节点PU电连接；第一输入模块102用于在第一输入信号端INPUT的信号的控制下，向上拉节点PU提供第一触发节点PC_a的信号。

第一降噪模块103分别与第一时钟信号端CKLa、第一触发节点PC_a、第二电源信号端VSS电连接；第一降噪模块103用于在第一时钟信号端CKLa的脉冲信号的控制下，基于第二电源信号端的信号将第一触发节点PC_a的电位拉低。

输出控制模块104分别与上拉节点PU、第三电源信号端VDD1、第二电源信号端VSS、第二时钟信号端CLK、帧触发信号端STV、输出端OUTPUT电连接，输出控制模块104用于在上拉节点PU和第二电源信号端的信号的控制下输出第二时钟信号端CLK或第二电源信号端VSS的信号。

本申请实施例提供的移位寄存器在正向扫描过程中，第一触发模块101可以间歇性地向第一触发节点PC_a提供第一电源信号端VGH的信号，减少第一触发节点PC_a的电位被升高的机会，同时，第一降噪模块103可以在第一触发节点PC_a的电位被升高时将第一触发节点PC_a的电位拉低，使第一触发节点PC_a的电位保持较低的状态，进而降低第一输入模块102两端的压差，可有效地改善第一输入模块102因长时间处于偏压状态导致特性漂移的问题，以提升第一输入模块102的特性的稳定性，进而可使移位寄存器的输出正常且更加稳定。

在一种可选的实施方式中，如图6所示，本申请实施例提供的移位寄存器，还包括：第一降噪控制模块105。

第一降噪控制模块105分别与第一输入信号端INPUT、第一降噪模块103、第二电源信号端VSS电连接；第一降噪控制模块105用于在第一输入信号端INPUT的信号的控制下，关闭第一降噪模块103。

在正向扫描过程中，第一降噪控制模块105可在第二阶段即显示阶段关闭第一降噪模块103，使第一降噪模块103无法将第一触发节点PC_a的电平拉低，第一触发节点PC_a可以保持第一电源信号端VGH提供的电平，进而通过第一输入模块102对上拉节点PU充电，以保证移位寄存器在显示阶段的正常输出。

在一种可选的实施方式中，如图7所示，本申请实施例提供的的移位寄存器，还包括：第二触发模块106、第二输入模块107和第二降噪模块108。

第二触发模块106分别与第三时钟信号端CKLb、第二电源信号端VGL、第二触发节点PC_b电连接；第二触发模块106用于在第三时钟信号端CKLb的脉冲信号的控制下，向第二触发节点PC_b提供第二电源信号端VGL的信号。在反向扫描过程中，第二电源信号端VGL的信号可以是高电平信号，在正向扫描过程中，第二电源信号端VGL的信号可以是低电平信号。

第二输入模块107分别与第二输入信号端RESET、第二触发节点PC_b、上拉节点PU电连接；第二输入模块107用于在第二输入信号端RESET的信号的控制下，向上拉节点PU提供第二触发节点PC_b的信号。

第二降噪模块108分别与第三时钟信号端CKLb、第二触发节点PC_b、第二电源信号端VSS电连接；第二降噪模块108用于在第三时钟信号端CKLb的脉冲信号的控制下，基于第二电源信号端VSS的信号将第二触发节点PC_b的电位拉低。

基于该种实施方式，本申请实施例提供的移位寄存器可实现双向扫描，在反向扫描过程中，第二触发模块106可以间歇性地向第二触发节点PC_b提供第二电源信号端VGL的信号，减少第二触发节点PC_b的电位被升高的机会，同时，第二降噪模块108可以在第二触发节点PC_b的电位被升高时将第二触发节点PC_b的电位拉低，使第二触发节点PC_b的电位保持较低的状态，进而降低第二输入模块107两端的压差，可有效地改善第二输入模块107因长时间处于偏压状态导致特性漂移的问题，以提升第二输入模块107的特性的稳定性，进而可使移位寄存器的输出正常且更加稳定。

在一种可选的实施方式中，如图7，本申请实施例提供的移位寄存器，还包括：第二降噪控制模块109。

第二降噪控制模块109分别与第二输入信号端RESET、第二降噪模块108、第二电源信号端VSS电连接；第二降噪控制模块109用于在第二输入信号端RESET的控制下，关闭第二降噪模块108。

在反向扫描过程中，第二降噪控制模块109可在第二阶段即显示阶段关闭第二降噪模块108，使第二降噪模块108无法将第二触发节点PC_b的电平拉低，第二触发节点PC_b可以保持第二电源信号端VGL提供的电平，进而通过第二输入模块107对上拉节点PU充电，以保证移位寄存器在显示阶段的正常输出。

图8示出本申请实施例提供的移位寄存器的一种可选实施方式的电路原理示意图，图8仅作为示例，本领域技术人员可以理解，在图8以外的其它实施方式中，根据实际需求，各模块或子模块的结构可以与图8中同一模块或子模块的结构相同或不同，可以实现各模块或子模块的功能即可。

下面参照图8对本申请实施例中的各模块进行介绍：

可选的，第一触发模块101包括：第一开关单元M1a。第一开关单元M1a的控制端、第一端、第二端分别与第一时钟信号端CKLa、第一电源信号端VGH、第一触发节点PC_a电连接。第一开关单元M1a可在第一时钟信号端CKLa的信号为高电平时导通，将第一电源信号端VGH的信号输出至第一触发节点PC_a，当第一电源信号端VGH的信号的高电平时，可将第一触发节点PC_a的电平升高。

可选的，第一输入模块102包括：第二开关单元M2。第二开关单元M2的控制端、第一端、第二端分别与第一输入信号端INPUT、第一触发节点PC_a和上拉节点PU电连接。第二开关单元M2可在第一输入信号端INPUT的信号为高电平时导通，将第一触发节点PC_a的信号输出至上拉节点PU，在第一触发节点PC_a的信号为高电平时，可将上拉节点PU的电平升高。

可选的，第一降噪模块103包括：第三开关单元M3a和第四开关单元M4a。

第三开关单元M3a的控制端、第一端均与第一时钟信号端CKLa电连接，第二开关单元的第二端与第四开关单元M4a的控制端电连接；第四开关单元M4a的第一端、第二端分别与第一触发节点PC_a、第二电源信号端VSS电连接。第三开关单元M3a可在第一时钟信号端CKLa的信号为高电平时，将该第一时钟信号端CKLa的高电平信号输出至第四开关单元M4a的控制端，使第四开关单元M4a导通，第四开关单元M4a导通时可将第一触发节点PC_a拉低，从而降低第二开关单元M2一端的电平。

可选的，第一降噪控制模块105包括：第五开关单元M5a。第五开关单元M5a的控制端、第一端、第二端分别与第一输入信号端INPUT、第四开关单元M4a的控制端、第二电源信号端VSS电连接。第五开关单元M5a可在显示阶段第一输入信号端INPUT的信号为高电平时导通，基于第二电源信号端VSS提供的低电平信号将第四开关单元M4a的控制端的电平拉低，使第四开关单元M4a无法导通，进而无法在显示阶段第一触发节点PC_a的电平拉低，以免影响上拉节点PU的正常充电和移位寄存器的正常输出。

可选的，第二触发模块106包括：第六开关单元M1b。第六开关单元M1b的控制端、第一端、第二端分别与第二时钟信号端CKLb、第二触发节点PC_b、第二电源信号端VGL电连接。第六开关单元M1b可在第二时钟信号端CKLb的信号为高电平时导通，将第二电源信号端VGL的信号输出至第二触发节点PC_b，当第二电源信号端VGL的信号的高电平时，可将第二触发节点PC_b的电平升高。

可选的，第二输入模块107包括：第七开关单元M6。第七开关单元M6的控制端、第一端、第二端分别与第二输入信号端RESET、上拉节点PU、第二触发节点PC_b电连接。第七开关单元M6可在第二输入信号端RESET的信号为高电平时导通，将第二触发节点PC_b的信号输出至上拉节点PU，在第二触发节点PC_b的信号为高电平时，可将上拉节点PU的电平升高。

可选的，第二降噪模块108包括：第八开关单元M3b和第九开关单元M4b。

第八开关单元M3b的控制端、第一端均与第二时钟信号端CKLb电连接，第八开关单元M3b的第二端与第九开关单元M4b的控制端电连接；第九开关单元M4b的第一端、第二端分别与第二触发节点PC_b、第二电源信号端VSS电连接。第八开关单元M3b可在第二时钟信号端CKLb的信号为高电平时，将该第二时钟信号端CKLb的高电平信号输出至第九开关单元M4b的控制端，使第九开关单元M4b导通，第九开关单元M4b导通时可将第二触发节点PC_b拉低，从而降低第七开关单元M6一端的电平。

可选的，第二降噪控制模块109包括：第十开关单元M5b。第十开关单元M5b的控制端、第一端、第二端分别与第二输入信号端RESET、第九开关单元M4b的控制端、第二电源信号端VSS电连接。第十开关单元M5b可在显示阶段第二输入信号端RESET的信号为高电平时导通，基于第二电源信号端VSS提供的低电平信号将第九开关单元M4b的控制端的电平拉低，使第九开关单元M4b无法导通，进而无法在显示阶段第二触发节点PC_b的电平拉低，以免影响上拉节点PU的正常充电和移位寄存器的正常输出。

在一种可选的实施方式中，参照图8，输出控制模块104包括：第一下拉控制子模块、第一下拉子模块、输出子模块和复位子模块。

第一下拉控制子模块可以包括开关单元M7、M8、M9和M10。

开关单元M7的控制端和第一端均与第三电源信号端VDD1电连接，开关单元M7的第二端与第一下拉控制节点PD_CN1电连接，开关单元M7可在第三电源信号端VDD1的控制下向第一下拉控制节点PD_CN1提供第三电源信号端VDD1的信号。

开关单元M8的控制端、第一端、第二端分别与上拉节点PU、第一下拉控制节点PD_CN1、第二电源信号端VSS电连接，开关单元M8可在上拉节点PU的控制下向第一下拉控制节点PD_CN1提供第二电源信号端VSS的信号。

开关单元M9的控制端、第一端、第二端分别与第一下拉控制节点PD_CN1、第三电源信号端VDD1、第一下拉节点PD1电连接，开关单元M9可在第一下拉控制节点PD_CN1的控制下向第一下拉节点PD1提供第三电源信号端VDD1的信号。

开关单元M10的控制端、第一端、第二端分别与上拉节点PU、第一下拉节点PD1、第二电源信号端VSS电连接，开关单元M10可在上拉节点PU的控制下向第一下拉节点PD1提供第二电源信号端VSS的信号。

第一下拉子模块可以包括开关单元M11和M12。开关单元M11的控制端、第一端、第二端分别与第一下拉节点PD1、上拉节点PU、第二电源信号端VSS电连接，开关单元M11可在第一下拉节点PD1的控制下向上拉节点PU提供第二电源信号端VSS的信号。开关单元M12的控制端、第一端、第二端分别与第一下拉节点PD1、输出端OUTPUT、第二电源信号端VSS电连接，开关单元M12可在第一下拉节点PD1的控制下向输出端OUTPUT提供第二电源信号端VSS的信号。

输出子模块可以包括开关单元M13和存储单元C。开关单元M13的控制端、第一端、第二端分别与上拉节点PU、第二时钟信号端CLK、输出端OUTPUT电连接，开关单元M13可在上拉节点PU的控制下向输出端OUTPUT提供第二时钟信号端CLK的信号。存储单元C的两端分别与上拉节点PU、输出端OUTPUT电连接，存储单元C可存储电荷并通过自举作用抬高上拉节点PU的电位。

复位子模块可以包括开关单元M14和M15。开关单元M14的控制端、第一端、第二端分别与帧触发信号端STV、上拉节点PU、第二电源信号端VSS电连接，开关单元M14可在帧触发信号端STV的信号的控制下向上拉节点PU提供第二电源信号端VSS的信号。开关单元M15的控制端、第一端、第二端分别与帧触发信号端STV、输出端OUTPUT、第二电源信号端VSS电连接，开关单元M15可在帧触发信号端STV的信号的控制下向输出端OUTPUT提供第二电源信号端VSS的信号。

复位子模块可以在帧触发信号端STV的信号的控制下，在一帧的启始阶段对上拉节点PU和输出端OUTPUT进行复位。

在另一种可选的实施方式中，参照图8，输出控制模块104还包括：第二下拉控制子模块和第二下拉子模块。

第二下拉控制子模块可以包括开关单元M7’、M8’、M9’和M10’。

开关单元M7’的控制端和第一端均与第四电源信号端VDD2电连接，开关单元M7’的第二端与第二下拉控制节点PD_CN2电连接，开关单元M6’可在第四电源信号端VDD2的控制下向第二下拉控制节点PD_CN2提供第四电源信号端VDD2的信号。

开关单元M8’的控制端、第一端、第二端分别与上拉节点PU、第二下拉控制节点PD_CN2、第二电源信号端VSS电连接，开关单元M8’可在上拉节点PU的控制下向第二下拉控制节点PD_CN2提供第二电源信号端VSS的信号。

开关单元M9’的控制端、第一端、第二端分别与第二下拉控制节点PD_CN2、第四电源信号端VDD2、第二下拉节点PD2电连接，开关单元M9’可在第二下拉控制节点PD_CN2的控制下向第二下拉节点PD2提供第四电源信号端VDD2的信号。

开关单元M10’的控制端、第一端、第二端分别与上拉节点PU、第二下拉节点PD2、第二电源信号端VSS电连接，开关单元M10’可在上拉节点PU的控制下向第二下拉节点PD2提供第二电源信号端VSS的信号。

第二下拉子模块可以包括开关单元M11’和M12’。开关单元M11’的控制端、第一端、第二端分别与第二下拉节点PD2、上拉节点PU、第二电源信号端VSS电连接，开关单元M11’可在第二下拉节点PD2的控制下向上拉节点PU提供第二电源信号端VSS的信号。开关单元M12’的控制端、第一端、第二端分别与第二下拉节点PD2、输出端OUTPUT、第二电源信号端VSS电连接，开关单元M12’可在第二下拉节点PD2的控制下向输出端OUTPUT提供第二电源信号端VSS的信号。

本申请实施例中的第一下拉控制子模块、第一下拉子模块可分别与第二下拉控制子模块、第二下拉子模块交替运行，以避免同一子模块运行时间太长可能引发的故障。

本申请实施例中的每个开关单元可包括至少一个晶体管，当某个开关单元包括两个以上晶体管，该两个以上晶体管可以根据实际需求串联或并联，每个晶体管均可以是单栅晶体管或双栅晶体管，图8中以单栅晶体管为例进行示意。

本申请实施例中的各晶体管均可以是薄膜晶体管或场效应管或其他特性相同的器件，各晶体管的源极(也称源电极)、漏极(也称漏电极)是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，将其中源极作为开关单元的第一端，漏极作为开关单元的第二端，或者，可以将漏极作为开关单元的第一端，源极作为开关单元的第二端，各晶体管的中间端为栅极(也称做栅电极)作为开关单元的控制端。本申请实施例中的各晶体管可以为P型晶体管或N型晶体管。

本申请实施例中的每个存储单元可包括至少一个电容，当某个存储单元包括两个以上的电容时，该两个电容可以根据实际需求串联或并联。

本申请实施例提供的移位寄存器的具体工作原理将结合后续的方法实施例详述，此处不作赘述。

基于同一发明构思，本申请实施例还提供了一种栅极驱动电路，包括M个级联的移位寄存器，M为大于1的整数。其中，每一级移位寄存器均可以是本申请实施例提供的上述任意一种移位寄存器。M个移位寄存器的级联方式如下：

第1级至第i级移位寄存器中的第一时钟信号端CKLa与初始时钟信号端电连接；第n级移位寄存器中的第一时钟信号端CKLa与第n-i级移位寄存器的第二时钟信号端CLK电连接；其中，i为小于M正整数，n为大于i且不大于M的整数。

可选的，第1级至第i级移位寄存器中的第一输入模块102的控制端与帧触发信号端STV(作为第1级至第i级移位寄存器的第一输入信号端)电连接；第n级移位寄存器中的第一输入模块102的控制端与第n-i极移位寄存器的输出端(作为第n级移位寄存器第一输入信号端)电连接。

在一种可选的实施方式中，第M级至第M-i+1级移位寄存器中的第三时钟信号端CKLb与初始时钟信号端电连接；第k级移位寄存器中的第三时钟信号端CKLb与第k+i级移位寄存器中的第二时钟信号端CLK电连接；其中，k为小于M-i+1的正整数。

可选的，第M级至第M-i+1级移位寄存器中的第二输入模块107的控制端与帧触发信号端STV(作为第M级至第M-i+1级移位寄存器的第二输入信号端)电连接；第k级移位寄存器中的第二输入模块107的控制端与第k+i级移位寄存器中的输出端电连接。k为小于M-i+1的正整数。

在一个示例中，对于6CLK(6个时钟信号，参照图9中的CLK1至CLK6)的栅极驱动电路，i为3，移位寄存器的级联有关系可参照图9，正向扫描时，第一级至第六级移位寄存器(图9中的GOA1至GOA6)的第二时钟信号端CLK分别接入CLK1至CLK6的时钟信号。

参照图9，GOA1至GOA3中，第一时钟信号端CLKa均与初始时钟信号端电连接，对于GOA1至GOA3，初始时钟信号端提供的初始时钟信号分别为CLK4至CLK6的dummy信号；第二时钟信号端CLKb与第四级移位寄存器的第二时钟信号端CLK端电连接，GOA1至GOA3的输出端OUTPUT分别与第四级至第六级移位寄存器(图9中的GOA4至GOA6)的第一输入信号端INPUT电连接(图9未示出该连接关系)，并分别与第一至第三个子像素行的栅线GATE1至GATE3电连接。

参照图9，GOA4中，第一时钟信号端CLKa与GOA1的第二时钟信号端CLK电连接，第二时钟信号端CLKb与第七级移位寄存器(图9中未出第七级移位寄存器)的第二时钟信号端CLK端电连接，输出端OUTPUT与第七级移位寄存器的第一输入信号端INPUT电连接(图9未示出该连接关系)，并与第四个子像素行的栅线GATE4电连接。

参照图9，GOA5中，第一时钟信号端CLKa与GOA2的第二时钟信号端CLK电连接，第二时钟信号端CLKb与第八级移位寄存器(图9中未出第八级移位寄存器)的第二时钟信号端CLK端电连接，输出端OUTPUT与第八级移位寄存器的第一输入信号端INPUT电连接(图9未示出该连接关系)，并与第五个子像素行的栅线GATE5电连接。

参照图9，GOA6的级联原理与GOA4和GOA5相似，图9仅示出前六个移位寄存器的级联关系，在实际应用中，涉及的后续移位寄存器的级联关系可依次类推。在实际应用中，GATE1至GATE6的右侧也分别连接有6个移位寄存器，该6个移位寄存器的级联方式与图9中示出的6个移位寄存器的级联方式相同，涉及的后续移位寄存器的级联关系可依次类推。本申请实施例所述的右侧仅代表图9中所示的方位，并不代表实际场景中的方位。

基于同一发明构思，本申请实施例还提供了一种显示装置，包括本申请实施例提供的上述任意一种栅极驱动电路。

本申请实施例提供的显示装置可以是液晶显示装置或有机发光二极管显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。

基于同一发明构思，本申请实施例还提供了一种移位寄存器的驱动方法，应用于本申请实施例提供的上述任意一种移位寄存器，该驱动方法包括：

在第一阶段，移位寄存器中的第一触发模块101在第一时钟信号端CKLa的脉冲信号的控制下，向第一触发节点PC_a提供第一电源信号端VGH的信号；移位寄存器中的第一降噪模块103在第一时钟信号端CKLa的脉冲信号的控制下，基于第二电源信号端的信号将第一触发节点PC_a的电位拉低。

在一种可选的实施方式中，本申请实施例提供的移位寄存器的驱动方法，还包括：

在第二阶段，第一触发模块101在第一时钟信号端CKLa的脉冲信号的控制下，向第一触发节点PC_a提供第一电源信号端VGH的信号；移位寄存器中的第一降噪控制模块105在第一输入信号端INPUT的控制下，关闭第一降噪模块103；第一输入模块102在第一输入信号端INPUT的信号的控制下，向上拉节点PU提供第一触发节点PC_a的信号。

图10示出了本申请实施例提供的移位寄存器的驱动方法涉及的一种信号时序示意图，下面以图8所示的移位寄存器和图10所示的信号时序图为例对本申请实施例提供的移位寄存器的驱动方法的原理进行如下介绍：

在第一阶段t1(非显示阶段)，第一时钟信号端CKLa提供脉冲信号，第一电源信号端VGH提供第一电平(高电平)信号，在第一时钟信号端CKLa提供的脉冲信号的第一电平阶段，第一开关单元M1a导通，将第一电源信号端VGH的第一电平信号输出至第一触发节点PC_a，第一触发节点PC_a的电平变为第一电平。第一时钟信号端CKLa提供脉冲信号的占空比可根据实际需求设置，例如可设置为50％，第一时钟信号端CKLa的脉冲信号可将第一开关单元M1a的导通时间缩短，以减少为第一触发节点PC_a的机会。

在第一触发节点PC_a的第一电平信号的控制下，第三开关单元M3a导通，将第一触发节点PC_a的第一电平信号输出至第四开关单元M4a的控制端，第四开关单元M4a导通，第二电源信号端VSS提供第二电平(第二电平低于第一电平，为低电平)信号，第四开关单元M4a可基于该第二电平信号，将第一触发节点PC_a的电平拉低。在图8所示的连接方式中，第一触发节点PC_a与第二开关单元M2的漏极电连接，第一触发节点PC_a的电平被拉低后，第二开关单元M2的漏极电平也被拉低，可降低第二开关单元M2的漏极和源极的压差Vds，使第二开关单元M2的特性可以减少漂移、保持稳定。

在第二阶段t2(显示阶段)，第一电源信号端VGH继续提供第一电平信号，在第一时钟信号端CKLa提供的脉冲信号的第一电平阶段，第一开关单元M1a和第三开关单元M3a的信号传输同非显示阶段，第一触发节点PC_a的电平因第一开关单元M1a的作用变为第一电平。

由于第一输入信号端INPUT提供第一电平信号，第五开关单元M5a导通，第二电源信号端VSS继续提供第二电平信号，第五开关单元M5a基于该第二电平信号，将第四开关单元M4a的控制端的电平拉低，使第四开关单元M4a的电平无法保持第一电平，进而第四开关单元M4a无法导通，无法将第一触发节点PC_a的电平拉低，第一触发节点PC_a可以保持第一电平，进而通过第二开关单元M2对上拉节点PU充电，以保证移位寄存器在显示阶段的正常输出。

需要说明的是，在实际应用中，显示阶段包括预充电阶段、输出显示阶段、复位阶段等，本申请实施例的图10仅示例性地示出了的预充电阶段各信号的时序，未示出其它阶段的信号时序。

对于显示面板的多个像素行，若每一行都通过如图8所示的移位寄存器来驱动，则不同行的移位寄存器的输出可参照图11至图13所示的输出仿真示意图，其横坐标均为时间，纵坐标均为电压。图11所示的仿真波形为第一行的移位寄存器的输出波形，图12所示的仿真波形为第p行的移位寄存器的输出波形，图13所示的仿真波形为第q行的移位寄存器的输出波形。由图11至图13的仿真波形可以看出，不同行的移位寄存器的输出均为正常输出。其中，第q行为最后一行、或第一行和最后一行之间的某一行，第p行为第一行和第q行之间的某一行。

通过上述方式，本申请实施例提供的移位寄存器，既可以在非显示阶段降低第二开关单元M2的漏极和源极的压差Vds，减少第二开关单元M2的特性漂移，也可以在显示阶段正常对上拉节点PU进行充电，实现正常的输出。因而本申请实施例可提高移位寄存器的整体性能的稳定性，延长移位寄存器的工作寿命，进而提升移位寄存器所属的栅极驱动电路、显示装置等的依赖性。

本申请实施例中的各信号涉及第一电平和第二电平，第一电平、和第二电平仅代表各信号的电平有两个状态量，不代表特定的数值。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包括于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指在在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种移位寄存器，其特征在于，包括：第一触发模块、第一输入模块、第一降噪模块和输出控制模块；

所述第一触发模块分别与第一时钟信号端、第一电源信号端、第一触发节点电连接；所述第一触发模块用于在所述第一时钟信号端的脉冲信号的控制下，向所述第一触发节点提供所述第一电源信号端的信号；

所述第一输入模块分别与第一输入信号端、第一触发节点、上拉节点电连接；所述第一输入模块用于在所述第一输入信号端的信号的控制下，向所述上拉节点提供所述第一触发节点的信号；

所述第一降噪模块分别与第一时钟信号端、第一触发节点、第二电源信号端电连接；所述第一降噪模块用于在所述第一时钟信号端的脉冲信号的控制下，基于所述第二电源信号端的信号将所述第一触发节点的电位拉低；

所述输出控制模块分别与所述上拉节点、第三电源信号端、第二电源信号端、第二时钟信号端、帧触发信号端、输出端电连接，所述输出控制模块用于在所述上拉节点和所述第二电源信号端的信号的控制下输出所述第二时钟信号端或所述第二电源信号端的信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一触发模块包括：第一开关单元；

所述第一开关单元的控制端、第一端、第二端分别与第一时钟信号端、第一电源信号端、第一触发节点电连接；

所述第一输入模块包括：第二开关单元；

所述第二开关单元的控制端、第一端、第二端分别与所述第一输入信号端、所述第一触发节点和所述上拉节点电连接。

3.根据权利要求1或2所述的移位寄存器，其特征在于，还包括：第一降噪控制模块；

所述第一降噪控制模块分别与所述第一输入信号端、所述第一降噪模块、所述第二电源信号端电连接；

所述第一降噪控制模块用于在所述第一输入信号端的信号的控制下，关闭所述第一降噪模块。

4.根据权利要求3所述的移位寄存器，其特征在于，所述第一降噪模块包括：第二开关单元和第三开关单元；

所述第二开关单元的控制端、第一端均与所述第一时钟信号端电连接，所述第二开关单元的第二端与所述第三开关单元的控制端电连接；

所述第三开关单元的第一端、第二端分别与第一触发节点、第二电源信号端电连接。

5.根据权利要求4所述的移位寄存器，其特征在于，所述第一降噪控制模块包括：第四开关单元；

所述第四开关单元的控制端、第一端、第二端分别与所述第一输入信号端、所述第三开关单元的控制端、所述第二电源信号端电连接。

6.根据权利要求1或2所述的移位寄存器，其特征在于，还包括：第二触发模块、第二输入模块和第二降噪模块；

所述第二触发模块分别与第三时钟信号端、第二电源信号端、第二触发节点电连接；所述第二触发模块用于在所述第三时钟信号端的脉冲信号的控制下，向所述第二触发节点提供所述第二电源信号端的信号；

所述第二输入模块分别与第二输入信号端、第二触发节点、所述上拉节点电连接；所述第二输入模块用于在所述第二输入信号端的信号的控制下，向所述上拉节点提供所述第二触发节点的信号；

所述第二降噪模块分别与所述第三时钟信号端、第二触发节点、第二电源信号端电连接；所述第二降噪模块用于在所述第三时钟信号端的脉冲信号的控制下，基于第二电源信号端的信号将所述第二触发节点的电位拉低。

7.根据权利要求6所述的移位寄存器，其特征在于，所述第二触发模块包括：第六开关单元；

所述第六开关单元的控制端、第一端、第二端分别与所述第二时钟信号端、所述第二触发节点、所述第二电源信号端电连接；

所述第二输入模块包括：第七开关单元；

所述第七开关单元的控制端、第一端、第二端分别与所述第二输入信号端、所述上拉节点、所述第二触发节点电连接。

8.根据权利要求6所述的移位寄存器，其特征在于，还包括：第二降噪控制模块；

所述第二降噪控制模块分别与所述第二输入信号端、所述第二降噪模块、所述第二电源信号端电连接；

所述第二降噪控制模块用于在所述第二输入信号端的控制下，关闭所述第二降噪模块。

9.根据权利要求8所述的移位寄存器，其特征在于，所述第二降噪模块包括：第八开关单元和第九开关单元；

所述第八开关单元的控制端、第一端均与所述第二时钟信号端电连接，所述第八开关单元的第二端与所述第九开关单元的控制端电连接；

所述第九开关单元的第一端、第二端分别与所述第二触发节点、所述第二电源信号端电连接。

10.根据权利要求9所述的移位寄存器，其特征在于，所述第二降噪控制模块包括：第十开关单元；

所述第十开关单元的控制端、第一端、第二端分别与所述第二输入信号端、所述第九开关单元的控制端、所述第二电源信号端电连接。

11.一种栅极驱动电路，其特征在于，包括：M个级联的如权利要求1-10中任一项所述的移位寄存器，M为大于1的整数；

第1级至第i级移位寄存器中的第一时钟信号端与初始时钟信号端电连接；

第n级移位寄存器中的第一时钟信号端与第n-i级移位寄存器的第二时钟信号端电连接；

i为小于M正整数，n为大于i且不大于M的整数。

12.根据权利要求11所述的栅极驱动电路，其特征在于，

第M级至第M-i+1级移位寄存器中的第三时钟信号端n+3与所述初始时钟信号端电连接；

第k级移位寄存器中的第三时钟信号端n+3与第k+i级所述移位寄存器中的第二时钟信号端电连接；

k为小于M-i+1的正整数。

13.一种显示装置，其特征在于，包括如权利要求11或12所述的栅极驱动电路。

14.一种移位寄存器的驱动方法，应用于如权利要求1-10中任一项所述的移位寄存器，其特征在于，包括：

在第一阶段，所述移位寄存器中的第一触发模块在第一时钟信号端的脉冲信号的控制下，向第一触发节点提供所述第一电源信号端的信号；

所述移位寄存器中的第一降噪模块在所述第一时钟信号端的脉冲信号的控制下，基于第二电源信号端的信号将所述第一触发节点的电位拉低。

15.根据权利要求14所述的移位寄存器的驱动方法，其特征在于，还包括：

在第二阶段，所述第一触发模块在第一时钟信号端的脉冲信号的控制下，向第一触发节点提供所述第一电源信号端的信号；

所述移位寄存器中的第一降噪控制模块在所述第一输入信号端的控制下，关闭所述第一降噪模块；

所述第一输入模块在所述第一输入信号端的信号的控制下，向所述上拉节点提供所述第一触发节点的信号。

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