KR20070073634A - 시프트 레지스터 회로 및 그것을 구비한 화상표시장치 - Google Patents

시프트 레지스터 회로 및 그것을 구비한 화상표시장치 Download PDF

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KR20070073634A
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Abstract

시프트 레지스터 회로의 오동작을 방지하여, 동작 신뢰성을 향상시킨다. 시프트 레지스터 회로는, 출력 단자 OUT와 제1클록 단자 A 사이의 트랜지스터 Q1과, 출력 단자 OUT와 제1전원단자 s1사이의 트랜지스터 Q2와, 트랜지스터 Q1의 게이트가 접속하는 노드 N1을 입력단으로 하고, 트랜지스터 Q2의 게이트가 접속하는 노드 N2를 출력단으로 하는 인버터를 구비한다. 이 인버터는, 노드 N2와 제1전원단자 s1 사이에 직렬로 접속하여, 노드 N1에 접속한 게이트를 각각 가지는 트랜지스터 Q7A, Q7B와, 노드 N2와 제3전원단자 s3 사이에 접속하여, 이 제3전원단자 s3에 접속한 게이트를 가지는 트랜지스터 Q6과, 트랜지스터 Q7A와 트랜지스터 Q7B와의 접속 노드인 제3노드와 제4전원단자 s4 사이에 접속하여, 노드 N2에 접속한 게이트를 가지는 트랜지스터 Q8을 구비한다.
오동작, 트랜지스터, 입력단, 출력단, 게이트

Description

시프트 레지스터 회로 및 그것을 구비한 화상표시장치{SHIFT REGISTER AND IMAGE DISPLAY APPARATUS CONTAINING THE SAME}
도 1은 본 발명의 실시예에 따른 표시장치의 구성을 나타내는 개략 블럭도,
도 2는 단위 시프트 레지스터 회로를 사용한 게이트선 구동회로의 구성예를 나타내는 블럭도,
도 3은 종래의 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 4는 게이트선 구동회로의 동작을 나타내는 타이밍 도,
도 5는 단위 시프트 레지스터 회로를 사용한 게이트선 구동회로의 구성예를 나타내는 블럭도,
도 6은 게이트선 구동회로의 동작을 나타내는 타이밍 도,
도 7은 실시예 1에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 8은 실시예 1에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 9는 종래의 단위 시프트 레지스터 회로의 풀 다운 구동회로의 구성을 나타내는 회로도,
도 10은 실시예 1에 따른 단위 시프트 레지스터 회로의 풀 다운 구동회로의 구성을 나타내는 회로도,
도 11은 도 9 및 도 10의 인버터의 입출력 특성을 나타내는 그래프,
도 12는 실시예 2에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 13은 실시예 3에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 14는 실시예 4에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 15는 종래의 단위 시프트 레지스터 회로의 변형예를 나타내는 도면,
도 16은 실시예 5에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도,
도 17은 실시예 6에 따른 단위 시프트 레지스터 회로의 구성을 나타내는 회로도이다.
[도면의 주요부분에 대한 부호의 설명]
30 : 게이트선 구동회로 SR : 단위 시프트 레지스터 회로
Q1∼Q12 : 트랜지스터 C : 승압용량
N1∼N4 : 노드 A : 제1클록 단자
B : 제2클록 단자 IN : 입력 단자
OUT : 출력 단자 s1∼s4 : 전원단자
본 발명은, 시프트 레지스터 회로에 관한 것으로서, 특히, 예를 들면 화상표시장치의 주사선 구동회로 등에 사용되는, 동일 도전형의 전계효과 트랜지스터에 의해서만 구성되는 시프트 레지스터 회로에 관한 것이다.
액정표시장치 등의 화상표시장치 (이하 「표시장치」)에서는, 복수의 화소가 행렬 모양으로 배열된 표시 패널의 화소행(화소 라인)마다 게이트 선(주사선)이 설치되고, 표시 신호의 1수평 기간의 주기로 그 게이트 선을 순차로 선택하여 구동함으로써 표시 화상의 갱신이 행해진다. 그와 같이 화소 라인 즉 게이트 선을 순차 선택하여 구동하기 위한 게이트선 구동회로(주사선 구동회로)로서는, 표시 신호의 1프레임 기간으로 일순하는 시프트 동작을 행하는 시프트 레지스터를 사용할 수 있다.
게이트선 구동회로에 사용되는 시프트 레지스터는, 표시장치의 제조 프로세스에 있어서의 공정수를 줄이기 위하여, 동일 도전형의 전계효과 트랜지스터만으로 구성되는 것이 바람직하다. 이 때문에, N형 또는 P형의 전계효과 트랜지스터만으로 구성된 시프트 레지스터 및 그것을 탑재하는 표시장치가 여러가지로 제안되고 있다(예를 들면 특허문헌 1,2). 전계효과 트랜지스터로서는, MOS(Metal Oxide Semiconductor)트랜지스터나 박막 트랜지스터(TFT : Thin Film Transistor)등이 사용된다.
[특허문헌 1] 일본국 공개특허공보 특개2004-246358호
[특허문헌 2] 일본국 공개특허공보 특개2001-350438호
예를 들면 특허문헌 1의 도 1에 대표되는 시프트 레지스터 회로는, 그 출력단에, 출력 단자(특허문헌 1에 있어서의 제1게이트 전압신호 단자 GOUT)와 클록 단자(제1파워 클록 CKV) 사이에 접속하는 제1트랜지스터(풀업용 MOS트랜지스터 Q1)와, 출력 단자와 기준전압단자(게이트 오프 전압단자 VOFF) 사이에 접속하는 제2트랜지스터(풀 다운 MOS트랜지스터 Q2)를 구비하고 있다. 또한 제1트랜지스터의 게이트의 레벨을 반전하여, 제2트랜지스터의 게이트에 출력하는 인버터(트랜지스터 Q6, Q7)를 구비하고 있다.
그러한 시프트 레지스터 회로에서는, 소정의 입력 신호(전단의 출력 신호 GOUT[N-1])에 의해 제1트랜지스터가 온, 제2트랜지스터가 오프로 되어, 그 상태에서 클록 단자에 입력되는 클록 신호가 출력 단자에 전달됨으로써, 출력 신호가 출력된다. 반대로, 상기 입력 신호가 입력되지 않는 기간은, 제1트랜지스터가 오프, 제2트랜지스터가 온으로 되어, 클록 신호가 출력 단자에 전달되지 않게 된다.
TFT등의 전계효과 트랜지스터는, 게이트와 드레인 사이에 드레인·게이트·오버랩 용량(이하, 간단히 「오버랩 용량」이라고 칭한다)을 가지고 있다. 그 때문에 상기의 제1트랜지스터가 오프 기간이더라도 드레인에 입력되는 클록 신호의 상승시에, 오버랩 용량에 의한 결합을 통해 제1트랜지스터의 게이트의 레벨이 상승 하는 경우가 있다. 제1트랜지스터의 게이트의 레벨이 상승하면, 인버터의 작용에 의해 제2트랜지스터의 게이트의 레벨이 내려간다. 그 결과, 제1트랜지스터의 저항값이 내려가고, 제2트랜지스터의 저항값이 높아진다. 그것에 의해서 출력 단자의 레벨이 상승하고, 거기에 접속하는 게이트 선이 불필요하게 활성화되는 오동작이 생길 수 있다.
또한 게이트선 구동회로의 시프트 레지스터를 비정질 실리콘 TFT(a-Si TFT)로 구성한 표시장치는, 대면적화가 용이하고 또한 생산성이 높으며, 예를 들면 노트북형 PC의 화면이나, 대화면 디스플레이장치 등에 널리 채용되고 있다.
그 반면, a-Si TFT는 게이트 전극이 계속적(직류적)으로 순 바이어스 되었을 경우에, 임계값 전압이 순방향으로 시프트하여 구동능력이 작아지는 경향이 있다. 특히 게이트선 구동회로의 시프트 레지스터에서는, 제2트랜지스터의 게이트가 약 1프레임 기간(약 16ms) 동안, 계속적으로 순 바이어스 되므로, 제2트랜지스터의 구동능력이 저하하여 상기의 오동작이 일어나기 쉬워진다(상세한 것은 후술한다).
본 발명은 상기의 과제를 해결하기 위한 것으로, 시프트 레지스터 회로의 오동작을 방지하고, 동작 신뢰성을 향상시키는 것을 목적으로 한다.
본 발명의 제1의 국면으로서의 시프트 레지스터 회로는, 출력 단자와 클록 단자 사이에 접속하는 제1트랜지스터와, 상기 출력 단자와 제1전원단자 사이에 접속하는 제2트랜지스터와, 상기 제1트랜지스터의 제어 전극이 접속하는 노드인 제1 노드를 입력단으로 하고, 상기 제2트랜지스터의 제어 전극이 접속하는 노드인 제2노드를 출력단으로 하는 제1인버터를 구비하는 시프트 레지스터 회로로서, 상기 제1인버터는, 상기 제2노드와 상기 제1전원단자 사이에 직렬로 접속하여, 상기 제1노드에 접속한 제어 전극을 각각 가지는 제3 및 제4트랜지스터와, 상기 제2노드와 제2전원단자 사이에 접속하여, 이 제2전원단자에 접속한 제어 전극을 가지는 제5트랜지스터와, 상기 제3트랜지스터와 제4트랜지스터의 접속 노드인 제3노드와 제3전원단자 사이에 접속하여, 상기 제2노드에 접속한 제어 전극을 가지는 제6트랜지스터를 구비하는 것이다.
본 발명의 제2의 국면으로서의 시프트 레지스터 회로는, 출력 단자와 클록 단자 사이에 접속하는 제1트랜지스터와, 상기 출력 단자와 제1전원단자 사이에 접속하는 제2트랜지스터와, 상기 제1트랜지스터의 제어 전극이 접속하는 노드인 제1노드를 충전하는 타이밍을 규정하는 신호가 입력되는 입력 단자와, 상기 입력 단자를 입력단으로 하고, 상기 제2트랜지스터의 제어 전극이 접속하는 노드인 제2노드를 출력단으로 하는 인버터를 구비하는 시프트 레지스터 회로이며, 상기 인버터는, 상기 제2노드와 상기 제1전원단자 사이에 직렬로 접속하여, 상기 입력 단자에 접속한 제어 전극을 각각 가지는 제3 및 제4트랜지스터와, 상기 제2노드와 제2전원단자 사이에 접속하여, 이 제2전원단자에 접속한 제어 전극을 가지는 제5트랜지스터와, 상기 제3트랜지스터와 제4트랜지스터의 접속 노드인 제3노드와 제3전원단자 사이에 접속하여, 상기 제2노드에 접속한 제어 전극을 가지는 제6트랜지스터를 구비하는 것이다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다. 또한, 설명이 중복되어 장황하게 되는 것을 피하기 위해, 각 도에 있어서 동일 또는 해당하는 기능을 가지는 요소에는 동일한 부호를 붙이고 있다.
[실시예 1]
도 1은, 본 발명의 실시예 1에 따른 표시장치의 구성을 나타내는 개략 블럭도이며, 표시장치의 대표예로서 액정표시장치(10)의 전체구성을 도시하고 있다.
액정표시장치(10)는, 액정 어레이부(20)와, 게이트선 구동회로(주사선 구동회로)(30)와, 소스 드라이버(40)를 구비한다. 뒤의 설명에 의해 명백하게 되지만 본 발명의 실시예에 따른 시프트 레지스터는, 게이트선 구동회로(30)에 탑재된다.
액정 어레이부(20)는, 행렬 모양으로 배치된 복수의 화소(25)를 포함한다. 화소의 행(이하 「화소 라인」이라고도 칭한다)의 각각에는 각각 게이트 선 GL1, GL2 ···(총칭 「게이트 선 GL」)이 설치되고, 또한 화소의 열(이하 「화소열」이라고도 칭한다)의 각각에는 각각 데이터 선 DL1, DL2‥·(총칭 「데이터 선 DL」)이 각각 설치된다. 도 1에는, 제1행의 제1열 및 제2열의 화소(25) 및 이것에 대응하는 게이트 선 GL1 및 데이터 선 DL1, DL2가 대표적으로 도시되고 있다.
각 화소(25)는, 대응하는 데이터 선 DL과 화소 노드 Np 사이에 설치되는 화소 스위치 소자(26)와, 화소 노드 Np 및 공통 전극 노드 NC 사이에 병렬로 접속되는 커패시터(27) 및 액정표시 소자(28)를 가지고 있다. 화소 노드 Np과 공통 전극 노드 NC 사이의 전압차에 따라, 액정표시 소자(28) 안의 액정의 배향성이 변화되 고, 이것에 응답하여 액정표시 소자(28)의 표시 휘도가 변화된다. 이에 따라 데이터 선 DL 및 화소 스위치 소자(26)를 통해 화소 노드 Np에 전달되는 표시 전압에 의해, 각 화소의 휘도를 컨트롤하는 것이 가능하게 된다. 다시 말해, 최대휘도에 대응하는 전압차와 최소휘도에 대응하는 전압차 사이의 중간적인 전압차를, 화소 노드 Np와 공통 전극 노드 NC 사이에 인가함으로써, 중간적인 휘도를 얻을 수 있다. 따라서, 상기 표시 전압을 단계적으로 설정함으로써, 계조적인 휘도를 얻는 것이 가능하게 된다.
게이트선 구동회로(30)는, 소정의 주사 주기에 근거하여, 게이트 선 GL을 순차적으로 선택하여 구동한다. 화소 스위치 소자(26)의 게이트 전극은, 각각 대응하는 게이트 선 GL과 접속된다. 특정한 게이트 선 GL이 선택되고 있는 동안은, 거기에 접속하는 각 화소에 있어서, 화소 스위치 소자(26)가 전도상태가 되어 화소 노드 Np가 대응하는 데이터 선 DL과 접속된다. 그리고, 화소 노드 Np에 전달된 표시 전압이 커패시터(27)에 의해 유지된다. 일반적으로, 화소 스위치 소자(26)는, 액정표시 소자(28)와 동일한 절연체 기판(유리 기판, 수지기판 등)위에 형성되는 TFT로 구성된다.
소스 드라이버(40)는, N비트의 디지털 신호인 표시 신호 SIG에 의해 단계적 로 설정되는 표시 전압을, 데이터 선 DL에 출력하기 위한 것이다. 여기에서는 일례로서, 표시 신호 SIG는 6비트의 신호이며, 표시 신호 비트 DBO∼DB5로 구성되는 것으로 한다. 6비트의 표시 신호 SIG에 근거하면, 각 화소에 있어서, 26=64단계의 계조표시가 가능하게 된다. 또한, R(Red), G(Green) 및 B(Blue)의 3개의 화소에 의해 1개의 컬러 표시 단위를 형성하면, 약 26만색의 컬러 표시가 가능하게 된다.
또한 도 1에 나타나 있는 바와 같이 소스 드라이버(40)는, 시프트 레지스터(50)와, 데이터 래치회로(52, 54)와, 계조전압 생성회로(60)와, 디코드 회로(70)와, 아날로그 앰프(80)로 구성되어 있다.
표시 신호 SIG에 있어서는, 각각의 화소(25)의 표시 휘도에 대응하는 표시 신호 비트 DBO∼DB5가 직렬로 생성된다. 즉, 각 타이밍에 있어서의 표시 신호 비트 DBO∼DB5는, 액정 어레이부(20)안의 어느 하나의 화소(25)에 있어서의 표시 휘도를 도시하고 있다.
시프트 레지스터(50)는, 표시 신호 SIG의 설정이 전환되는 주기에 동기한 타이밍으로, 데이터 래치회로(52)에 대하여, 표시 신호 비트 DBO∼DB5의 받아들임을 지시한다. 데이터 래치회로(52)는, 직렬로 생성되는 표시 신호 SIG를 순차적으로 받아들여, 1개의 화소 라인 분의 표시 신호 SIG를 유지한다.
데이터 래치회로(54)에 입력되는 래치 신호 LT는, 데이터 래치회로(52)에 1개의 화소 라인 분의 표시 신호 SIG가 받아들여지는 타이밍으로 활성화된다. 데이터 래치회로(54)는 거기에 응답하고, 그 때 데이터 래치회로(52)에 유지되고 있는 1개의 화소 라인 분의 표시 신호 SIG를 받아들인다.
계조전압 생성회로(60)는, 고전압 VDH 및 저전압 VDL 사이에 직렬로 접속된 63개의 분압 저항으로 구성되어, 64단계의 계조전압 V1∼V64를 각각 생성한다.
디코드 회로(70)는, 데이터 래치회로(54)에 유지되고 있는 표시 신호 SIG를 디코드 하고, 이 디코드 결과에 의거하여 각 디코드 출력 노드 Nd1, Nd2‥·(총칭 「디코드 출력 노드 Nd」)에 출력하는 전압을, 계조전압 V1∼V64 중에서 선택하여 출력한다.
그 결과, 디코드 출력 노드 Nd에는, 데이터 래치회로(54)에 유지된 1개의 화소 라인 분의 표시 신호 SIG에 대응한 표시 전압(계조전압 V1∼V64 중 하나)이 동시에(병렬로) 출력된다. 또한, 도 1에 있어서는, 제1열째 및 제2열째의 데이터 선 DLl, DL2에 대응하는 디코드 출력 노드 Nd1, Nd2이 대표적으로 도시되고 있다.
아날로그 앰프(80)는, 디코드 회로(70)로 디코드 출력 노드 Nd1, Nd2 ···에 출력된 각 표시 전압에 대응한 아날로그 전압을, 각각 데이터 선 DL1, DL2 ···에 출력한다.
소스 드라이버(40)는 소정의 주사 주기에 의거하여 일련의 표시 신호 SIG에 대응하는 표시 전압을 1화소 라인분씩 데이터 선 DL에 반복 출력하고, 게이트선 구동회로(30)는 그 주사 주기에 동기하여 게이트 선 GL1, GL2‥·를 순서대로 구동함으로써, 액정 어레이부(20)에 표시 신호 SIG에 근거한 화상의 표시가 행해진다.
또한, 도 1에는, 게이트선 구동회로(30) 및 소스 드라이버(40)가 액정 어레이부(20)와 일체로 형성된 액정표시장치(10)의 구성을 예시했지만, 게이트선 구동회로(30) 및 소스 드라이버(40)에 대해서는, 액정 어레이부(20)의 외부회로로서 설치하는 것도 가능하다.
도 2는, 게이트선 구동회로(30)의 구성을 나타내는 도면이다. 이 게이트선 구동회로(30)는, 종속 접속(캐스케이드 접속)한 복수의 시프트 레지스터 회로 SR1, SR2, SR3, SR4 ·‥로 구성되는 시프트 레지스터로 이루어지고 있다(설명의 편의상, 종속 접속하는 시프트 레지스터 회로 SR1, SR2 ··의 각각을 「단위 시프트 레지스터 회로」로 칭하는 것으로 하고, 이들을 「단위 시프트 레지스터 회로 SR」이라고 총칭한다). 각 단위 시프트 레지스터 회로 SR은, 1개의 화소 라인 즉 1개의 게이트 선 GL 마다 설치된다.
또 도 2에 나타내는 클록 발생기(31)는, 각각 위상이 다른 3상의 클록 신호 CLK1,CLK2, CLK3을 게이트선 구동회로(30)의 단위 시프트 레지스터 회로 SR에 입력하는 것으로, 이 클록 신호 CLK1, CLK2, CLK3은, 표시장치의 주사 주기에 동기한 타이밍으로 순서대로 활성화하도록 제어되고 있다.
각 단위 시프트 레지스터 회로 SR은, 입력 단자 IN, 출력 단자 OUT, 제1 및 제2클록 단자 A, B를 가지고 있다. 도 2와 같이, 각 단위 시프트 레지스터 회로 SR의 클록 단자 A, B에는, 클록 발생기(31)가 출력하는 클록 신호 CLK1, CLK2, CLK3 중 2개가 공급된다. 단위 시프트 레지스터 회로 SR의 출력 단자 OUT에는, 각각 게이트 선 GL이 접속한다. 또한 제1단째(제1스테이지)의 단위 시프트 레지스터 회로 SR1의 입력 단자 IN에는, 화상신호의 각 프레임 기간의 선두에 대응하는 스타트 펄스가 입력 신호로서 입력되고, 제2단 이후의 단위 시프트 레지스터 회로 SR의 입력 단자 IN에는, 그 전단의 출력 단자 OUT에 출력되는 출력 신호가, 입력 신호로서 입력된다. 각 단위 시프트 레지스터 회로 SR의 출력 신호는, 수평(또는 수직)주사 펄스로서 게이트 선 GL에 출력된다.
이 구성의 게이트선 구동회로(30)에 의하면, 각 단위 시프트 레지스터 회로 SR은, 클록 신호 CLK1, CLK2, CLK3에 동기하여, 전단으로부터 입력되는 입력 신호(전단의 출력 신호)를 시프트시키면서, 대응하는 게이트 선 GL 및 자신의 다음단의 단위 시프트 레지스터 회로 SR에 출력한다(단위 시프트 레지스터 회로 SR의 동작의 상세는 후술한다). 그 결과, 일련의 단위 시프트 레지스터 회로 SR은, 소정의 주사 주기에 근거한 타이밍으로 게이트 선 GL을 순차적으로 활성화시키는, 소위 게이트선 구동유닛으로서 기능한다.
여기에서, 본 발명의 설명을 용이하게 하기 위해, 종래의 단위 시프트 레지스터에 대하여 설명한다. 도 3은, 종래의 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 또한 게이트선 구동회로(30)에 있어서는, 종속 접속된 각 단위 시프트 레지스터 회로 SR의 구성은 실질적으로 모두 같은 구성이므로, 이하에서는 1개의 단위 시프트 레지스터 회로 SR의 구성에 대해서만 대표적으로 설명한다. 또한 이 단위 시프트 레지스터 회로 SR을 구성하는 트랜지스터는, 모두 동일 도전형의 전계효과 트랜지스터이고, 본 실시예에 있어서는 모두 N형 TFT로 한다.
도 3과 같이, 종래의 단위 시프트 레지스터 회로 SR은, 도 2에서 도시한 입력 단자 IN, 출력 단자 OUT, 제1클록 단자 A 및 제2클록 단자 B 외에, 저전위측 전원전위 VSS가 공급되는 제1전원단자 s1, 고전위측 전원전위 VDD1, VDD2가 각각 공급되는 제2전원단자 s2 및 제3전원단자 s3을 가지고 있다. 고전위측 전원전위 VDD1, VDD2는, 서로 동일 레벨이어도 된다. 그렇게 할 경우에는, 제2전원단자 s2와 제3전원단자 s3을 동일 단자로 구성해도 된다. 이하의 설명에서는, 저전위측 전원전위 VSS가 회로의 기준전위가 되지만, 실사용에서는 화소에 기록되는 데이터 의 전압을 기준으로 하여 기준전위가 설정되며, 예를 들면 고전위측 전원전위 VDD1, VDD2는 17V, 저전위측 전원전위 VSS는 -12V등으로 설정된다.
단위 시프트 레지스터 회로 SR의 출력단은, 출력 단자 OUT와 제1 클록 단자 A 사이에 접속하는 트랜지스터 Q1(제1 트랜지스터)과 출력 단자 OUT와 제1전원단자 s1 사이에 접속하는 트랜지스터 Q2(제2트랜지스터)로 구성되어 있다. 이하, 단위 시프트 레지스터 회로 SR의 출력단을 구성하는 트랜지스터 Q1의 게이트(제어 전극)가 접속하는 노드를 노드 N1(제1노드), 트랜지스터 Q2의 게이트 노드를 노드 N2(제2노드)로 정의한다.
트랜지스터 Q1의 게이트·소스간(즉 출력 단자 OUT와 노드 N1과의 사이)에는 승압용량 C이 설치되어 있다. 또 노드 N1과 제2전원단자 s2 사이에는 트랜지스터 Q3이 접속하고 있으며, 그 게이트는 입력 단자 IN에 접속하고 있다. 노드 N1과 제1전원단자 s1 사이에는, 트랜지스터 Q4 및 트랜지스터 Q5가 접속한다. 트랜지스터 Q4의 게이트는 제2클록 단자 B에 접속하고, 트랜지스터 Q5의 게이트는 노드 N2에 접속한다. 노드 N2와 제3전원단자 s3 사이에는, 다이오드 접속된 트랜지스터 Q6이 접속하고, 노드 N2와 제1전원단자 s1 사이에는 트랜지스터 Q7이 접속한다. 트랜지스터 Q7의 게이트는 노드 N1에 접속한다.
트랜지스터 Q7은 트랜지스터 Q6보다도 구동능력(전류를 흐르게 하는 능력)이 충분히 크게 설정되어 있다. 다시 말해, 트랜지스터 Q7의 온 저항은 트랜지스터 Q6의 온 저항보다도 작다. 따라서, 트랜지스터 Q7의 게이트 전위가 상승하면 노드 N2의 전위는 하강하고, 트랜지스터 Q7의 게이트 전위가 하강하면 노드 N2의 전위는 상승한다. 즉 트랜지스터 Q6 및 트랜지스터 Q7은, 노드 N1을 입력단으로 하고, 노드 N2를 출력단으로 하는 인버터를 구성하고 있다. 이 인버터는, 트랜지스터 Q6 및 트랜지스터 Q7의 온 저항값의 비에 의해 그 동작이 규정되는 「레시오형 인버터」이다. 이 인버터는, 출력 단자 OUT를 풀 다운시키기 위해서 트랜지스터 Q2를 구동하는 「풀 다운 구동회로」로서 기능하고 있다.
도 3의 단위 시프트 레지스터 회로 SR의 구체적인 동작을 설명한다. 게이트선 구동회로(30)를 구성하는 각 단위 시프트 레지스터 회로 SR의 동작은 실질적으로 모두 동일하므로, 1개의 단위 시프트 레지스터 회로 SR의 동작을 대표적으로 설명한다. 간단히 하기 위해, 이 단위 시프트 레지스터 회로 SR의 제1클록 단자 A에 클록 신호 CLK1이 입력되고, 제2클록 단자 B에 클록 신호 CLK3이 입력되는 것으로서 설명을 행한다(예를 들면 도 2에 있어서의, 단위 시프트 레지스터 회로 SR1, SR4 등이 이에 해당한다). 또한 이 단위 시프트 레지스터 회로 SR이 출력 단자 OUT에 출력하는 출력 신호를 Gn, 그 전단의 단위 시프트 레지스터 회로 SR의 출력 신호를 Gn -1로 정의한다.
우선 초기 상태로서, 노드 N1이 L(Low)레벨(VSS), 노드 N2가 H(High)레벨(VDD2-Vth(Vth:트랜지스터의 임계값 전압))이라고 가정한다(이하, 이 상태를 「리셋 상태」라고 칭한다). 또한 제1클록 단자 A(클록 신호 CLK1), 제2클록 단자 B(클록 신호 CLK3), 입력 단자 IN(전단의 출력 신호 Gn -1)은 모두 L레벨이라고 한다. 리셋 상태에서는, 트랜지스터 Q1이 오프(차단 상태), 트랜지스터 Q2가 온(전 도상태)이므로, 제1클록 단자 A(클록 신호 CLK1)의 레벨에 관계없이, 출력 단자 OUT(출력 신호 Gn)는 L레벨로 유지된다. 다시 말해, 이 단위 시프트 레지스터 회로 SR이 접속하는 게이트 선은 비선택 상태에 있다.
그 상태부터, 전단의 단위 시프트 레지스터 회로 SR의 출력 신호 Gn -1이 H레벨이 되면, 그것이 이 단위 시프트 레지스터 회로 SR의 입력 단자 IN에 입력되어 트랜지스터 Q3이 온이 된다. 이 때 노드 N2는 L레벨이므로 트랜지스터 Q5도 온 하고 있지만, 트랜지스터 Q3은 트랜지스터 Q5보다도 구동능력이 충분히 크게 설정되고 있어, 트랜지스터 Q3의 온 저항은 트랜지스터 Q5의 온 저항에 비해 충분히 낮기 때문에, 노드 N1의 레벨은 상승한다.
그것에 의해 트랜지스터 Q7이 전도하기 시작하여 노드 N2의 레벨은 하강한다. 그렇게 되면 트랜지스터 Q5의 저항이 높아지고, 노드 N1의 레벨이 급속히 상승하여 트랜지스터 Q7을 충분히 온으로 한다. 그 결과 노드 N2는 L레벨(VSS)이 되어, 트랜지스터 Q5가 오프가 되고 노드 N1이 H레벨(VDD1-Vth)이 된다. 이렇게 노드 N1이 H레벨, 노드 N2가 L레벨의 상태(이하, 이 상태를 「세트 상태」로 칭한다)에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프가 된다. 또한, 전단의 출력 신호 Gn -1이 L레벨로 되돌아와 트랜지스터 Q3이 오프해도, 노드 N1은 플로팅 상태가 되므로 이 세트 상태는 그 후도 유지된다.
세트 상태에서는, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프이므로, 제1클록 단자 A의 클록 신호 CLK1이 H레벨이 되면, 출력 단자 OUT의 레벨이 상승한다. 이 때 승압용량 C 및 트랜지스터 Q1의 게이트·채널간 용량(게이트 용량)에 의한 결합에 의해, 노드 N1의 레벨은 특정한 전압(이하 「승압량△V」)만 승압된다. 그 때문에 출력 단자 OUT의 레벨이 상승해도 트랜지스터 Q1의 게이트·소스간 전압은 임계값 전압(Vth)보다도 크게 유지되어, 이 트랜지스터 Q1은 저임피던스를 유지한다. 따라서, 출력 신호 Gn의 레벨은 제1클록 단자 A의 레벨에 따라 변화된다. 특히, 트랜지스터 Q1의 게이트·소스간 전압이 충분히 클 경우 트랜지스터 Q1은 비포화 동작하므로, 임계값 전압분의 손실은 없고, 출력 단자 OUT는 클록 신호 CLK1과 동레벨이 된다. 따라서, 제1클록 단자 A에 입력되는 클록 신호 CLK1이 H레벨인 동안은, 출력 신호 Gn도 H레벨이 되어 게이트 선의 선택 상태가 된다. 그 후에 클록 신호 CLK1이 L레벨로 되돌아오면 출력 신호 Gn도 L레벨이 되어서 게이트 선의 비선택 상태로 되돌아간다.
그 후에 제2클록 단자 B의 클록 신호 CLK3이 H레벨이 되면, 트랜지스터 Q4가 온이 되므로 노드 N1이 L레벨이 되고, 그에 따라 트랜지스터 Q7이 오프가 되므로 노드 N2는 H레벨이 된다. 다시 말해, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온의 리셋 상태로 되돌아간다.
이상의 동작을 정리하면, 단위 시프트 레지스터 회로 SR에 있어서는, 입력 단자 IN에 신호(스타트 펄스 또는 전단의 출력 신호 Gn -1)가 입력되지 않는 동안은 리셋 상태에 있고, 그 동안 노드 N2가 H레벨(VDD2-Vth)로 유지되는 것으로, 출력 단자 OUT(게이트 선)는 저임피던스의 L레벨(VSS)로 유지된다. 그리고 입력 단자 IN에 신호가 입력되면, 그 타이밍으로 노드 N2가 L레벨(VSS)이 됨과 동시에 노드 N1이 H레벨(VDD1-Vth)로 충전되어 세트 상태가 된다. 다시 말해, 단위 시프트 레지스터 회로 SR에서는, 입력 단자 IN에 입력되는 신호에 의해, 세트 상태가 되는 타이밍이 규정된다.
세트 상태에서는 제1클록 단자 A의 신호(클록 신호 CLK1)가 H레벨이 되면 노드 N1의 전위가 승압량 △V만큼 높아지고, 제1클록 단자 A가 H레벨인 동안, 출력 단자 OUT가 H레벨이 되어 게이트 선을 활성화한다(이 때문에 노드 N1은 「승압 노드」로 칭하는 경우도 있다). 그 후 제2클록 단자 B에 신호(클록 신호 CLK3)가 입력되면, 노드 N1이 L레벨(VSS), 노드 N2가 H레벨(VDD2-Vth)로 되돌아와, 원래의 리셋 상태가 된다(이 때문에 노드 N2는 「리셋 노드」로 칭하는 경우도 있다). 다시 말해, 단위 시프트 레지스터 회로 SR에서는, 제2클록 단자 B에 입력되는 신호에 의해, 세트 상태가 되는 타이밍이 규정된다.
이와 같이 동작하는 복수의 단위 시프트 레지스터 회로 SR을 도 2와 같이 종속 접속하여, 게이트선 구동회로(30)를 구성하면, 제1단째의 단위 시프트 레지스터 회로 SR1의 입력 단자 IN에 입력된 입력 신호(스타트 펄스)는, 도 4에 나타내는 타이밍 도와 같이, 클록 신호 CLK1, CLK2, CLK3에 동기한 타이밍으로 시프트되면서, 단위 시프트 레지스터 회로 SR2, SR3‥·으로 순서대로 전달된다. 그것에 의하여, 게이트선 구동회로(30)는, 소정의 주사 주기로 게이트 선 GL1, GL2, GL3‥·을 순서대로 구동할 수 있다.
위의 예에서는, 복수의 단위 시프트 레지스터 회로 SR이 3상 클록에 의거하 여 동작하는 예를 도시했지만, 2상 클록 신호를 사용하여 동작시키는 것도 가능하다. 도 5는 그 경우에 있어서의 게이트선 구동회로(30)의 구성을 나타내는 도면이다.
이 경우도, 게이트선 구동회로(30)는, 종속 접속한 복수의 단위 시프트 레지스터 회로 SR에 의해 구성된다. 다시 말해, 각 단위 시프트 레지스터 회로 SR의 입력 단자 IN에는, 그 전단의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT가 접속한다. 단, 제1단째의 단위 시프트 레지스터 회로 SR의 입력 단자 IN에는, 스타트 펄스가 입력 신호로서 입력된다.
이 경우에 있어서의 클록 발생기(31)는, 서로 역상의 2상 클록인 클록 신호 CLK, /CLK를 출력하는 것이다. 각각의 단위 시프트 레지스터 회로 SR의 제1클록 단자 A에는, 인접하는 단위 시프트 레지스터 회로 SR에 서로 역상의 클록 신호가 입력되도록, 그 클록 신호 CLK, /CLK의 한 쪽이 입력된다. 또 도 5에 나타나 있는 바와 같이, 각 단위 시프트 레지스터 회로 SR의 제2클록 단자 B에는, 그 후단(이 예에서는 다음단)의 단위 시프트 레지스터 회로 SR의 출력 단자 OUT가 접속된다.
도 5와 같이 구성된 게이트선 구동회로(30)에 있어서의 단위 시프트 레지스터 회로 SR의 동작을 설명한다. 여기에서도, 1개의 단위 시프트 레지스터 회로 SR의 동작을 대표적으로 설명한다. 간단히 하기 위해, 단위 시프트 레지스터 회로 SR의 제1클록 단자 A에 클록 신호 CLK가 입력되는 것으로서 설명을 행한다(예를 들면 도 5에 있어서의 단위 시프트 레지스터 회로 SR1, SR3등이 이에 해당한다). 또 한 이 단위 시프트 레지스터 회로 SR의 출력 신호를 Gn, 그 전단 및 다음단의 단위 시프트 레지스터 회로 SR의 출력 신호를 각각 Gn -1 및 Gn +1로 정의한다.
우선 초기 상태로서, 노드 N1이 L레벨(VSS), 노드 N2가 H레벨(VDD2-Vth)의 리셋 상태를 가정한다. 또한 제1클록 단자 A(클록 신호 CLK), 제2클록 단자 B(다음단의 출력 신호 Gn +1), 입력 단자 IN(전단의 출력 신호 Gn-1)은 모두 L레벨이라고 한다.
그 상태부터, 전단의 출력 신호 Gn -1이 H레벨이 되면, 그것이 이 단위 시프트 레지스터 회로 SR의 입력 단자 IN에 입력되어 트랜지스터 Q3이 온이 되고, 노드 N1의 레벨은 상승한다. 그것에 의해 트랜지스터 Q7이 전도하기 시작하여, 노드 N2의 레벨은 하강한다. 그렇게 되면 트랜지스터 Q5의 저항이 높아져, 노드 N1의 레벨이 급속히 상승하여 트랜지스터 Q7을 충분히 온으로 한다. 그 결과 노드 N2는 L레벨(VSS)이 되어, 트랜지스터 Q5가 오프가 되고 노드 N1이 H레벨(VDD1-Vth)이 된다. 그 결과, 트랜지스터 Q1이 온, 트랜지스터 Q2가 오프가 되는 세트 상태가 된다.
그리고, 클록 신호 CLK가 H레벨이 되어 출력 단자 OUT의 레벨이 상승하면, 승압용량 C 및 트랜지스터 Q1의 게이트·채널간 용량에 의한 결합에 의해 노드 N1의 레벨은 특정한 전압(승압량△V)만큼 승압된다. 따라서, 출력 신호 Gn의 레벨은 제1클록 단자 A의 레벨에 따라 변화되고, 클록 신호 CLK가 H레벨인 동안은 출력 신호 Gn도 H레벨이 된다. 그 후에 클록 신호 CLK가 L레벨로 되돌아오면 출력 신호 Gn 도 L레벨로 되돌아온다.
출력 신호 Gn이 다음단의 단위 시프트 레지스터 회로 SR에 전달된 후, 다음단의 출력 신호 Gn +1이 H레벨이 되면, 그것이 제2클록 단자 B에 입력되어 트랜지스터 Q4가 온이 되고 노드 N1이 L레벨이 된다. 그에 따라 트랜지스터 Q7이 오프가 되므로 노드 N2는 H레벨이 된다. 다시 말해, 이 단위 시프트 레지스터 회로 SR은 리셋 상태로 되돌아가고, 트랜지스터 Q1이 오프, 트랜지스터 Q2가 온이 된다.
이와 같이, 게이트선 구동회로(30)가 도 5와 같이 구성되어 있을 경우에 있어서도, 각각의 단위 시프트 레지스터 회로 SR의 동작은, 제2클록 단자 B에 입력되는 신호가 다음단의 출력 신호 Gn +1인 것을 제외하면 도 2의 경우와 거의 동일하다.
이상의 동작을, 도 5과 같이 종속 접속된 단위 시프트 레지스터 회로 SR1, SR2, ‥·가 순차적으로 행한다. 그것에 의하여, 제1단째의 단위 시프트 레지스터 회로 SR1의 입력 단자 IN에 입력된 입력 신호(스타트 펄스)가, 클록 신호 CLK, /CLK에 동기하여 시프트되면서, 단위 시프트 레지스터 회로 SR2, SR3, ‥·으로 순서대로 전달된다. 그 결과, 게이트선 구동회로(30)는, 도 6에 나타내는 타이밍 도 와 같이, 클록 신호 CLK, /CLK에 동기하여, 게이트 선 GL1, GL2, GL3, ‥·을 순서대로 구동할 수 있다.
단, 도 5의 구성에서는, 각 단위 시프트 레지스터 회로 SR은, 제2클록 단자 B에 다음단의 단위 시프트 레지스터 회로 SR의 출력 신호 Gn +1이 입력되므로, 다음단의 단위 시프트 레지스터 회로 SR이 적어도 한번 동작한 후가 아니면 리셋 상태 (즉 상기의 초기 상태)가 되지 않는다. 각 단위 시프트 레지스터 회로 SR은, 리셋 상태를 거치지 않으면 도 6에 나타나 있는 바와 같은 통상 동작을 행할 수 없다. 따라서 도 5의 구성의 경우에는, 통상 동작에 앞서, 더미의 입력 신호를 단위 시프트 레지스터 회로 SR의 제1단째부터 최종단까지 전달시키는 더미 동작을 행하게 할 필요가 있다. 또는, 각 단위 시프트 레지스터 회로 SR의 노드 N2와 제3전원단자 s3(고전위측 전원) 사이에 리셋용의 트랜지스터를 별도 설치하여, 통상 동작 전에 강제적으로 노드 N2를 충전하는 리셋 동작을 행해도 좋다. 단, 그 경우는 리셋용의 신호 라인이 별도 필요하게 된다.
여기에서, 먼저 서술한 종래의 단위 시프트 레지스터 회로 SR에 있어서의 오동작의 문제를 상세히 설명한다. 이하에서는, 단위 시프트 레지스터 회로 SR을 구성하는 각 트랜지스터는 a-Si TFT라고 한다.
도 6의 최하단에, 도 5의 게이트선 구동회로(30)에 있어서의 단위 시프트 레지스터 회로 SR1의 노드 N2의 전압파형을 나타낸다. 상기한 바와 같이, 입력 단자 IN의 신호(스타트 펄스 혹은 전단의 출력 신호 Gn -1)가 H레벨이 되면, 노드 N2는 L레벨로 천이하지만, 바로 제2클록 단자 B의 신호(다음단의 출력 신호 Gn +1)에 의해 H레벨로 복귀되고, 그 후 약 1프레임 기간(약 16ms) H레벨로 유지된다(도시는 생략하지만, 이것은 도 2의 케이스에서도 동일하다). 즉 각 단위 시프트 레지스터 회로 SR에 있어서의, 트랜지스터 Q2 및 트랜지스터 Q5의 게이트는, 약 1프레임 기간 계속적(직류적)으로 순 바이어스 된다. 따라서 단위 시프트 레지스터 회로 SR가 a-Si-TFT에 의해 구성되어 있을 경우에는, 트랜지스터 Q2, Q5는 임계값 전압이 순방향으로 시프트하여 구동능력이 저하한다.
단위 시프트 레지스터 회로 SR이 게이트 선의 비선택 기간에 있고, 리셋 상태(노드 N1이 L레벨, 노드 N2이 H레벨)로 되어 있을 경우를 상정한다. 이 상태에서는 트랜지스터 Q1은 오프하고 있지만, 그 드레인이 접속하는 제1클록 단자 A에는 클록 신호 CLK가 반복하여 입력된다.
이 때 트랜지스터 Q1의 드레인과 게이트 사이의 오버랩 용량에 의한 결합에 의해, 클록 신호 CLK의 입력에 따라 노드 N1의 전압이 변동한다. 즉 클록 신호 CLK의 상승시에 노드 N1이 충전되고, 그 후 트랜지스터 Q5를 통해 방전되는 행동이 반복하여 행해진다. 따라서 노드 N1에는, 톱니형상의 반복 파형의 노이즈가 발생한다. 이 노이즈에 의해 트랜지스터 Q7이 온 하면, 노드 N2의 레벨이 하강하게 된다.
상기한 바와 같이 단위 시프트 레지스터 회로 SR의 트랜지스터 Q2, Q5의 게이트·소스간은 직류적으로 순 바이어스 되므로, 이 트랜지스터 Q2, Q5는 구동능력이 시간과 함께 저하한다. 그러한 상태에서 노드 N2의 레벨이 저하하면, 트랜지스터 Q5는 노드 N1의 노이즈에 의한 전하를 빠르게 방전할 수 없어, 노드 N1의 레벨이 더욱 상승한다. 따라서 트랜지스터 Q1의 저항값이 내려가므로, 클록 신호 CLK가 H레벨이 되었을 때 출력 단자 OUT에 전하가 공급되게 된다. 또 이 때 트랜지스터 Q2의 구동능력도 저하하고 있기 때문에, 트랜지스터 Q2는 출력 단자 OUT의 전하를 신속하게 방전할 수 없어, 출력 단자 OUT의 레벨이 상승하게 된다. 즉, 비선택 상태에 있어야 할 게이트 선이 선택 상태가 된다는 오동작이 발생하여, 액정표시장치(10)의 표시 불량이 발생한다. 이하, 이 문제를 해결할 수 있는 본 발명에 따른 시프트 레지스터 회로에 관하여 설명한다.
도 7은, 실시예 1에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 동 도면과 같이, 이 단위 시프트 레지스터 회로 SR의 출력단은, 출력 단자 OUT와 제1클록 단자 A 사이에 접속하는 트랜지스터 Q1(제1트랜지스터)과, 출력 단자 OUT와 제1전원단자 s1 사이에 접속하는 트랜지스터 Q2(제2트랜지스터)에 의해 구성되어 있다. 또한 트랜지스터 Q1의 게이트(제어 전극)와 소스 사이 즉 노드 N1과 출력 단자 OUT 사이에는 승압용량 C가 설치된다. 노드 N1과 제2전원단자 s2 사이에는, 게이트가 입력 단자 IN에 접속하는 트랜지스터 Q3이 접속하고 있으며, 노드 N1과 제1전원단자 s1 사이에는, 게이트가 제2클록 단자 B에 접속하는 트랜지스터 Q4와, 게이트가 노드 N2에 접속한 트랜지스터 Q5가 접속하고 있다. 이상의 구성은 도 3에 나타낸 종래의 단위 시프트 레지스터 회로 SR과 같다.
본 실시예에 따른 단위 시프트 레지스터 회로 SR도, 노드 N1을 입력단으로 하고, 노드 N2를 출력단으로 하는 인버터(제 1풀 다운 구동회로)를 구비하고 있다. 본 실시예에 있어서는, 이 인버터는 트랜지스터 Q6, Q7A, Q7B, Q8에 의해 구성된다. 도 7과 같이, 트랜지스터 Q6은 다이오드 접속되고 있으며, 노드 N2와 제3전원단자 s3 사이에 접속하고 있다. 트랜지스터 Q7A, Q7B는 노드 N2과 제1전원단자 s1 사이에 직렬로 접속하고, 각각의 게이트는 노드 N1에 접속하고 있다. 또 트랜지스터 Q7A와 트랜지스터 Q7B와의 접속 노드를 N3으로 정의하면, 트랜지스터 Q8은 이 노드 N3과 고전위측 전원전위 VDD3이 공급되는 제4전원단자 s4 사이에 접속되고 있으며, 그 게이트는 노드 N2에 접속하고 있다. 트랜지스터 Q8은, 노드 N2의 전위로 제어되고, 제 4전원단자 s4에서 노드 N3으로 귀환 전류를 흐르게 하도록 기능한다. 이상과 같은 구성의 인버터는 「슈미트·트리거 회로」로 부는 경우도 있다(예를 들면 일본국 특개소 56-96525호 공보참조).
고전위측 전원전위 VDD3은, 노드 N2가 H레벨이 되어 트랜지스터 Q8이 온 했을 때, 노드 N3을 소정의 레벨로 충전하는 것이 가능한 전위이며, 예를 들면 고전위측 전원전위 VDD1, VDD2와 동일 레벨이라도 된다. 예를 들면 고전위측 전원전위 VDD3을 고전위측 전원전위 VDD2와 동일 레벨로 할 경우에는, 도 6에 나타내는 바와 같이, 제3전원단자 s3과 제4전원단자 s4를 서로 접속하여, 양자를 동일한 단자로 구성해도 좋다(즉, 제3전원단자 s3을 제4전원단자 s4로서도 기능시킨다). 그와 같이 하는 것으로, 전원공급을 위한 배선의 점유 면적은 삭감된다. 설명의 간단화를 위해, 이하에 있어서는 도 8의 회로 구성에 의거하여 설명을 행한다.
도 3과 도 8을 비교하여 알 수 있는 바와 같이, 종래의 단위 시프트 레지스터 회로 SR이 구비하는 풀 다운 구동회로는 도 9에 나타내는 인버터이며, 본 실시예에 따른 풀 다운 구동회로는 도 10에 나타내는 인버터이다. 본 실시예에 따른 단위 시프트 레지스터 회로 SR은, 이 인버터의 회로 구성이 종래의 것과 다르지만, 논리적인 동작은 먼저 도 4 또는 도 6을 사용하여 설명한 종래의 것과 같다. 따라서, 본 실시예에 따른 단위 시프트 레지스터 회로 SR의 동작에 관한 설명은 생략한다.
도 11은, 도 9 및 도 10에 나타낸 인버터의 입출력 전압특성을 나타내는 그래프이다. 도 11과 같이, 도 9의 인버터에서는 입력 전압이 구동 트랜지스터 Q7의 임계값 전압 Vth를 넘으면 이 트랜지스터 Q7이 전도하기 시작하여 출력 전압이 하강하기 시작하지만, 도 10의 인버터에서는, 종래의 인버터에 비하여 출력 레벨이 하강을 시작하는 전압(인버터의 임계값 전압=VT)이 그보다도 높다.
도 10의 인버터에서는, 입력 전압이 L레벨, 출력 전압이 H레벨일 때는 트랜지스터 Q8이 온이 되므로, 트랜지스터 Q7A의 소스(노드 N3)는 순 바이어스 된다. 트랜지스터 Q7A는 게이트의 전위가 소스의 전위보다도 임계값 Vth이상 높아지지 않으면 전도하지 않으므로, 도 10의 인버터를 반전시키기 위해서는, 입력 전위(노드 N1의 전위)가 바이어스된 노드 N3의 전위보다도 더욱 임계값 전압 Vth이상 높아질 필요가 있다. 따라서 상기한 바와 같이, 도 10의 인버터의 임계값 전압이, 도 9의 인버터의 그것보다도 높아지게 된다.
도 10의 인버터의 동작 원리를 설명한다. 우선, 입력 전압이 L레벨이라고 한다. 그 상태에서는, 트랜지스터 Q7A, Q7B가 오프이므로 출력 전압은 H레벨(VDD2-Vth)이다. 그 때문에 트랜지스터 Q8은 온 하고 있고, 노드 N3은 VDD-2×Vth의 레벨로 바이어스 되고 있다.
그리고 입력 레벨이 상승하기 시작하여 트랜지스터 Q7B의 임계값 전압(Vth)을 넘으면, 트랜지스터 Q7A가 전도하기 시작하여 노드 N3의 레벨이 저하하지만, 트랜지스터 Q7A는 입력 레벨이 노드 N3의 전위보다도 Vth이상 높아지지 않으면 전도하지 않으므로, 그때까지는 H레벨은 유지된다. 그리고 또한 입력 전압이 상승하여 결국 노드 N3의 전위보다도 Vth이상 높아지면, 트랜지스터 Q7A가 전도하기 시작한다.
그러면 이 인버터내에서, 트랜지스터 Q7A의 구동능력 상승→출력 전압의 레벨 저하→트랜지스터 Q8의 구동능력 저하→노드 N3의 레벨 저하→트랜지스터 Q7A의 구동능력 상승→·‥이라는 정귀환 루프가 구성되고, 도 11의 그래프와 같이 급격하게 반전한다.
또한 입력 전압이 H레벨 상태로부터 하강할 때는, 입력 전압이 인버터의 임계값 전압 VT까지 떨어지면, 트랜지스터 Q7A의 구동능력저하→출력 전압의 레벨 상승→트랜지스터 Q8의 구동능력 상승→노드 N3의 레벨 상승→트랜지스터 Q7A의 구동능력저하→‥·라는 상기와 반대의 루프가 구성되며, 이 경우에도 인버터는 급격하게 반전한다.
이상과 같이, 도 10의 인버터는, 도 9의 인버터에 비교하여 임계값 전압이 높다. 따라서 도 10의 인버터가 풀 다운 구동회로로서 이용되고 있는 본 실시예에 따른 단위 시프트 레지스터 회로 SR에 있어서는, 노드 N1이 L레벨인 리셋 상태에 이 레벨이 어느 정도 변동했다고 해도, 노드 N2의 레벨 저하가 일어나기 어렵다. 따라서, 트랜지스터 Q1이 오프의 기간에, 오버랩 용량에 기인하는 노이즈가 노드 N1에 생겨도 노드 N2의 레벨 저하는 방지된다. 따라서, 리셋 상태에 있어서의 노드 N1의 노이즈에 의한 오동작의 문제를 해결할 수 있다. 그 결과, 본 실시예에 따른 단위 시프트 레지스터 회로 SR에 의해 구성된 게이트선 구동회로를 가지는 표시장치에 있어서의 표시불량을 방지할 수 있다.
특히, 단위 시프트 레지스터 회로 SR이 a-Si TFT로 구성되어 있을 경우에는, 게이트가 노드 N2에 접속한 트랜지스터 Q2, Q5의 구동능력이 저하하여 상기의 오동작의 문제가 발생하기 쉽기 때문에, 본 발명의 적용은 효과적이다.
<실시예 2>
도 12는, 본 발명의 실시예 2에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 본 실시예에서는, 트랜지스터 Q3의 드레인을 전원이 아닌 입력 단자 IN에 접속시킨다. 그것에 의해 전원공급을 위한 배선의 점유 면적을 삭감할 수 있다. 단, 입력 단자 IN에는 그 전단의 출력 단자 OUT가 접속하므로, 각 단위 시프트 레지스터 회로 SR의 출력단으로의 부하가 커져서, 회로 동작의 속도가 열화하는 경우도 있음에 유의해야 한다.
<실시예 3＞
TFT를 포함하는 전계효과 트랜지스터는, 게이트에 임계값 전압이상의 전압이 인가되었을 때, 게이트 절연막을 통한 게이트 전극의 바로 아래에 형성되는 도전성 채널에 의해 드레인·소스간이 전기적으로 접속됨으로써 전도하는 소자이다. 따라서, 전도상태의 전계효과 트랜지스터는, 게이트와 채널을 양쪽 전극으로 하여, 게이트 절연막을 유전체층으로 하는 용량소자(게이트 용량)로서도 기능할 수 있다.
도 13은 실시예 3에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 실시예 1에서는, 노드 N1의 승압을 효율적으로 행하기 위해, 트랜지스터 Q1의 드레인·소스간에 승압용량 C를 설치했지만, 본 실시예에서는 그것을 트랜지스터 Q1의 게이트 용량으로 치환하고 있다. 그 경우, 도 13의 회로도와 같이 승압용량 C는 불필요하다.
통상, 반도체집적회로 내에 형성되는 용량소자의 유전체층이 되는 절연막의 두께는, 트랜지스터의 게이트 절연막의 두께와 같아지므로, 용량소자를 트랜지스터의 게이트 용량으로 치환하는 경우에는, 그 용량소자와 동일면적의 트랜지스터로 대체할 수 있다. 다시 말해, 도 13에 있어서 트랜지스터 Q1의 게이트 폭을 상당 분 넓게 하는 것으로, 실시예 1에 따른 도 8의 회로와 동등한 승압동작을 실현할 수 있다. 또 트랜지스터 Q1의 게이트 폭을 넓게 함으로써 그 구동능력이 높아지므로, 결과적으로 출력 신호의 상승 및 하강속도가 빠르게 되어, 동작의 고속화를 도모할 수 있다는 이점도 있다.
<실시예 4>
예를 들면 도 3에 도시한 종래의 단위 시프트 레지스터 회로 SR에 있어서, 노드 N1과 제1전원단자 s1(저전위측 전원전위 VSS) 사이에는, 트랜지스터 Q4, Q5의 2개가 접속하고 있다. 그 중 트랜지스터 Q4는 주로, H레벨에 있는 노드 N1의 전하를 방전하여 L레벨로 천이시키는 역할을 하고 있으며, 트랜지스터 Q5는 주로, L레벨이 된 노드 N1을 저전위측 전원전위 VSS에 고정하는 역할을 하고 있다.
가령 종래의 단위 시프트 레지스터 회로 SR로부터 트랜지스터 Q5가 생략되었다고 해도, L레벨이 된 후의 노드 N1이 플로팅 상태가 될 뿐이므로, 이론적인 동작은 가능하다. 트랜지스터 Q5를 생략하면 그만큼 장치의 축소화를 도모할 수 있다는 이점이 있기 때문에, 트랜지스터 Q5를 가지지 않는 구조의 레벨 시프트 회로도 제안되고 있다(상기의 특허문헌 2).
단, 트랜지스터 Q5는 L레벨에 있는 노드 N1의 노이즈의 방전 경로가 되므로, 그것이 생략되면 트랜지스터 Q1의 오버랩 용량에 기인하는 노이즈의 영향이 커지고, 그것에 의한 오동작의 문제가 현저하게 된다. 그래서 본 실시예에서는, 본 발명을 트랜지스터 Q5를 가지지 않는 구조의 단위 시프트 레지스터 회로 SR에 적용함으로써, 그 문제를 해결된다.
도 14는, 실시예 4에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 동 도면과 같이, 이 단위 시프트 레지스터 회로 SR은, 도 8의 회로에 대하여, 트랜지스터 Q5가 생략된 구조를 가지고 있다. 또 실시예 2가 적용되고 있으며, 트랜지스터 Q3의 드레인을 입력 단자 IN에 접속시켜, 전원공급을 위한 배선의 점유 면적의 삭감을 도모하고 있다. 또한 실시예 3이 적용되고 있으며, 승압용량 C도 생략되고 있다.
상기한 바와 같이 트랜지스터 Q5는 L레벨에 있는 노드 N1의 노이즈의 방전 경로였기 때문에, 도 14와 같이 그것을 가지지 않는 단위 시프트 레지스터 회로 SR에서는, 트랜지스터 Q1의 오버랩 용량에 기인하는 노이즈에 의해, 리셋 상태에서의 노드 N1의 레벨 변동이 커지기 쉽다. 그러나 도 14의 단위 시프트 레지스터 회로 SR에서는, 노드 N1을 입력단으로 하고, 노드 N2를 출력단으로 하는 인버터(풀 다운 구동회로)가 트랜지스터 Q6, Q7A, Q7B, Q8에 의해 도 10과 같이 구성되어 있으며, 그 임계값 전압은 높다. 따라서 이 인버터는 리셋 상태에 있어서의 노드 N1의 노이즈의 영향을 받기 어려우며, 이 노이즈에 의한 오동작은 방지된다. 이와 같이 본 발명은 트랜지스터 Q5를 가지지 않는 구조의 단위 시프트 레지스터 회로 SR에 대해서 특히 효과적이다.
또 도 14와 같이, 트랜지스터 Q5를 생략함과 동시에, 실시예 2를 적용하여 전원배선을 생략하고, 또한 실시예 3을 적용하여 승압용량 C를 생략하면, 단위 시프트 레지스터 회로 SR의 형성 면적을 보다 작게 할 수 있어 표시장치의 소형화에 효과적이다.
<실시예 5>
예를 들면 도 3에 나타낸 종래의 단위 시프트 레지스터 회로 SR에 있어서, 입력 단자 IN으로의 입력 신호(스타트 펄스 또는 전단의 출력 신호 Gn -1)가 H레벨이 되기 직전은 리셋 상태이므로 트랜지스터 Q5는 온 상태에 있다.
따라서 먼저 말한 바와 같이, 입력 단자 IN이 H레벨이 되어 단위 시프트 레지스터 회로 SR이 리셋 상태에서 세트 상태로 이행할 때에는, 다음과 같은 단계를 밟는다. 다시 말해, 입력 단자 IN이 H레벨이 되면, 트랜지스터 Q3과 트랜지스터 Q5의 온 저항의 비에 따라 노드 N1의 레벨이 상승하고, 그에 따라 트랜지스터 Q7이 전도하기 시작하여 노드 N2의 레벨을 하강시킨다. 그것에 의하여, 트랜지스터 Q5의 저항이 더욱 높아지게 되어 노드 N1의 레벨이 더욱 상승하고, 트랜지스터 Q7이 충분히 온이 되어 노드 N2가 L레벨(VSS)이 된다. 따라서 트랜지스터 Q5가 오프가 되므로 노드 N1은 H레벨(VDD1-Vth)이 된다. 그 결과 단위 시프트 레지스터 회로 SR은 세트 상태가 된다.
단위 시프트 레지스터 회로 SR에서는, 리셋 상태에서 세트 상태로 전환될 때 이상의 동작을 거치므로, 그 전환에 비교적 장시간을 요하고 있었다. 그것은 단위 시프트 레지스터 회로 SR의 동작의 고속화를 방해하고, 나아가서는 단위 시프트 레지스터 회로 SR을 게이트선 구동회로에 사용한 표시장치의 고해상도화의 방해가 된다.
그 대책으로서는, 예를 들면 도 15에 나타나 있는 바와 같이 노드 N2와 제1전원단자 s1(저전위측 전원전위 VSS) 사이에, 게이트가 입력 단자 IN에 접속한 트랜지스터 Q9를 설치하는 것을 생각할 수 있다. 도 15의 회로에 의하면, 입력 단자 IN이 H레벨이 되었을 때 트랜지스터 Q9가 온 하고, 노드 N2를 순간적으로 L레벨이 된다. 또한 그것에 따라 트랜지스터 Q5가 오프가 되므로, 노드 N1의 레벨은 고속으로 H레벨이 된다. 다시 말해, 리셋 상태에서 세트 상태로의 전환이 순간적으로 행해지므로, 단위 시프트 레지스터 회로 SR의 동작의 고속화에 기여할 수 있다.
그러나, 도 15의 단위 시프트 레지스터 회로 SR이 게이트선 구동회로 회로에 이용되었을 경우에는, 다음과 같은 문제가 생긴다. 다시 말해, 게이트 선은 다수의 데이터 선(도 1의 데이터 선 DL1, DL2‥·)과 교차하고 있기 때문에, 데이터 선과의 사이의 기생 용량에 의한 결합에 의해, 데이터 선으로의 데이터의 기록시, 혹은 대향전극(도 1의 공통 전극 노드 NC)의 극성반전시에 있어서, 게이트 선에 노이즈가 가해지기 쉽다. 단위 시프트 레지스터 회로 SR이 리셋 상태일 때, 그 노이즈가 게이트선을 통해 입력 단자 IN에 가해지면, 트랜지스터 Q9에 전류가 흘러 노드 N2의 L레벨을 저하시킨다.
그 결과, 트랜지스터 Q2, Q5는 구동능력이 저하하므로, 단위 시프트 레지스 터 회로 SR은, 트랜지스터 Q1의 오버랩 용량에 기인하는 노드 N1의 노이즈의 영향을 받기 쉬워지므로, 실시예 1에서 설명한 종래의 레벨 시프트 회로의 오동작과 같은 문제가 생긴다. 특히 단위 시프트 레지스터 회로 SR이 a-Si TFT에 의해 구성되어 있을 경우에는, 트랜지스터 Q2, Q5는 구동능력은 시간과 함께 더욱 저하하므로, 그 문제는 현저하게 된다. 본 실시예에서는, 이 문제를 해결하는 것이 가능한 단위 시프트 레지스터 회로 SR을 제안한다.
다시 도 15의 회로를 참조하여, 트랜지스터 Q6 및 트랜지스터 Q9에 착안하면, 그것들은 입력 단자 IN을 입력단으로 하고, 노드 N2를 출력단으로 하는, 도 9에 나타낸 인버터를 구성하고 있다. 입력 단자 IN에 가해지는 노이즈에 의해, 노드 N2의 레벨이 내려간다는 상기의 문제는, 이 인버터가 노이즈의 영향을 받기 쉬운 원인이 되고 있다.
도 16은, 실시예 5에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 동 도면과 같이, 이 단위 시프트 레지스터 회로 SR은, 노드 N2와 제1전원단자 s1 사이에 직렬로 접속하며, 모두 게이트가 입력 단자 IN에 접속한 트랜지스터 Q9A, Q9B를 가지고 있다. 또 트랜지스터 Q9A와 트랜지스터 Q9B와의 접속 노드를 노드 N4로 정의하면, 트랜지스터 Q8은 이 노드 N4와 제3전원단자 s3 사이에 접속되고 있으며, 그 게이트는 노드 N2에 접속한다. 즉 본 실시예의 트랜지스터 Q8은, 노드 N2의 전위로 제어되고, 제3전원단자 s3에서 노드 N4로 귀환전류를 흐르게 하도록 기능한다. 따라서, 트랜지스터 Q6, Q8, Q9A, Q9B에 의해, 이른바 「슈미트·트리거회로」가 구성되어 있다.
즉, 도 16의 단위 시프트 레지스터 회로 SR은, 트랜지스터 Q6, Q7로 이루어지며, 노드 N1을 입력단으로 하고, 노드 N2를 출력단으로 하는 제1의 인버터에 추가로, 트랜지스터 Q6, Q8, Q9A, Q9B로 이루어지며, 입력 단자 IN을 입력단으로 하고, 노드 N2를 출력단으로 하는 제2의 인버터를 구비하고 있다(트랜지스터 Q6은 제1의 인버터와 제2의 인버터로 공유되고 있다). 이 제2의 인버터도, 출력 단자 OUT를 풀 다운시키기 위해 트랜지스터 Q2를 구동하는 풀다운 구동회로(제2 풀다운 구동회로)이다. 도 16에서 알 수 있는 바와 같이, 제1의 인버터는 도 9에 나타낸 구성이고, 제2의 인버터는 도 10에 나타낸 구성이다.
제2의 인버터에 있어서는, 노드 N2가 H레벨일 때 트랜지스터 Q8이 온이 되므로, 트랜지스터 Q9A의 소스(노드 N4)는 순 바이어스 된다. 트랜지스터 Q9A는, 게이트 전위가 소스 전위보다도 임계값 전압 Vth이상 높지 않으면 전도하지 않으므로, 제2의 인버터를 반전시키기 위해서는, 입력 단자 IN이 바이어스된 노드 N4의 전위보다도 더욱 임계값 전압 Vth이상 높아질 필요가 있다. 따라서, 제2의 인버터의 임계값 전압은 높은 것이 된다.
따라서, 트랜지스터 Q6, Q8, Q9A, Q9B로 이루어지는 제2의 인버터는, L레벨의 입력 단자 IN에 가해지는 노이즈의 영향을 받기 어렵다. 그 때문에 단위 시프트 레지스터 회로 SR의 리셋 상태에 입력 단자 IN에 가해지는 노이즈에 기인하여, 노드 N2의 레벨이 저하하는 것이 방지된다. 따라서 본 실시예에 의하면, 입력 단자 IN이 H레벨이 될 때 노드 N2가 L레벨로 신속하게 전환하도록 하여, 단위 시프트 레지스터 회로 SR의 동작의 고속화를 도모하면서, 입력 단자 IN에 가해지는 노이즈 에 의한 오동작을 방지할 수 있다. 그 결과, 본 실시예에 따른 단위 시프트 레지스터 회로 SR에 의해 구성된 게이트선 구동회로를 가지는 표시장치에 있어서의 표시 불량을 방지할 수 있다.
특히, 단위 시프트 레지스터 회로 SR이 a-Si TFT로 구성되어 있을 경우에는, 게이트가 노드 N2에 접속한 트랜지스터 Q2, Q5의 구동능력이 저하하여 상기의 오동작의 문제가 일어나기 쉽기 때문에, 본 발명의 적용은 효과적이다.
<실시예 6>
도 17은, 실시예 6에 따른 단위 시프트 레지스터 회로 SR의 구성을 나타내는 회로도이다. 본 실시예는, 상기의 실시예 1과 실시예 5를 조합한 것이다. 다시 말해, 본 실시예에 따른 단위 시프트 레지스터 회로 SR은 도 17과 같이, 트랜지스터 Q6, Q7A, A7B, Q8로 이루어지며, 노드 N1을 입력단으로 하고, 노드 N2를 출력단으로 하는 제1의 인버터(제1풀다운 구동회로)와, 트랜지스터 Q6, Q8, Q9A, Q9B로 이루어지며, 입력 단자 IN을 입력단으로 하고, 노드 N2를 출력단으로 하는 제2의 인버터(제2풀다운 구동회로)를 구비하고 있다. 트랜지스터 Q6, Q8은 제1의 인버터와 제2의 인버터로 공유되고 있으며, 그 때문에 트랜지스터 Q9A, Q9B는, 각각 트랜지스터 Q7A, Q7B에 병렬로 접속하게 된다. 즉 본 실시예에서는, 트랜지스터 Q7A와 트랜지스터 Q7B 사이의 노드 N3과, 트랜지스터 Q9A와 트랜지스터 Q9B 사이의 노드 N4는 동일한 노드가 된다.
본 실시예에 의하면, 실시예 1 및 실시예 5에서 얻어지는 양쪽의 효과를 얻을 수 있다. 다시 말해, 입력 단자 IN이 H레벨이 되었을 때 노드 N2가 L레벨로 신 속하게 전환하도록 하여 단위 시프트 레지스터 회로 SR의 동작의 고속화를 도모하면서, 트랜지스터 Q1의 오버랩 용량에 기인하는 노이즈나, 게이트 선을 통해 입력 단자 IN에 가해지는 노이즈에 의한 오동작을 방지할 수 있다.
또 도 17의 회로와 같이, 제1의 인버터와 제2의 인버터로 트랜지스터 Q6, Q8을 공유시킴으로써, 본 발명에 따른 단위 시프트 레지스터 회로 SR의 형성 면적의 증대를 억제할 수 있다.
본 발명의 제1의 국면에 따른 시프트 레지스터 회로에 의하면, 이 시프트 레지스터 회로가 구비하는 인버터는, 종래의 것과 비교하여 임계값 전압이 높다. 따라서, 제1노드가 L레벨인 리셋 상태에 이 레벨이 어느 정도 변동했다고 해도, 제2노드의 레벨 저하가 일어나기 어렵다. 따라서, 제1트랜지스터가 오프 기간에, 그 오버랩 용량에 기인하는 노이즈가 제1노드에 생겨도 제2노드의 레벨 저하는 방지된다. 따라서, 리셋 상태에 있어서의 제1노드의 노이즈에 의한 오동작의 문제를 해결할 수 있다.
본 발명의 제2의 국면에 따른 시프트 레지스터 회로에 의하면, 이 시프트 레지스터 회로가 구비하는 인버터는 종래의 것과 비교하여 임계값 전압이 높고, 입력 단자가 L레벨일 때 거기에 가해지는 노이즈의 영향을 받기 어렵다. 그 때문에 시프트 레지스터 회로의 리셋 상태에 입력 단자에 가해지는 노이즈에 기인하여, 제2노드의 레벨이 저하하는 것이 방지된다. 따라서, 입력 단자에 가해지는 노이즈에 의한 오동작을 방지할 수 있다.

Claims (16)

  1. 클록 단자 및 출력 단자와,
    상기 출력 단자와 상기 클록 단자 사이에 접속하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    상기 제1트랜지스터의 제어 전극이 접속하는 노드인 제1노드를 입력단으로 하고, 상기 제2트랜지스터의 제어 전극이 접속하는 노드인 제2노드를 출력단으로 하는 제1풀 다운 구동회로를 구비하고,
    상기 제1풀 다운 구동회로는,
    상기 제2노드와 제1전원단자 사이에 직렬접속한 제3 및 제4트랜지스터와,
    상기 제2노드와 제2전원단자 사이에 접속한 제5트랜지스터와,
    상기 제2노드의 전위로 제어되어, 상기 제3트랜지스터와 상기 제4트랜지스터의 접속 노드인 제3노드에 귀환 전류를 흐르게 하는 제6트랜지스터를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  2. 제 1항에 있어서,
    상기 제3 및 제4트랜지스터의 제어 전극은, 상기 제1노드에 접속하고,
    상기 제5트랜지스터의 제어 전극은, 상기 제2전원단자에 접속하고,
    상기 제6트랜지스터는, 상기 제3노드와 제3전원단자 사이에 접속하고, 그 제 어 전극이 상기 제2노드에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  3. 제 2항에 있어서,
    상기 제2 및 상기 제3전원단자는, 동일한 단자에 의해 구성되고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  4. 제 1항에 있어서,
    상기 제1노드를 충전하는 타이밍을 규정하는 신호가 입력되는 입력 단자와,
    상기 입력 단자를 입력단으로 하고, 상기 제2노드를 출력단으로 하는 제2풀 다운 구동회로를 더 구비하고,
    상기 제2풀 다운 구동회로는,
    상기 제2노드와 상기 제1전원단자 사이에 직렬접속한 제7 및 제8트랜지스터와,
    상기 제2노드와 상기 제2전원단자 사이에 접속한 제9트랜지스터와,
    상기 제2노드의 전위로 제어되어, 상기 제7트랜지스터와 제8트랜지스터의 접속 노드인 제4노드에 귀환 전류를 흐르게 하는 제10트랜지스터를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  5. 제 4항에 있어서,
    상기 제7 및 제8트랜지스터의 제어 전극은, 상기 입력 단자에 접속하고,
    상기 제9트랜지스터의 제어 전극은, 상기 제2전원단자에 접속하고,
    상기 제10트랜지스터는, 상기 제4노드와 제3전원단자 사이에 접속하고, 그 제어 전극이 상기 제2노드에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  6. 제 4항에 있어서,
    상기 제5 및 제9트랜지스터는, 동일한 트랜지스터에 의해 구성되고 있고,
    상기 제6 및 제10트랜지스터는, 동일한 트랜지스터에 의해 구성되고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  7. 제 5항에 있어서,
    상기 제2 및 상기 제3전원단자는, 동일 단자에 의해 구성되고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  8. 제 1항에 있어서,
    상기 제1노드와 상기 출력 단자 사이에 접속하는 용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  9. 청구항 1항 내지 청구항 8항 중 어느 한 항에 기재된 시프트 레지스터 회로가 복수개 종속 접속하여 이루어지는 것을 특징으로 하는 시프트 레지스터 회로.
  10. 복수의 시프트 레지스터 회로가 종속 접속하여 이루어지는 게이트선 구동회로를 구비하는 화상표시장치로서,
    상기 복수의 시프트 레지스터 회로의 각각은,
    클록 단자 및 출력 단자와,
    상기 출력 단자와 상기 클록 단자 사이에 접속하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    상기 제1트랜지스터의 제어 전극이 접속하는 노드인 제1노드를 입력단으로 하고, 상기 제2트랜지스터의 제어 전극이 접속하는 노드인 제2노드를 출력단으로 하는 제1풀 다운 구동회로를 구비하고,
    상기 제1풀 다운 구동회로는,
    상기 제2노드와 제1전원단자 사이에 직렬접속한 제3 및 제4트랜지스터와,
    상기 제2노드와 제2전원단자 사이에 접속한 제5트랜지스터와,
    상기 제2노드의 전위로 제어되어, 상기 제3트랜지스터와 제4트랜지스터의 접속 노드인 제3노드에 귀환 전류를 흐르게 하는 제6트랜지스터를 구비하는 것을 특징으로 하는 화상표시장치.
  11. 클록 단자 및 출력 단자와,
    상기 출력 단자와 상기 클록 단자 사이에 접속하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    상기 제1트랜지스터의 제어 전극이 접속하는 노드인 제1노드를 충전하는 타이밍을 규정하는 신호가 입력되는 입력 단자와,
    상기 입력 단자를 입력단으로 하고, 상기 제2트랜지스터의 제어 전극이 접속하는 노드인 제2노드를 출력단으로 하는 풀 다운 구동회로를 구비하고,
    상기 풀 다운 구동회로는,
    상기 제2노드와 제1전원단자 사이에 직렬접속한 제3 및 제4트랜지스터와,
    상기 제2노드와 제2전원단자 사이에 접속한 제5트랜지스터와,
    상기 제2노드의 전위로 제어되어, 상기 제3트랜지스터와 제4트랜지스터의 접속 노드인 제3노드에 귀환 전류를 흐르게 하는 제6트랜지스터를 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  12. 제 11항에 있어서,
    상기 제3 및 제4트랜지스터의 제어 전극은, 상기 입력 단자에 접속하고,
    상기 제5트랜지스터의 제어 전극은, 상기 제2전원단자에 접속하고,
    상기 제6트랜지스터는, 상기 제3노드와 제3전원단자 사이에 접속하여, 그 제어 단자가 상기 제2노드에 접속하고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  13. 제 12항에 있어서,
    상기 제2 및 제3전원단자는, 동일한 단자에 의해 구성되고 있는 것을 특징으로 하는 시프트 레지스터 회로.
  14. 제 11항에 있어서,
    상기 제1노드와 상기 출력 단자 사이에 접속하는 용량소자를 더 구비하는 것을 특징으로 하는 시프트 레지스터 회로.
  15. 청구항 11항 내지 청구항 14항 중 어느 한 항에 기재된 시프트 레지스터 회 로가 복수개 종속 접속하여 이루어지는 것을 특징으로 하는 시프트 레지스터 회로.
  16. 복수의 시프트 레지스터 회로가 종속 접속하여 이루어지는 게이트선 구동회로를 구비하는 화상표시장치로서,
    상기 복수의 시프트 레지스터 회로의 각각은,
    클록 단자 및 출력 단자와,
    상기 출력 단자와 상기 클록 단자 사이에 접속하는 제1트랜지스터와,
    상기 출력 단자를 방전하는 제2트랜지스터와,
    상기 제1트랜지스터의 제어 전극이 접속하는 노드인 제1노드를 충전하는 타이밍을 규정하는 신호가 입력되는 입력 단자와,
    상기 입력 단자를 입력단으로 하고, 상기 제2트랜지스터의 제어 전극이 접속하는 노드인 제2노드를 출력단으로 하는 풀 다운 구동회로를 구비하고,
    상기 풀 다운 구동회로는,
    상기 제2노드와 제1전원단자 사이에 직렬접속한 제3 및 제4트랜지스터와,
    상기 제2노드와 제2전원단자 사이에 접속한 제5트랜지스터와,
    상기 제2노드의 전위로 제어되어, 상기 제3트랜지스터와 제4트랜지스터의 접속 노드인 제3노드에 귀환 전류를 흐르게 하는 제6트랜지스터를 구비하는 것을 특징으로 하는 화상표시장치.
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