JP5419762B2 - シフトレジスタ回路 - Google Patents

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Description

本発明は、走査線駆動回路に関するものであり、特に、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に適用可能なシフトレジスタ回路に関するものである。
走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状（マトリクス状）に配列された表示素子（表示パネル）の画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１〜４）。
特開２００４−２４６３５８号公報 特開２００４−１０３２２６号公報 特開２００７−１７９６６０号公報 特開２００７−２０７４１１号公報
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。
例えば特許文献１の図１に代表される単位シフトレジスタは、その出力段に、出力端子（特許文献１における第１ゲート電圧信号端子ＧＯＵＴ）とクロック端子（第１パワークロックＣＫＶ）との間に接続する第１トランジスタ（プルアップ用ＭＯＳトランジスタＱ１）と、出力端子と基準電圧端子（ゲートオフ電圧端子ＶＯＦＦ）との間に接続する第２トランジスタ（プルダウンＭＯＳトランジスタＱ２）とを備えている。単位シフトレジスタの出力信号は、第１トランジスタがオン、第２トランジスタがオフとなった状態で、クロック端子に入力されるクロック信号が出力端子に伝達されることによって出力される。
特に、ゲート線駆動回路を構成する各単位シフトレジスタは、その出力信号を用いてゲート線を高速に充電して活性化させる必要があるため、第１トランジスタに高い駆動能力（電流を流す能力）が要求される。よって、出力端子すなわち第１トランジスタのソースがハイ（Ｈ）レベルになる間も、第１トランジスタのゲート・ソース間電圧は大きく保たれることが望ましい。そのため特許文献１の単位シフトレジスタには、第１トランジスタのゲート・ソース間に昇圧容量（容量素子Ｃ）が設けられており、出力端子がＨレベルになったときに、第１トランジスタのゲートも昇圧されるよう構成されている。
その昇圧の程度が大きい程、第１トランジスタのゲート・ソース間電圧が大きくなるため、第１トランジスタの駆動能力を大きくすることができる。逆に言えば、単位シフトレジスタがゲート線を高速に充電できるようにするためには、第１トランジスタのゲートがより大きく昇圧される必要がある。
本発明は以上のような課題を解決するためになされたものであり、シフトレジスタ回路の駆動能力の向上、および動作の高速化を図ることを目的とする。
本発明に係るシフトレジスタ回路は、入力端子、出力端子、リセット端子およびクロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードを放電する第２トランジスタと、前記第２トランジスタの制御電極が接続する第２ノードを出力端とするインバータと、前記入力端子に入力される入力信号の活性化に応じて前記第１ノードを充電する第１充電回路と、前記リセット端子に入力されるリセット信号の活性化に応じて前記第１ノードを放電する第１放電回路と、前記入力信号の活性化に応じて前記インバータの入力端である第３ノードを充電する第２充電回路と、前記リセット信号の活性化に応じて前記第３ノードを放電する第２放電回路と、前記第２ノードに接続した制御電極を有し、前記第３ノードを放電する第３トランジスタとを備えるものである。
本発明に係るシフトレジスタ回路によれば、第１トランジスタの制御電極（第１ノード）とインバータの入力端（第３ノード）が分離されているので、第１ノードの寄生容量を小さくすることができる。従って、出力信号の活性化時における第１ノードの昇圧量が大きくなり、その結果、第１トランジスタに高い駆動能力が得られる。従って、当該単位シフトレジスタはゲート線を高速に充電することができるようになる。
液晶表示装置の構成を示す概略ブロック図である。 本発明の実施の形態に係るゲート線駆動回路の構成の一例を示す図である。 従来の単位シフトレジスタの回路図である。 図２のゲート線駆動回路の動作を示すタイミング図である。 本発明の実施の形態に係るゲート線駆動回路の構成の他の一例を示す図である。 図５のゲート線駆動回路の動作を示すタイミング図である。 本発明の実施の形態に係る単位シフトレジスタの回路図である。 実施の形態の第１の変更例に係る単位シフトレジスタの回路図である。 実施の形態の第２の変更例に係る単位シフトレジスタの回路図である。 実施の形態の第３の変更例に係る単位シフトレジスタの回路図である。 実施の形態の第４の変更例に係る単位シフトレジスタの回路図である。 実施の形態の第５の変更例に係る単位シフトレジスタの回路図である。 実施の形態の第６の変更例に係る単位シフトレジスタの回路図である。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
本発明においては、各々位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（図４、図６のΔｔ）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がり（ＨレベルからＬレベルへの変化）タイミングとその次に活性化するクロック信号の立ち上がり（ＬレベルからＨレベルへの変化）タイミングとが同時であってもよい。
＜実施の形態１＞
図１は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置（画像センサ）などの電気光学装置に広く適用可能である。
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮｃとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して活性化させる。画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…で構成されるシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ1，ＳＲ2…を「単位シフトレジスタＳＲ」と総称する）。各単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
また図２に示すクロック信号発生器３１は、各々位相が異なる（活性期間が重ならない）３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで、繰り返し順番に（即ち、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１…の順に）活性化するようクロック信号発生器３１によって制御されている（図４）。
各単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように各単位シフトレジスタＳＲのクロック端子ＣＫおよびリセット端子ＲＳＴにはクロック信号ＣＬＫ１〜ＣＬＫ３のうちの何れかが供給されるが、リセット端子ＲＳＴには、クロック端子ＣＫに入力されるクロック信号の次に活性化するものが供給される。
各単位シフトレジスタＳＲの出力端子ＯＵＴには、それぞれゲート線ＧＬが接続する。つまり各単位シフトレジスタＳＲの出力信号Ｇは、垂直（又は水平）走査パルスとしてゲート線ＧＬへと出力される。
また第１段目（第１ステージ）の単位シフトレジスタＳＲ1の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＰが入力信号として入力される。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮには、その前段の出力端子ＯＵＴから出力される出力信号Ｇが、入力信号として入力される。
ゲート線駆動回路３０の単位シフトレジスタＳＲの各々は、クロック信号ＣＬＫ１〜ＣＬＫ３に同期して、入力端子ＩＮに入力される信号（スタートパルスＳＰあるいは自身の前段の出力信号）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する。その結果、図４に示すように、各単位シフトレジスタＳＲの出力信号Ｇは、Ｇ1，Ｇ2，Ｇ3…と順番に活性化される（単位シフトレジスタＳＲの動作の詳細は後述する）。それにより一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
ここで、本発明の説明を容易にするために従来の単位シフトレジスタについて説明する。図３は、従来の単位シフトレジスタＳＲの構成を示す回路図である。ゲート線駆動回路３０においては、縦続接続した各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、ここでは代表的に第ｋ段目の単位シフトレジスタＳＲkの構成について説明する。またこの単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここではＮ型ＴＦＴが用いられている。
図３の如く、従来の単位シフトレジスタＳＲkは、図２で示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤが供給される第２電源端子Ｓ２を有している。以下の説明では、ロー側電源電位ＶＳＳを回路の基準電位そしているが（ＶＳＳ＝０）、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤは１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
単位シフトレジスタＳＲkの出力回路２１は、ゲート線ＧＬｋの選択期間に出力信号Ｇkを活性状態（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬｋの非選択期間に出力信号Ｇkを非活性状態（Ｌレベル）に維持するためのトランジスタＱ２（出力プルダウントランジスタ）とから構成されている。
トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによって出力信号Ｇkを活性化させる。またトランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、出力信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１（昇圧容量）が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１との間を容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。
ノードＮ１と第２電源端子Ｓ２との間にはトランジスタＱ３が接続しており、そのゲートは入力端子ＩＮに接続している。トランジスタＱ３は、入力端子ＩＮに供給される信号（入力信号）の活性化に応じてノードＮ１を充電するよう機能する。
ノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続される。トランジスタＱ４は、リセット端子ＲＳＴに供給される信号（リセット信号）の活性化に応じてノードＮ１を放電するよう機能する。またノードＮ１と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ５も接続されている。トランジスタＱ５は、ノードＮ２が活性レベル（Ｈレベル）の期間、ノードＮ１を放電して当該ノードＮ２を非活性レベル（Ｌレベル）に維持するよう機能する。
これらトランジスタＱ３，Ｑ４，Ｑ５から成る回路は、ノードＮ１を充放電することによってトランジスタＱ１（出力プルアップトランジスタ）を駆動するプルアップ駆動回路２２を構成している。
ノードＮ２と第２電源端子Ｓ２との間には、ゲートが第２電源端子Ｓ２に接続したトランジスタＱ６が接続される（即ちトランジスタＱ６はダイオード接続されている）。ノードＮ２と第１電源端子Ｓ１との間には、ゲートがノードＮ１に接続したトランジスタＱ７が接続される。
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。よって、トランジスタＱ７のゲート（ノードＮ１）がＨレベルになりトランジスタＱ７がオンするとノードＮ２は放電されてＬレベルになり、逆にノードＮ１のＬレベルになりトランジスタＱ７がオフするとノードＮ２はＨレベルになる。即ちトランジスタＱ６，Ｑ７は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。このインバータにおいては、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。当該インバータは、ノードＮ２を充放電することによってトランジスタＱ２（出力プルダウントランジスタ）を駆動するプルダウン駆動回路２３を構成している。
なお図３の例では、トランジスタＱ３のドレインとトランジスタＱ６のドレインに互いに等しい電位ＶＤＤを供給しているが、単位シフトレジスタＳＲが正常に動作する範囲で、互いに異なる電位を供給してもよい。
続いて、図３の単位シフトレジスタＳＲkの動作を図４により説明する。ここでは当該単位シフトレジスタＳＲkのクロック端子ＣＫにクロック信号ＣＬＫ１が入力され、リセット端子ＲＳＴにクロック信号ＣＬＫ２が入力されるものとして説明を行う（例えば図２における、単位シフトレジスタＳＲ1，ＳＲ4などがこれに該当する）。
説明の簡単のため、以下では特に示さない限り、クロック信号ＣＬＫ１〜ＣＬＫ３およびスタートパルスＳＰのＨレベルは全て、ハイ側電源電位ＶＤＤに等しいと仮定する。またクロック信号ＣＬＫ１〜ＣＬＫ３およびスタートパルスＳＰのＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。なお、クロック信号ＣＬＫ１〜ＣＬＫ３は、図４に示されるように、それぞれ１水平期間（１Ｈ）ずつの位相差を持つ繰り返し信号である。
まず単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル、ノードＮ２がＨレベルであると仮定する。このときトランジスタＱ１はオフ（遮断状態）、トランジスタＱ２はオン（導通状態）であるので、出力端子ＯＵＴ（出力信号Ｇk）はクロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる（以下、この状態を「リセット状態」と称す）。即ち、この単位シフトレジスタＳＲkが接続するゲート線ＧＬｋは非選択状態である。また初期状態では、クロック信号ＣＬＫ１〜ＣＬＫ３および前段（単位シフトレジスタＳＲk-1）の出力信号Ｇk-1は、何れもＬレベルであるとする。
その状態から、クロック信号ＣＬＫ３の立ち上がりと共に、前段の出力信号Ｇk-1がＨレベルになると、それが当該単位シフトレジスタＳＲkではトランジスタＱ３がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく（駆動能力が充分大きく）設定されているため、ノードＮ１のレベルが上昇する。
それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルが下がる。するとトランジスタＱ５の抵抗値が上がるためノードＮ１のレベルが急速に上昇し、トランジスタＱ７は充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になる。応じてトランジスタＱ５がオフになり、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。
このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになると、トランジスタＱ１がオン、トランジスタＱ２がオフになる（以下、この状態を「セット状態」称す）。但しこの時点ではクロック信号ＣＬＫ１はＬレベルであるため、出力信号ＧkはＬレベルに維持されている。
そしてクロック信号ＣＬＫ３の立ち下がりと共に前段の出力信号Ｇk-1がＬレベルに戻ると、トランジスタＱ３はオフになる。しかしトランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１は高インピーダンス状態（フローティング状態）でＨレベルに維持される。
続いてクロック信号ＣＬＫ１が立ち上がりＨレベルになると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇkのレベルが上昇する。このとき、容量素子Ｃ１並びにトランジスタＱ１のゲート容量（ゲート・ドレイン間容量、ゲート・ソース間容量およびゲート・チャネル間容量）を介する結合のため、出力信号Ｇkのレベル上昇に応じてノードＮ１の電位が一定量（昇圧量ΔＶ）だけ昇圧される。そのため出力端子ＯＵＴのレベルが上昇しても、トランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。
従って、出力信号Ｇkは、クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作して出力端子ＯＵＴを充電するため、出力信号Ｇkのレベルは、トランジスタＱ１のしきい値電圧分の損失を伴わずクロック信号ＣＬＫ１と同じ電位ＶＤＤまで上昇する。このように出力信号ＧkがＨレベルになると、ゲート線ＧＬｋが選択状態になる。
その後クロック信号ＣＬＫ１が立ち下がってＬレベルに戻ると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号ＧkはＬレベル（ＶＳＳ）になり、ゲート線ＧＬｋは非選択状態に戻る。
続いてクロック信号ＣＬＫ２が立ち上がりＨレベルになると、トランジスタＱ４がオンするためノードＮ１はＬレベルになる。応じてトランジスタＱ７がオフするのでノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲkは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。
以降、次のフレーム期間に前段の出力信号Ｇk-1が活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＨレベル、ノードＮ２をＬレベルに保持するため、単位シフトレジスタＳＲkはリセット状態に維持される。よってゲート線ＧＬｋの非選択期間の間は、出力信号Ｇkは低インピーダンスでＬレベルに維持される。
以上のように、単位シフトレジスタＳＲkは、入力端子ＩＮに入力される信号（スタートパルスＳＰまたは前段の出力信号Ｇk-1）の活性化に応じてセット状態になり、そのときクロック端子ＣＫに入力される信号（クロック信号ＣＬＫ１）の活性期間に自己の出力信号Ｇkを活性化させる。そして、リセット端子ＲＳＴに入力される信号（クロック信号ＣＬＫ２）の活性化に応じてリセット状態に戻り、以降は出力信号ＧkをＬレベルに維持する。
よってゲート線駆動回路３０においては、図３のように、単位シフトレジスタＳＲ1に入力されるスタートパルスＳＰの活性化を切っ掛けにして、クロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3…が順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順番に駆動することができる。
なお、上では単位シフトレジスタＳＲkが３相クロックに基づいて動作する例を示したが、当該単位シフトレジスタＳＲkは２相クロック信号を使用して動作させることも可能である。
図５は、２相クロック信号に基づいて動作するゲート線駆動回路３０の構成を示している。この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタＳＲにより構成される。即ち、単位シフトレジスタＳＲkの入力端子ＩＮには、その前段の単位シフトレジスタＳＲk-1の前段の出力信号Ｇk-1が入力される（第１段目の単位シフトレジスタＳＲ1の入力端子ＩＮには、スタートパルスＳＰが入力される）。
図５のクロック信号発生器３１は、互いに位相の異なる（活性期間が重ならない）クロック信号ＣＬＫ，／ＣＬＫからなる２相クロックを出力するものである。このクロック信号ＣＬＫ，／ＣＬＫは互いに逆相であり、表示装置の走査周期に同期したタイミングで、交互に活性化するよう制御されている。各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。具体的には、クロック信号ＣＬＫは奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…に供給され、クロック信号／ＣＬＫは偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…に供給される。
図５のように構成されたゲート線駆動回路３０における単位シフトレジスタＳＲの動作を図６により説明する。ここでも代表的に単位シフトレジスタＳＲkの動作を説明する。単位シフトレジスタＳＲkのクロック端子ＣＫにクロック信号ＣＬＫが入力されるものとする（図５における単位シフトレジスタＳＲ1，ＳＲ3などがこれに該当する）。
まず単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態を仮定する。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇk+1）、入力端子ＩＮ（前段の出力信号Ｇk-1）は何れもＬレベルであるとする。
その状態から、クロック信号／ＣＬＫの立ち上がりと共に、前段の出力信号Ｇk-1がＨレベルになると、それが当該単位シフトレジスタＳＲkではトランジスタＱ３がオンになり、ノードＮ１はＨレベルになる。応じてトランジスタＱ７がオンになり、ノードＮ２はＬレベルになる。このときトランジスタＱ５がオフするので、ノードＮ１はＨレベルの電位はＶＤＤ−Ｖｔｈになる。
この結果、単位シフトレジスタＳＲkは、トランジスタＱ１がオン、トランジスタＱ２がオフのセット状態になる。但しこの時点ではクロック信号ＣＬＫはＬレベルであるため、出力信号ＧkはＬレベルに維持されている。
そしてクロック信号／ＣＬＫの立ち下がりと共に前段の出力信号Ｇk-1がＬレベルに戻ると、トランジスタＱ３はオフになる。しかしトランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１は高インピーダンス状態でＨレベルに維持される。
続いてクロック信号ＣＬＫが立ち上がると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇkのレベルが上昇する。このときノードＮ１の電位が一定量（昇圧量ΔＶ）だけ昇圧される。そのためトランジスタＱ１は非飽和領域で動作する。よって出力信号Ｇkは、クロック信号ＣＬＫの立ち上がりに追随して素早く電位ＶＤＤのＨレベルになる。その結果、ゲート線ＧＬｋが選択状態になる。
その後クロック信号ＣＬＫが立ち下がると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号ＧkはＬレベル（ＶＳＳ）になり、ゲート線ＧＬｋは非選択状態に戻る。
続いてクロック信号／ＣＬＫが立ち上がると、トランジスタＱ４がオンするためノードＮ１はＬレベルになる。応じてトランジスタＱ７がオフするのでノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲkは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。
以降、次のフレーム期間に前段の出力信号Ｇk-1が活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＨレベル、ノードＮ２をＬレベルに保持するため、単位シフトレジスタＳＲkはリセット状態に維持される。よってゲート線ＧＬｋの非選択期間の間は、出力信号Ｇkは低インピーダンスでＬレベルに維持される。
このように、ゲート線駆動回路３０が図５のように構成されている場合においても、単位シフトレジスタＳＲkの動作は、リセット端子ＲＳＴに入力される信号が次段の出力信号Ｇk+1であることを除けば図２の場合と同じである。
つまり図５の単位シフトレジスタＳＲkも、入力端子ＩＮに入力される信号（スタートパルスＳＰまたは前段の出力信号Ｇk-1）の活性化に応じてセット状態になり、そのときクロック端子ＣＫに入力される信号（クロック信号ＣＬＫ）の活性期間に自己の出力信号Ｇkを活性化させる。そして、リセット端子ＲＳＴに入力される信号（クロック信号／ＣＬＫ）の活性化に応じてリセット状態に戻り、以降は出力信号ＧkをＬレベルに維持する。
よってゲート線駆動回路３０においては、図６のように、単位シフトレジスタＳＲ1に入力されるスタートパルスＳＰの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3…が順に活性化される。
但し図５の構成では、単位シフトレジスタＳＲkは、リセット端子ＲＳＴに次段の出力信号Ｇk+1が入力されるので、次段の出力信号Ｇk+1が少なくとも一度活性化しなければリセット状態（すなわち上記の初期状態）にならない。単位シフトレジスタＳＲは、リセット状態を経なければ図６のような通常動作を行うことができないので、図５の構成の場合には、通常動作に先立って、ダミーのスタートパルスＳＰを発生させ、それを単位シフトレジスタＳＲの第１段目から最後段まで伝達させるダミー動作を行わせる必要がある。
あるいは、単位シフトレジスタＳＲkのノードＮ１と第１電源端子Ｓ１（ロー側電源電位ＶＳＳ）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ１を放電するリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
ここで、単位シフトレジスタＳＲkにおける、出力信号Ｇkの活性化によって昇圧されるノードＮ１の昇圧量ΔＶについて説明する。
図３の単位シフトレジスタＳＲkにおいて、クロック端子ＣＫに入力されるクロック信号ＣＬＫの振幅をＡｃ、容量素子Ｃ１の容量値をＣC1、トランジスタＱ１のゲート容量をＣQ1、ノードＮ１の寄生容量（トランジスタＱ１のゲート容量を除く）をＣｐとすると、昇圧量ΔＶは、
ΔＶ＝Ａｃ×（ＣC1＋ＣQ1）／（ＣC1＋ＣQ1＋Ｃｐ） …（１）
として求められる。
図３の回路の場合、寄生容量ＣｐはトランジスタＱ７のゲート容量ＣQ7と、ノードＮ１の配線に付随する容量成分（配線容量）ＣＬとの和に相当する。式（１）から分かるように、Ｃｐの値を小さくすれば、昇圧量ΔＶは大きくなる。
単位シフトレジスタＳＲkは、出力信号Ｇkによってゲート線ＧＬｋを高速に充電して活性化させる必要があるため、トランジスタＱ１には大きな駆動能力が要求される。昇圧量ΔＶが大きければ、出力信号Ｇkの活性化時におけるトランジスタＱ１のゲート・ソース間電圧が大きくなるのでそのオン抵抗は小さくなる。よって昇圧量ΔＶを大きくできれば、単位シフトレジスタＳＲkはその駆動能力が向上し、ゲート線ＧＬｋをより高速に充電可能になるため好ましい。
特許文献３の図８に、本発明者が考案した、ノードＮ１の寄生容量Ｃｐを低減した単位シフトレジスタが開示されている。同図８の回路は、本明細書の図３の回路に対し、トランジスタＱ７のゲート（以下「ノードＮ３」）とノードＮ１との間にダイオード接続されたトランジスタＱ８を介在させ、さらに入力端子ＩＮとノードＮ３との間にダイオード接続されたトランジスタＱ９を接続させたものである。
特許文献３の図８では、ダイオード接続されたトランジスタＱ８は、ノードＮ３をアノード、ノードＮ１をカソードとしているので、ノードＮ１が昇圧されるとき当該トランジスタＱ８はオフになる。つまりノードＮ１とノードＮ３とが電気的に分離され、トランジスタＱ７のゲート容量ＣQ7がノードＮ１の寄生容量Ｃｐに寄与しなくなる。よって本明細書の図３よりも、ノードＮ１の昇圧時における寄生容量Ｃｐが小さくなり、ノードＮ１の昇圧量ΔＶが大きくなるという効果が得られる（∵式（１））。
ところで、特許文献３の図８の回路では、ノードＮ１からトランジスタＱ７のゲート（ノードＮ３）への電流が、ダイオード接続されたトランジスタＱ８によって遮断される。そのためリセット状態（ノードＮ１がＬレベル）からリセット状態（ノードＮ１がＨレベル）に移行する際に、トランジスタＱ７をオンにしてノードＮ２をＬレベルにするためには、ノードＮ１がＨレベルになるときにノードＮ３をＨレベルにする手段が別途必要になる。上記のトランジスタＱ９は、この役目を果たすものであり、前段の出力信号Ｇk-1の活性化に応じてノードＮ３を充電するよう機能する。
一方、トランジスタＱ８はノードＮ３からノードＮ１への電流は流すので、特許文献３の図８の単位シフトレジスタがセット状態からリセット状態に移行する際、ノードＮ３の電荷はトランジスタＱ８を通してノードＮ１へと放出される。但し、ノードＮ３にはトランジスタＱ８のドレインだけでなくゲートも接続しているので、ノードＮ３の放電が進むにつれ、トランジスタＱ８のゲート・ソース間の電圧が小さくなり、そのオン抵抗が高くなる。従って本明細書の図３の回路に比べてノードＮ３の放電速度が遅く、セット状態からリセット状態に移行するときにおけるトランジスタＱ６，Ｑ７から成るインバータの応答速度が低下する。このことは単位シフトレジスタの動作の高速化の妨げとなり得る。
また、放電後のノードＮ３の電位はトランジスタＱ８のしきい値電圧Ｖｔｈと等しくなり、トランジスタＱ７は、サブスレッシュホールド電流が流れる弱くオンした状態になる。そのため本明細書の図３の回路に比べてトランジスタＱ６によるノードＮ２の充電速度が遅くなる。このことも、セット状態からリセット状態に移行するときにおける上記インバータの応答速度低下の要因となる。
以下、ノードＮ１の寄生容量Ｃｐを小さくして駆動能力を向上させると共に、トランジスタＱ６，Ｑ７から成るインバータの応答速度低下も防止できる、本発明に係る単位シフトレジスタについて説明する。
図７は、本発明の実施の形態に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、トランジスタＱ１のゲート（ノードＮ１）とトランジスタＱ７のゲート（ノードＮ３）とを物理的に分離すると共に、ノードＮ３に対しそれぞれトランジスタＱ３，Ｑ４，Ｑ５に相当する働きをするトランジスタＱ３Ｄ，Ｑ４Ｄ，Ｑ５Ｄを設けたものである。
図７に示すように、出力回路２１およびプルアップ駆動回路２２は、図３と同様の構成であり、トランジスタＱ３Ｄ，Ｑ４Ｄ，Ｑ５Ｄはプルダウン駆動回路２３に設けられている。トランジスタＱ３Ｄは、ノードＮ３と第２電源端子Ｓ２との間に接続され、そのゲートは入力端子ＩＮに接続される。トランジスタＱ４Ｄは、ノードＮ３と第１電源端子Ｓ１との間に接続され、そのゲートはリセット端子ＲＳＴに接続される。トランジスタＱ５Ｄは、ノードＮ３と第１電源端子Ｓ１との間に接続され、そのゲートはノードＮ２（トランジスタＱ６，Ｑ７から成るインバータの出力端）に接続される。
本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。ここでは当該単位シフトレジスタＳＲが図５のように接続してゲート線駆動回路３０を構成し、２相のクロック信号ＣＬＫ，／ＣＬＫを用いて駆動されているものとする。また、ここでも代表的に第ｋ段目の単位シフトレジスタＳＲkの動作を説明し、当該単位シフトレジスタＳＲkのクロック端子ＣＫには、クロック信号ＣＬＫが入力されていると仮定する。
まず単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）のリセット状態を仮定する。この状態から、前段の出力信号Ｇk-1が活性化すると、トランジスタＱ３（第１充電回路）およびトランジスタＱ３Ｄ（第２充電回路）が、それぞれオンになる。このときノードＮ２はＨレベルになっているのでトランジスタＱ５，Ｑ５Ｄはオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく設定され、且つ、トランジスタＱ３ＤはトランジスタＱ５Ｄよりもオン抵抗が充分小さく設定されているため、ノードＮ１，Ｎ３がそれぞれＨレベルになる。
ノードＮ３がＨレベルになったことで、トランジスタＱ７がオンし、ノードＮ２はＬレベルになる。それによりトランジスタＱ５，Ｑ５Ｄがそれぞれオフになるので、ノードＮ１，Ｎ３の電位はそれぞれＶＤＤ−Ｖｔｈまで上昇する。
その結果、ノードＮ１がＨレベル、ノードＮ２がＬレベルのセット状態になり、出力回路２１は、トランジスタＱ１がオン、トランジスタＱ２がオフの状態となる。但し、この時点ではクロック端子ＣＫに供給されているクロック信号ＣＬＫはＬレベルなので、出力端子ＯＵＴ（出力信号Ｇk）は低インピーダンスのＬレベル（ＶＳＳ）のままである。
前段の出力信号Ｇk-1が非活性化されると、トランジスタＱ３，Ｑ３Ｄがオフするが、ノードＮ１，Ｎ３のＨレベルはそれぞれ寄生容量によって保持される（すなわちノードＮ１，Ｎ３は、それぞれ高インピーダンス（フローティング）のＨレベルになる）。よって単位シフトレジスタＳＲkはセット状態に維持される。
続いてクロック信号ＣＬＫが活性化すると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電され、出力信号ＧkはＨレベルになる。このとき容量素子Ｃ１およびトランジスタＱ１のゲート容量（ゲート・ドレイン間容量、ゲート・ソース間容量およびゲート・チャネル間容量）を介する結合のため、出力端子ＯＵＴの電位上昇に伴ってノードＮ１が一定電位（昇圧量ΔＶ）だけ昇圧される。よってトランジスタＱ１は非飽和領域で動作し、出力信号ＧkのＨレベル電位はクロック信号ＣＬＫのＨレベルと同じ電位ＶＤＤになる。
図７の単位シフトレジスタＳＲkでは、ノードＮ１とノードＮ３とが分離されているため、トランジスタＱ７のゲート容量ＣQ7がノードＮ１の寄生容量Ｃｐに寄与せず、図３の回路に比べてノードＮ１の寄生容量Ｃｐが小さい。よってノードＮ１の昇圧量ΔＶが大きく（∵式（１））、トランジスタＱ１のオン抵抗を小さくできる。よって出力信号Ｇkの立ち上がり速度が向上する。
その後クロック信号ＣＬＫが非活性化すると、出力端子ＯＵＴがトランジスタＱ１を通して放電され、出力信号ＧkはＬレベルに戻る。このときノードＮ１の電位は、昇圧前の値（ＶＤＤ−Ｖｔｈ）に戻るが、トランジスタＱ１はオンを維持するため、出力端子ＯＵＴは低インピーダンスのＬレベルになる。
先ほど出力信号ＧkがＨレベルになったとき、次段の単位シフトレジスタＳＲk+1はセット状態になっているので、次にクロック信号／ＣＬＫが活性化するとき、次段の出力信号Ｇk+1がＨレベルになる。
すると単位シフトレジスタＳＲkでは、トランジスタＱ４（第１放電回路）とトランジスタＱ４Ｄ（第２放電回路）がオンし、ノードＮ１，Ｎ３がそれぞれ放電されてＬレベル（ＶＳＳ）になる。応じてトランジスタＱ７がオフし、ノードＮ２はトランジスタＱ６により充電されてＨレベルになる。
つまり単位シフトレジスタＳＲkはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンの状態になる。よって出力端子ＯＵＴは低インピーダンスのＬレベルに維持される。またトランジスタＱ５，Ｑ５Ｄがオンするため、ノードＮ１，Ｎ３も低インピーダンスのＬレベルになる。
その後、クロック信号／ＣＬＫの非活性化と共に、次段の出力信号Ｇk+1がＬレベルになる。すると単位シフトレジスタＳＲkでは、トランジスタＱ４，Ｑ４Ｄがオフするが、トランジスタＱ５，Ｑ５Ｄがオンしているため、ノードＮ１，Ｎ３は共に低インピーダンスのＬレベルに維持される。
以降、次のフレームで再び前段の出力信号Ｇk-1が活性化するまでの間、トランジスタＱ５Ｄ，Ｑ６，Ｑ７が構成するハーフラッチ回路が、ノードＮ２のＨレベルとノードＮ３のＬレベルを保持する。よってトランジスタＱ５はオンに維持され、ノードＮ１は低インピーダンスのＬレベルに維持される。従ってその間、単位シフトレジスタＳＲkはリセット状態に維持され、出力信号Ｇkは低インピーダンスでＬレベルに維持される。
このように、図７の単位シフトレジスタＳＲkは、図３の回路と同様の動作を行うことができる。即ち、図７の単位シフトレジスタＳＲkも、入力端子ＩＮの信号（前段の出力信号Ｇk-1）が活性化するとセット状態になり、クロック端子ＣＫの信号（クロック信号ＣＬＫまたは／ＣＬＫ）に同期して出力信号Ｇkを活性化させ、リセット端子ＲＳＴの信号（次段の出力信号Ｇk+1）が活性化するとリセット状態に戻り出力信号Ｇkを非活性レベルに維持する。
ここでは図７の単位シフトレジスタＳＲkが２相のクロック信号ＣＬＫ，／ＣＬＫに基づいて動作する例を示したが、もちろん３相以上のクロック信号を使用して動作させることも可能である。
上記したように、特許文献３の図８の単位シフトレジスタでは、リセット状態に移行する際、ノードＮ３がダイオード接続したトランジスタを通して放電されるため、ノードＮ３の放電が進むにつれその放電速度が低下し、さらに、放電後のノードＮ３の電位がＶｔｈになるため、トランジスタＱ７が弱くオフした状態になりノードＮ２の充電速度が低下する、といった問題があった。
これに対し、図７の単位シフトレジスタＳＲkでは、ノードＮ３はゲート・ソース間電圧がＶＤＤ（次段の出力信号Ｇk+1の振幅）になったトランジスタＱ４Ｄを通して放電されるため、ノードＮ３の放電が進んでもその放電速度は低下しない。さらに、ノードＮ３は電位ＶＳＳまで下がるので、トランジスタＱ７を完全にオフさせることができ、ノードＮ２の充電速度の低下も伴わない。よって本実施の形態の単位シフトレジスタＳＲkによれば、動作の高速化を図ることが可能になる。
［第１の変更例］
図７の単位シフトレジスタＳＲkでは、トランジスタＱ３，Ｑ３Ｄのドレインを一定のハイ側電源電位ＶＤＤが供給される第２電源端子Ｓ２に接続させたが、図８のように、それらを前段の出力信号Ｇk-1が供給される第１入力端子ＩＮ１に接続させてもよい。これにより、トランジスタＱ３，Ｑ３Ｄにハイ側電源電位ＶＤＤを供給するための配線を省略でき、回路レイアウトが容易になるという効果が得られる。
なお図７の構成では、図８に比べて単位シフトレジスタＳＲのそれぞれの出力信号Ｇが駆動する負荷容量が低減され、各段の出力信号Ｇの立ち上がり速度および立ち下がり速度が向上するという効果が得られる。
また図７では、トランジスタＱ４，Ｑ４Ｄのソースをロー側電源電位ＶＳＳに固定していたが、リセット信号ＲＳＴの信号（次段の出力信号Ｇk+1）の活性化に応じてトランジスタＱ４，Ｑ４ＤがノードＮ１，Ｎ３を放電できれば、トランジスタＱ４，Ｑ４Ｄのソースには他の信号を供給してもよい。言い換えれば、トランジスタＱ４，Ｑ４Ｄには、リセット信号ＲＳＴの信号（次段の出力信号Ｇk+1）とは活性期間が重ならない信号を供給してもよい。
その具体例としては、単位シフトレジスタＳＲkのトランジスタＱ４，Ｑ４Ｄのソースを、当該単位シフトレジスタＳＲkのクロック端子ＣＫに接続させることが考えられる。例えばクロック端子ＣＫにクロック信号ＣＬＫが供給された単位シフトレジスタＳＲkであれば、そのトランジスタＱ４，Ｑ４Ｄのソースにもクロック信号ＣＬＫを供給するのである。単位シフトレジスタＳＲkのクロック端子ＣＫに供給されるクロック信号は、当該単位シフトレジスタＳＲkの出力信号Ｇkと同位相になり、次段の出力信号Ｇk+1とは活性期間が重ならない。但し、この場合はクロック信号発生器３１の消費電力が増大する点に留意すべきでる。
［第２の変更例］
図７の単位シフトレジスタＳＲkでは、前段の出力信号Ｇk-1がＨレベルになってトランジスタＱ３Ｄがオンした時点では、トランジスタＱ５Ｄはオン状態である。トランジスタＱ３ＤはトランジスタＱ５Ｄよりもオン抵抗が充分小さく設定されているのでノードＮ３は充電されてＨレベルになるが、トランジスタＱ５Ｄを通して電荷が放出されるためノードＮ３の充電速度が遅くなる要因となる。またトランジスタＱ３Ｄのゲート幅を広くしてオン抵抗を小さくする必要があるため、トランジスタＱ３Ｄの形成面積が大きくなるという問題もある。
図９は、本実施の形態の第２の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図８の回路に対し、トランジスタＱ５Ｄのソースを入力端子ＩＮに接続させたものである。ここでは図８に対する変更例を示しているが、トランジスタＱ３，Ｑ３Ｄのドレインは図７のように第２電源端子Ｓ２に接続させてもよい。
図９の単位シフトレジスタＳＲkでは、前段の出力信号Ｇk-1がＨレベル（ＶＤＤ）になってトランジスタＱ３Ｄがオンしたとき、トランジスタＱ５ＤのソースがＨレベル（ＶＤＤ）になるためトランジスタＱ５Ｄはオフになる。従ってトランジスタＱ３Ｄは、ノードＮ３を高速に充電することができる。
さらに、図９の構成ではトランジスタＱ３Ｄのオン抵抗をトランジスタＱ５Ｄのオン抵抗よりも小さくする必要はない。つまりトランジスタＱ５Ｄのゲート幅を大きくする必要が無くなり、トランジスタＱ５Ｄの形成面積を削減できる。
なお、トランジスタＱ５のソースも、トランジスタＱ５Ｄのソースと同様に入力端子ＩＮに接続させてもよい。
［第３の変更例］
ここでは本発明を、双方向の走査が可能なゲート線駆動回路に用いられる単位シフトレジスタに適用する。図１０は、本実施の形態の第３の変更例に係る単位シフトレジスタＳＲkの回路図である。
本変更例では、信号のシフト方向を制御する第１および第２電圧信号Ｖｎ，Ｖｒが、ゲート線駆動回路３０を構成する単位シフトレジスタＳＲのそれぞれに供給され、単位シフトレジスタＳＲのそれぞれは、第１電圧信号Ｖｎが供給される第１電圧信号端子Ｔ１と、第２電圧信号Ｖｒが供給される第２電圧信号端子Ｔ２を備えている。
第１および第２電圧信号Ｖｎ，Ｖｒは互いに相補な信号であり、前段から後段への向き（単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の順）に信号をシフトさせる場合には（この向きを「順方向」と定義する）、第１電圧信号ＶｎはＨレベル、第２電圧信号ＶｒはＬレベルに設定される。逆に、後段から前段への向き（単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，…の順）に信号をシフトさせる場合には（この向きを「逆方向」と定義する）、第２電圧信号ＶｒはＨレベル、第１電圧信号ＶｎはＬレベルに設定される。説明の簡単のため、第１および第２電圧信号Ｖｎ，ＶｒのＨレベル電位はハイ側電源電位ＶＤＤであり、それらのＬレベル電位はロー側電源電位ＶＳＳであると仮定する。
図１０の単位シフトレジスタＳＲkは、図７の回路に対し、トランジスタＱ３，Ｑ３Ｄの片方の電流電極を第１電圧信号端子Ｔ１に接続させると共に、トランジスタＱ４，Ｑ４Ｄの片方の電流電極を第２電圧信号端子Ｔ２に接続させたものである。即ちトランジスタＱ３はノードＮ１と第１電圧信号端子Ｔ１との間に接続され、トランジスタＱ４はノードＮ１と第２電圧信号端子Ｔ２との間に接続される。またトランジスタＱ３ＤはノードＮ３と第１電圧信号端子Ｔ１との間に接続され、トランジスタＱ４ＤはノードＮ３と第２電圧信号端子Ｔ２との間に接続される。
また図１０の単位シフトレジスタＳＲkでは、トランジスタＱ３，Ｑ３Ｄのゲートは順方向入力端子ＩＮｎ（第１入力端子）に接続され、トランジスタＱ４，Ｑ４Ｄのゲートは逆方向入力端子ＩＮｒ（第２入力端子）に接続される。順方向入力端子ＩＮｎには、図７の入力端子ＩＮと同様に、前段の出力信号Ｇk-1が入力される。逆方向入力端子ＩＮｒには、図７のリセット端子ＲＳＴと同様に、次段の出力信号Ｇk+1が入力される。
ゲート線駆動回路３０が順方向シフトの動作を行う場合（以下、単に「順方向シフト時」という）には、第１電圧信号ＶｎがＨレベル（ＶＤＤ）、第２電圧信号ＶｒがＬレベル（ＶＳＳ）に設定される（第１の動作モード）。この場合図１０の回路は、図７と等価な回路になる。よって図１０の単位シフトレジスタＳＲkは、図７の単位シフトレジスタＳＲkと同様に順方向シフトを行うことができる。
この場合、トランジスタＱ３，Ｑ４（第１充放電回路）は、順方向入力端子ＩＮｎの信号（前段の出力信号Ｇk-1）の活性化に応じてノードＮ１を充電し、逆方向入力端子ＩＮｒの信号（次段の出力信号Ｇk+1）の活性化に応じてノードＮ１を放電するように動作する。一方、トランジスタＱ３Ｄ，Ｑ４Ｄ（第２充放電回路）は、順方向入力端子ＩＮｎの信号の活性化に応じてノードＮ３を充電し、逆方向入力端子ＩＮｒの信号の活性化に応じてノードＮ３を放電するように動作する。
従って、順方向シフト時における図１０の単位シフトレジスタＳＲkは、順方向入力端子ＩＮｎの信号が活性化するとセット状態になり、クロック端子ＣＫの信号（クロック信号ＣＬＫまたは／ＣＬＫ）に同期して出力信号Ｇkを活性化させる。そして、逆方向入力端子ＩＮｒの信号が活性化するとリセット状態に戻り出力信号Ｇkを非活性レベルに維持する。
一方、ゲート線駆動回路３０が逆方向シフトの動作を行う場合（以下、単に「逆方向シフト時」という）には、第１電圧信号ＶｎがＬレベル（ＶＳＳ）、第２電圧信号ＶｒがＨレベル（ＶＤＤ）に設定される（第２の動作モード）。よって逆方向シフトの場合には、順方向シフトのときとは反対に、トランジスタＱ３，Ｑ３ＤがそれぞれノードＮ１，Ｎ３を放電するトランジスタとして機能し、トランジスタＱ４，Ｑ４ＤがそれぞれノードＮ１，３を充電するトランジスタとして機能する。つまりトランジスタＱ３，Ｑ３ＤとトランジスタＱ４，Ｑ４Ｄの動作が、順方向シフトの場合と互いに入れ替わることになる。
つまり、トランジスタＱ３，Ｑ４（第１充放電回路）は、逆方向入力端子ＩＮｒの信号（次段の出力信号Ｇk+1）の活性化に応じてノードＮ１を充電し、順方向入力端子ＩＮｎの信号（前段の出力信号Ｇk-1）の活性化に応じてノードＮ１を放電するように動作する。一方、トランジスタＱ３Ｄ，Ｑ４Ｄ（第２充放電回路）は、逆方向入力端子ＩＮｒの信号の活性化に応じてノードＮ３を充電し、順方向入力端子ＩＮｎの信号の活性化に応じてノードＮ３を放電するように動作する。
従って、逆方向シフト時における図１０の単位シフトレジスタＳＲkは、逆方向入力端子ＩＮｒの信号が活性化するとセット状態になり、クロック端子ＣＫの信号（クロック信号ＣＬＫまたは／ＣＬＫ）に同期して出力信号Ｇkを活性化させる。そして、順方向入力端子ＩＮｎの信号が活性化するとリセット状態に戻り出力信号Ｇkを非活性レベルに維持する。
［第４の変更例］
図１１は、実施の形態の第４の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図１０の回路に対し、ノードＮ２に接続したトランジスタＱ１８，Ｑ１９を設けた構成を有している。トランジスタＱ１８は、ノードＮ２と第１電圧信号端子Ｔ１との間に接続し、そのゲートは逆方向入力端子ＩＮｒ（トランジスタＱ４，Ｑ４Ｄのゲート）に接続する。トランジスタＱ１９は、ノードＮ２と第２電圧信号端子Ｔ２との間に接続し、そのゲートは順方向入力端子ＩＮｎ（トランジスタＱ３，Ｑ３Ｄのゲート）に接続される。トランジスタＱ１８，Ｑ１９は、トランジスタＱ６よりもオン抵抗が充分小さく設定されている。
この単位シフトレジスタＳＲkの動作は図１０の回路とほぼ同様であるので説明は省略するが、ノードＮ２の充放電が主にトランジスタＱ１８，Ｑ１９によって行われる点で、図１０の場合と異なっている。
即ち単位シフトレジスタＳＲkでは、例えば順方向シフト時において、前段の出力信号Ｇk-1が活性化すると、トランジスタＱ１９がノードＮ２を放電してＬレベルにするので、トランジスタＱ５，Ｑ５Ｄがオフになる。つまり図１０と異なり、トランジスタＱ３，Ｑ３ＤがノードＮ１，Ｎ３の充電を開始する時点でトランジスタＱ５，Ｑ５Ｄがオフになるため、ノードＮ１，Ｎ３の充電時間を短縮できる。
また逆方向シフト時においては、次段の出力信号Ｇk+1が活性化すると、トランジスタＱ１８がノードＮ２を放電してＬレベルにするので、トランジスタＱ５，Ｑ５Ｄがオフになる。つまりトランジスタＱ４，Ｑ４ＤがノードＮ１，Ｎ３の充電を開始する時点でトランジスタＱ５，Ｑ５Ｄがオフになるため、ノードＮ１，Ｎ３の充電時間を短縮できる。
このように本変更例によれば、ノードＮ１，Ｎ３の充電速度が向上するため、単位シフトレジスタＳＲkの動作の高速化を図ることができる。
［第５の変更例］
ここでは本発明を、本発明者による特許出願である特開２００７−２５７８１３号公報に開示された単位シフトレジスタに適用する。
図１２は、本実施の形態の第５の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図７の回路に対し、プルアップ駆動回路２２の構成が異なっている。単位シフトレジスタＳＲkは、２つ前段の出力信号Ｇk-2が入力される第１入力端子ＩＮ１と、前段の出力信号Ｇk-1が入力される第２入力端子ＩＮ２とを備えている。
プルアップ駆動回路２２は、以下のトランジスタＱ３，Ｑ５，Ｑ１０〜Ｑ１２および容量素子Ｃ２により構成される。トランジスタＱ３はノードＮ１と第２電源端子Ｓ２との間に接続する。ここでトランジスタＱ３のゲートが接続するノードを「ノードＮ４」と定義する。トランジスタＱ５は、ノードＮ１と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続する。
トランジスタＱ１１は、ノードＮ４と第２電源端子Ｓ２との間に接続し、ゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ１０は、ノードＮ４と第１電源端子Ｓ１との間に接続し、ゲートはリセット端子ＲＳＴに接続される。トランジスタＱ１２は、ノードＮ４と第１電源端子Ｓ１との間に接続し、ゲートがノードＮ２に接続される。容量素子Ｃ２（昇圧素子）は、ノードＮ４と第２入力端子ＩＮ２に接続される。
次に、図１２の単位シフトレジスタＳＲkの動作を説明する。この単位シフトレジスタＳＲkを用いて構成したゲート線駆動回路３０は、図２のように３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて駆動されるが、ここでは単位シフトレジスタＳＲkのクロック端子ＣＫにクロック信号ＣＬＫ１が入力されていると仮定する。
単位シフトレジスタＳＲkにおいて、２つ前段の単位シフトレジスタＳＲk-2の出力信号Ｇk-2が活性化すると、プルアップ駆動回路２２のトランジスタＱ１１（第１充電回路）とプルダウン駆動回路２３のトランジスタＱ３Ｄ（第２充電回路）がオンし、ノードＮ３，Ｎ４が充電されてＨレベルになる。応じてトランジスタＱ７がオンし、ノードＮ２はＬレベルになるので、トランジスタＱ５，Ｑ５Ｄ，Ｑ１２はオフになる。なお、ノードＮ４がＨレベルになるとトランジスタＱ３がオンしてノードＮ１も充電されるが、このときのノードＮ１の電位は最高でもＶＤＤ−２Ｖｔｈである。
その後、２つ前段の出力信号Ｇk-2が非活性化すると、トランジスタＱ３Ｄ，Ｑ１１がオフするが、ノードＮ３，Ｎ４のＨレベルは、それぞれノードＮ３，Ｎ４の寄生容量（図示せず）により保持される。
続いて前段の単位シフトレジスタＳＲk-1の出力信号Ｇk-1が活性化すると、単位シフトレジスタＳＲkでは、容量素子Ｃ２を介する結合により、ノードＮ４が昇圧される。ノードＮ４の寄生容量が、容量素子Ｃ２の容量値よりも充分小さければ、ノードＮ４は前段の出力信号Ｇk-1の振幅（ＶＤＤ）と同じ程度昇圧される。それによりトランジスタＱ３が非飽和領域で動作し、ノードＮ１の電位はＶＤＤまで上昇する。つまり図７の回路よりもノードＮ１の電位がＶｔｈだけ高くなり、トランジスタＱ１のオン抵抗を小さくできる。
そしてクロック信号ＣＬＫ１が活性化すると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴが充電されて出力信号ＧkがＨレベルになり、その後クロック信号ＣＬＫ１が非活性化すると、出力端子ＯＵＴがトランジスタＱ１を通して放電されて出力信号ＧkはＬレベルに戻る。上記のように、トランジスタＱ１のオン抵抗が小さいため、出力信号Ｇkの立ち上がり速度および立ち下がり速度は、図７の回路よりも高速化される。
次いで、次段の出力信号Ｇk+1が活性化すると、トランジスタＱ１０（第１放電回路）とトランジスタＱ４Ｄ（第２放電回路）がオンし、ノードＮ４，Ｎ３がそれぞれ放電されてＬレベルになる。応じてトランジスタＱ７がオフになり、ノードＮ２がトランジスタＱ６により充電されてＨレベルになる。よってトランジスタＱ５がオンしてノードＮ１はＬレベルになる。
次段の出力信号Ｇk+1が非活性化すると、トランジスタＱ４Ｄ，Ｑ１０はオフになるが、トランジスタＱ５，Ｑ５Ｄ，Ｑ１２がオンに維持されるため、ノードＮ１，Ｎ３，Ｎ３は低インピーダンスのＬレベルに維持される。
特開２００７−２５７８１３号公報の単位シフトレジスタでは、ノードＮ４にトランジスタＱ７が直接接続していたため、図１２の回路よりもノードＮ４の寄生容量が大きくなっていた。逆に言えば、図１２の回路ではノードＮ４の寄生容量が小さいため、容量素子Ｃ２がノードＮ４を昇圧するときに、当該ノードＮ４の電位を大きく上昇させることができる。それによりトランジスタＱ３によるノードＮ１の充電速度が向上し、動作の高速化を図ることができる。
なお、リセット端子ＲＳＴに入力する信号は、２つ後段の出力信号Ｇk+2としてもよい。また第１の変更例を適用して、トランジスタＱ３Ｄ，Ｑ１１のドレインを、第１入力端子ＩＮ１に接続させてもよいし、トランジスタＱ４Ｄ，Ｑ１０のソースにクロック信号ＣＬＫ１（リセット端子ＲＳＴの信号とは位相の異なる信号）を入力してもよい。さらに第２の変更例を適用して、トランジスタＱ５，Ｑ５Ｄのソースを、第１入力端子ＩＮ１に接続させてもよい。
［第６の変更例］
ここでは、上記の第４および第５の変更例（図１１，図１２）の技術を組み合わせ、出力信号の立ち上がり速度が速く、且つ信号のシフト方向を切り替え可能な単位シフトレジスタを提案する。
図１３は、本実施の形態の第６の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkも、出力回路２１、プルアップ駆動回路２２、プルダウン駆動回路２３から構成される。また当該単位シフトレジスタＳＲは、第１順方向入力端子ＩＮ１ｎ（第１入力端子）、第１逆方向入力端子ＩＮ１ｒ（第２入力端子）、第２順方向入力端子ＩＮ２ｎ（第３入力端子）、第２逆方向入力端子ＩＮ２ｒ（第４入力端子）という４つの入力端子を有する。
第１順方向入力端子ＩＮ１ｎには、２つ前段の出力信号Ｇk-2が入力される。第２順方向入力端子ＩＮ２ｎには、順方向シフト時に、第１順方向入力端子ＩＮ１ｎに入力される信号（２つ前段の出力信号Ｇk-2）に対して１水平期間だけ位相が遅れたクロック信号（これは順方向シフト時に、出力回路２１のクロック端子ＣＫに供給されるものに対して１水平期間位相が進んだものとなる）が供給される。
第１逆方向入力端子ＩＮ１ｒには、２つ後段の出力信号Ｇk+2が入力される。第２逆方向入力端子ＩＮ２ｒには、逆方向シフト時に、第１逆方向入力端子ＩＮ１ｒに入力される信号（２つ後段の出力信号Ｇk+2）に対して１水平期間だけ位相が遅れたクロック信号（これは逆方向シフト時に、出力回路２１のクロック端子ＣＫに供給されるものに対して１水平期間位相が進んだものとなる）が供給される。
ここではゲート線駆動回路３０が３相のクロック信号ＣＬＫ１〜ＣＬＫ３を用いて駆動され、それらクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３が活性化する順番（位相の関係）が、信号のシフト方向に応じて変更されるものとする。即ち、クロック信号ＣＬＫ１〜ＣＬＫ３は、順方向シフト時にはＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１…の順に活性化し、逆方向シフト時にはＣＬＫ３，ＣＬＫ２，ＣＬＫ１，ＣＬＫ３…の順に活性化する。この場合図１３のように、例えばクロック端子ＣＫにクロック信号ＣＬＫ１が入力される単位シフトレジスタＳＲkでは、第２順方向入力端子ＩＮ２ｎにはクロック信号ＣＬＫ３が入力され、第２逆方向入力端子ＩＮ２ｒにはクロック信号ＣＬＫ２が入力される。
出力回路２１とプルダウン駆動回路２３は、図１１と同様の構成である。但しプルダウン駆動回路２３において、トランジスタＱ３Ｄ，Ｑ１９のゲートは第１順方向入力端子ＩＮ１ｎに接続され、トランジスタＱ４Ｄ，Ｑ１８のゲートは第１逆方向入力端子ＩＮ１ｒに接続される。ここでも、トランジスタＱ１のゲートが接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」、トランジスタＱ７のゲートが接続するノードを「ノードＮ３」とそれぞれ定義する。
プルアップ駆動回路２２は、トランジスタＱ５と、順方向プルアップ駆動回路２２ｎ（第１充電回路）および逆方向プルアップ駆動回路２２ｒ（第２充電回路）から構成される。トランジスタＱ５は、図１２と同様に、ノードＮ２に接続したゲートを有し、ノードＮ１と第１電源端子Ｓ１との間に接続する。
順方向プルアップ駆動回路２２ｎは、以下のトランジスタＱ３ｎ，Ｑ１０ｎ〜Ｑ１３ｎにより構成される。トランジスタＱ３ｎは、ノードＮ１と第１電圧信号端子Ｔ１との間に接続し、第１電圧信号ＶｎをノードＮ１に供給するものである。ここで、トランジスタＱ３ｎのゲートが接続するノードを「ノードＮ４ｎ」と定義する。
トランジスタＱ１０ｎは、ノードＮ４ｎと第１電源端子Ｓ１との間に接続し、ゲートは第１逆方向入力端子ＩＮ１ｒに接続される。トランジスタＱ１１ｎ（第１充電素子）は、ノードＮ４ｎと第１電圧信号端子Ｔ１との間に接続し、ゲートが第１順方向入力端子ＩＮ１ｎに接続される。トランジスタＱ１２ｎは、ノードＮ４ｎと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ２に接続される。トランジスタＱ１３ｎは、ゲートがノードＮ４ｎに接続され、２つの電流電極（ソースおよびドレイン）は共に第２順方向入力端子ＩＮ２ｎに接続される。
逆方向プルアップ駆動回路２２ｒは、以下のトランジスタＱ３ｒ，Ｑ１０ｒ〜Ｑ１３ｒにより構成される。トランジスタＱ３ｒは、ノードＮ１と第２電圧信号端子Ｔ２との間に接続し、第２電圧信号ＶｒをノードＮ１に供給するものである。ここで、トランジスタＱ３ｒのゲートが接続するノードを「ノードＮ４ｒ」と定義する。
トランジスタＱ１０ｒは、ノードＮ４ｒと第１電源端子Ｓ１との間に接続し、ゲートは第１順方向入力端子ＩＮ１ｎに接続される。トランジスタＱ１１ｒ（第２充電素子）は、ノードＮ４ｒと第２電圧信号端子Ｔ２との間に接続し、ゲートが第１逆方向入力端子ＩＮ１ｒに接続される。トランジスタＱ１２ｒは、ノードＮ４ｒと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ２に接続される。トランジスタＱ１３ｒは、ゲートがノードＮ４ｒに接続され、２つの電流電極は共に第２逆方向入力端子ＩＮ２ｒに接続される。
上記のトランジスタＱ１３ｎ，Ｑ１３ｒは容量素子として機能する。電界効果トランジスタは、ゲート電極にしきい値電圧以上の電圧が印加されたとき、半導体基板内におけるゲート絶縁膜を介したゲート電極の直下の部分に導電性チャネルが形成され、それによりドレイン・ソース間が電気的に接続されて導通する素子である。従って、導通状態の電界効果トランジスタは、ゲート・チャネル間に一定の静電容量（ゲート容量）を有することとなり、半導体基板内のチャネルおよびゲート電極を両端子とし、ゲート絶縁膜を誘電体層とする容量素子として機能することができる。
従って、トランジスタＱ１３ｎ（第１昇圧素子）は、ノードＮ４ｎと第２順方向入力端子ＩＮ２ｎとの間の電圧に応じて選択的に容量素子として働く（ノードＮ４ｎがＨレベルの期間のみ容量素子として機能する）。またトランジスタＱ１３ｒ（第２昇圧素子）は、ノードＮ４ｒと第２逆方向入力端子ＩＮ２ｒとの間の電圧に応じて選択的に容量素子として働く（ノードＮ４ｒがＨレベルの期間のみ容量素子として機能する）。このようにＭＯＳトランジスタのゲートとチャネルを両電極として用いた容量素子を「ＭＯＳ容量素子」と称する。
以下、図１３の単位シフトレジスタＳＲkの動作について説明する。順方向シフト時には、第１電圧信号ＶｎがＨレベル（ＶＤＤ）、第２電圧信号ＶｒがＬレベル（ＶＳＳ）に設定される（第１の動作モード）。この場合、第１電圧信号Ｖｎは活性レベルの電源として働き、順方向プルアップ駆動回路２２ｎは活性状態（動作可能な状態）になる。トランジスタＱ３ｎ，Ｑ１１ｎのドレイン（第１電圧信号端子Ｔ１）がＨレベル（ＶＤＤ）に固定されるため、順方向プルアップ駆動回路２２ｎとトランジスタＱ５とで、図１２のプルアップ駆動回路２２と等価な回路が構成される（トランジスタＱ１３ｎ（ＭＯＳ容量素子）は、ノードＮ４ｎがＨレベルになったとき容量素子Ｃ２と同様に機能する）。
一方、逆方向プルアップ駆動回路２２ｒは、活性レベルの電源が供給されず、休止状態になる。この場合、ノードＮ１にはトランジスタＱ３ｒを通して電荷が供給されることはない。トランジスタＱ１１ｒはノードＮ４ｒを充電できず、またトランジスタＱ１３ｒ（ＭＯＳ容量素子）は、チャネルが形成されずノードＮ４ｒを昇圧できない。よってノードＮ４ｒはＬレベルに維持され、トランジスタＱ３ｒはオフ状態に維持される。
また、プルダウン駆動回路２３のトランジスタＱ３Ｄ，Ｑ４Ｄ（充放電回路）は、第１順方向入力端子ＩＮ１ｎの信号（２つ前段の出力信号Ｇk-2）の活性化に応じてノードＮ３を充電し、第１逆方向入力端子ＩＮ１ｒの信号（２つ後段の出力信号Ｇk+2）の活性化に応じてノードＮ３を放電するように動作する。
その結果、図１３の単位シフトレジスタＳＲkは、図１２の回路と同様の動作で、順方向シフトの動作を行うことができる。トランジスタＱ３ｎが非飽和領域で動作してノードＮ１の充電を行うため、図１１の回路に比べ、ノードＮ１の電位がＶｔｈだけ高くなり、トランジスタＱ１のオン抵抗を小さくできる。よって出力信号Ｇkの立ち上がり速度および立ち下がり速度が速くなる。
しかも、プルダウン駆動回路２３が図１１の回路と同様にトランジスタＱ１８，Ｑ１９を有しているため、トランジスタＱ３ｎ，Ｑ３Ｄ，Ｑ１１ｎがそれぞれノードＮ１，Ｎ３，Ｎ４ｎの充電を開始する時点でトランジスタＱ５，Ｑ５Ｄ，Ｑ１２ｎがオフになる。よってノードＮ１，Ｎ３，Ｎ４ｎの充電を高速に行うことができる。従って、単位シフトレジスタＳＲk動作の高速化に寄与できる。
逆方向シフト時には、第１電圧信号ＶｎがＬレベル（ＶＳＳ）、第２電圧信号ＶｒがＨレベル（ＶＤＤ）に設定される（第２の動作モード）。この場合、第２電圧信号Ｖｒは活性レベルの電源として働き、逆方向プルアップ駆動回路２２ｒは活性状態（動作可能な状態）になる。トランジスタＱ３ｒ，Ｑ１１ｒのドレイン（第２電圧信号端子Ｔ２）がＨレベル（ＶＤＤ）に固定されるため、逆方向プルアップ駆動回路２２ｒとトランジスタＱ５とで、図１２のプルアップ駆動回路２２と等価な回路が構成される（トランジスタＱ１３ｒ（ＭＯＳ容量素子）は、ノードＮ４ｒがＨレベルになったとき容量素子Ｃ２と同様に機能する）。
一方、順方向プルアップ駆動回路２２ｎは、活性レベルの電源が供給されず、休止状態になる。この場合、ノードＮ１にはトランジスタＱ３ｎを通して電荷が供給されることはない。トランジスタＱ１１ｎはノードＮ４ｎを充電できず、またトランジスタＱ１３ｎ（ＭＯＳ容量素子）は、チャネルが形成されずノードＮ４ｎを昇圧できない。よってノードＮ４ｎはＬレベルに維持され、トランジスタＱ３ｎはオフ状態に維持される。
また、プルダウン駆動回路２３のトランジスタＱ３Ｄ，Ｑ４Ｄ（充放電回路）は、第１逆方向入力端子ＩＮ１ｒの信号（２つ後段の出力信号Ｇk+2）の活性化に応じてノードＮ３を充電し、第１順方向入力端子ＩＮ１ｎの信号（２つ前段の出力信号Ｇk-2）の活性化に応じてノードＮ３を放電するように動作する。
その結果、図１３の単位シフトレジスタＳＲkは、図１２の回路と同様の動作で、逆方向シフトを行うことができる。トランジスタＱ３ｒが非飽和領域で動作してノードＮ１の充電を行うため、図１１の回路に比べ、ノードＮ１の電位がＶｔｈだけ高くなり、トランジスタＱ１のオン抵抗を小さくできる。よって出力信号Ｇkの立ち上がり速度および立ち下がり速度が速くなる。
しかも、プルダウン駆動回路２３が図１１の回路と同様にトランジスタＱ１８，Ｑ１９を有しているため、トランジスタＱ３ｒ，Ｑ４Ｄ，Ｑ１１ｒがそれぞれノードＮ１，Ｎ３，Ｎ４ｒの充電を開始する時点でトランジスタＱ５，Ｑ５Ｄ，Ｑ１２ｒがオフになる。よってノードＮ１，Ｎ３，Ｎ４ｒの充電を高速に行うことができる。従って、単位シフトレジスタＳＲk動作の高速化に寄与できる。
なお、第２入力端子ＩＮ２ｎには前段の出力信号Ｇk-1を入力し、第２逆方向入力端子ＩＮ２ｒには次段の出力信号Ｇk+1を入力してもよい。またその場合、トランジスタＱ１３ｎ，Ｑ１３ｒ（ＭＯＳ容量素子）に代えて、通常の容量素子を用いてもよい。
上の例のように第２順方向入力端子ＩＮ２ｎおよび第２逆方向入力端子ＩＮ２ｒにそれぞれクロック信号を入力する場合は、通常の容量素子を用いるとノードＮ４ｎ，Ｎ４ｒを昇圧する必要が無い期間にそれらが昇圧されて誤動作を引き起こすことが懸念される。そのため、必要な期間にのみ選択的に容量素子として機能するＭＯＳ容量素子を採用することが望ましい。
ＳＲ 単位シフトレジスタ、２１ 出力回路、２２ プルアップ駆動回路、２３ プルダウン駆動回路、３０ ゲート線駆動回路、３１ クロック信号発生器、ＧＬ ゲート線、２２ｒ 逆方向プルアップ駆動回路、２２ｎ 順方向プルアップ駆動回路。

Claims (16)

  1. 入力端子、出力端子、リセット端子およびクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードを放電する第２トランジスタと、
    前記第２トランジスタの制御電極が接続する第２ノードを出力端とするインバータと、
    前記入力端子に入力される入力信号の活性化に応じて前記第１ノードを充電する第１充電回路と、
    前記リセット端子に入力されるリセット信号の活性化に応じて前記第１ノードを放電する第１放電回路と、
    前記入力信号の活性化に応じて前記インバータの入力端である第３ノードを充電する第２充電回路と、
    前記リセット信号の活性化に応じて前記第３ノードを放電する第２放電回路と、
    前記第２ノードに接続した制御電極を有し、前記第３ノードを放電する第３トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
  2. 請求項１記載のシフトレジスタ回路であって、
    前記第１充電回路は、前記入力端子に接続した制御電極を有する第４トランジスタであり、
    前記第１放電回路は、前記リセット端子に接続した制御電極を有する第５トランジスタであり、
    前記第２充電回路は、前記入力端子に接続した制御電極を有する第６トランジスタであり、
    前記第２放電回路は、前記リセット端子に接続した制御電極を有する第７トランジスタである
    ことを特徴とするシフトレジスタ回路。
  3. 請求項１または請求項２記載のシフトレジスタ回路であって、
    前記第３トランジスタは、前記第３ノードと前記入力端子との間に接続される
    ことを特徴とするシフトレジスタ回路。
  4. 第１入力端子、第２入力端子、出力端子およびクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードを放電する第２トランジスタと、
    前記第２トランジスタの制御電極が接続する第２ノードを出力端とするインバータと、
    前記第１入力端子に入力される第１入力信号および前記第２入力端子に入力される第２入力信号に基づいて、前記第１ノードの充放電を行う第１充放電回路と、
    前記第１入力信号および前記第２入力信号に基づいて、前記インバータの入力端である第３ノードの充放電を行う第２充放電回路とを備え、
    前記第１充放電回路は、
    前記第１ノードを、前記第１入力信号の活性化に応じて充電し、前記第２入力信号の活性化に応じて放電する第１の動作モードと、
    前記第１ノードを、前記第２入力信号の活性化に応じて充電し、前記第１入力信号の活性化に応じて放電する第２の動作モードとを切り替え可能であり、
    前記第２充放電回路は、
    前記第１の動作モードのときは、前記第３ノードを、前記第１入力信号の活性化に応じて充電し、前記第２入力信号の活性化に応じて放電するよう動作し、
    前記第２の動作モードのときは、前記第３ノードを、前記第２入力信号の活性化に応じて充電し、前記第１入力信号の活性化に応じて放電するよう動作する
    ことを特徴とするシフトレジスタ回路。
  5. 請求項４記載のシフトレジスタ回路であって、
    前記第１および第２の動作モードを切り替えるための、互いに相補な第１および第２電圧信号が供給される第１および第２電圧信号端子をさらに備え、
    前記第１充放電回路は、
    前記第１入力端子に接続した制御電極を有し、前記第１電圧信号端子と前記第１ノードとの間に接続した第３トランジスタと、
    前記第２入力端子に接続した制御電極を有し、前記第２電圧信号端子と前記第１ノードとの間に接続した第４トランジスタとを備え、
    前記第２充放電回路は、
    前記第１入力端子に接続した制御電極を有し、前記第１電圧信号端子と前記第３ノードとの間に接続した第５トランジスタと、
    前記第２入力端子に接続した制御電極を有し、前記第２電圧信号端子と前記第３ノードとの間に接続した第６トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
  6. 請求項５記載のシフトレジスタ回路であって、
    前記第１入力端子に接続した制御電極を有し、前記第２電圧信号端子と前記第２ノードとの間に接続する第７トランジスタと、
    前記第２入力端子に接続した制御電極を有し、前記第１電圧信号端子と前記第２ノードとの間に接続する第８トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
  7. 請求項４から請求項６のいずれか記載のシフトレジスタ回路であって、
    前記第２ノードに接続した制御電極を有し、前記第３ノードを放電する第９トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  8. 第１入力端子、第２入力端子、出力端子、リセット端子およびクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードを放電する第２トランジスタと、
    前記第２トランジスタの制御電極が接続する第２ノードを出力端とするインバータと、
    前記第１ノードを充電する第３トランジスタと、
    前記第１入力端子に入力される第１入力信号の活性化に応じて前記第３トランジスタの制御電極が接続する第３ノードを充電する第１充電回路と、
    前記第２入力端子に入力される第２入力信号の活性化に応じて前記第３ノードを昇圧する昇圧素子と、
    前記リセット端子に入力されるリセット信号の活性化に応じて前記第３ノードを放電する第１放電回路と、
    前記第１入力信号の活性化に応じて前記インバータの入力端である第４ノードを充電する第２充電回路と、
    前記リセット信号の活性化に応じて、前記第４ノードを放電する第２放電回路と、
    前記第２ノードに接続した制御電極を有し、前記第４ノードを放電する第４トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
  9. 第１乃至第４入力端子、出力端子およびクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記第１トランジスタの制御電極が接続する第１ノードを放電する第２トランジスタと、
    前記第２トランジスタの制御電極が接続する第２ノードを出力端とするインバータと、
    前記第１入力端子に入力される第１入力信号の活性化に応じて前記第１ノードを充電する第１充電回路と、
    前記第２入力端子に入力される第２入力信号の活性化に応じて前記第１ノードを充電する第２充電回路と、
    前記第１入力信号および前記第２入力信号に基づいて、前記インバータの入力端である第３ノードの充放電を行う充放電回路とを備え、
    前記第１充電回路は、
    前記第１ノードを充電する第３トランジスタと、
    前記第１入力信号の活性化に応じて前記第３トランジスタの制御電極が接続する第４ノードを充電する第１充電素子と、
    前記第３入力端子に入力される第３入力信号の活性化に応じて前記第４ノードを昇圧する第１昇圧素子とを含み、
    前記第２充電回路は、
    前記第１ノードを充電する第４トランジスタと、
    前記第２入力信号の活性化に応じて前記第４トランジスタの制御電極が接続する第５ノードを充電する第２充電素子と、
    前記第４入力端子に入力される第４入力信号の活性化に応じて前記第５ノードを昇圧する第２昇圧素子とを含み、
    前記第１充電回路および前記第２充電回路は、
    前記第１充電回路が動作し、前記第２充電回路が休止状態になる第１の動作モードと、
    前記第２充電回路が動作し、前記第１充電回路が休止状態になる第２の動作モードとを切り替え可能であり、
    前記充放電回路は、
    前記第１の動作モードのときは、前記第３ノードを、前記第１入力信号の活性化に応じて充電し、前記第２入力信号の活性化に応じて放電するよう動作し、
    前記第２の動作モードのときは、前記第３ノードを、前記第２入力信号の活性化に応じて充電し、前記第１入力信号の活性化に応じて放電するよう動作する
    ことを特徴とするシフトレジスタ回路。
  10. 請求項９記載のシフトレジスタ回路であって、
    前記第１および第２の動作モードを切り替えるための、互いに相補な第１および第２電圧信号が供給される第１および第２電圧信号端子をさらに備え、
    前記第１充電回路において、
    前記第３トランジスタは、前記第１電圧信号端子と前記第１ノードとの間に接続しており、
    前記第１充電素子は、前記第１入力端子に接続した制御電極を有し、前記第１電圧信号端子と前記第４ノードとの間に接続する第５トランジスタであり、
    前記第１昇圧素子は、前記第３入力端子と前記第４ノードとの間に接続した第１容量素子であり、
    前記第２充電回路において、
    前記第４トランジスタは、前記第２電圧信号端子と前記第１ノードとの間に接続しており、
    前記第２充電素子は、前記第４入力端子に接続した制御電極を有し、前記第２電圧信号端子と前記第５ノードとの間に接続する第６トランジスタであり、
    前記第２昇圧素子は、前記第４入力端子と前記第４ノードとの間に接続された第２容量素子である
    ことを特徴とするシフトレジスタ回路。
  11. 請求項１０記載のシフトレジスタ回路であって、
    前記充放電回路は、
    前記第１入力端子に接続した制御電極を有し、前記第１電圧信号端子と前記第３ノードとの間に接続する第７トランジスタと、
    前記第２入力端子に接続した制御電極を有し、前記第２電圧信号端子と前記第３ノードとの間に接続する第８トランジスタとを備える
    ことを特徴とするシフトレジスタ回路。
  12. 請求項１１記載のシフトレジスタ回路であって、
    前記第１入力端子に接続した制御電極を有し、前記第２電圧信号端子と前記第２ノードとの間に接続する第９トランジスタと、
    前記第２入力端子に接続した制御電極を有し、前記第１電圧信号端子と前記第２ノードとの間に接続する第１０トランジスタとをさらに備える
    ことを特徴とするシフトレジスタ回路。
  13. 請求項９から請求項１２のいずれか記載のシフトレジスタ回路であって、
    前記第２ノードに接続した制御電極を有し、前記第３ノードを放電する第１１トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  14. 請求項１から請求項１３のいずれか記載のシフトレジスタ回路であって、
    前記出力端子を放電するプルダウントランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  15. 請求項１４記載のシフトレジスタ回路であって、
    前記プルダウントランジスタの制御電極は、前記第２ノードに接続されている
    ことを特徴とするシフトレジスタ回路。
  16. 請求項１から請求項１５のいずれか記載のシフトレジスタ回路であって、
    前記第１ノードと前記出力端子との間に接続する容量素子をさらに備える
    ことを特徴とするシフトレジスタ回路。
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