CN107657983B - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，属于显示技术领域，该移位寄存器单元包括：输入子电路、输出子电路、放电子电路和降噪子电路，其中，该放电子电路分别与输入信号端、第一电源端和下拉节点连接，用于在输入信号的控制下，向下拉节点输出第一电源信号。本发明提供的移位寄存器单元中，放电子电路可以在输入阶段中控制下拉节点的电位为无效电位，从而避免了降噪子电路在该下拉节点的控制下，影响上拉节点和输出端的电位，保证了移位寄存器单元的正常输出。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。
背景技术
移位寄存器通常包括多个级联的移位寄存器单元，每个移位寄存器单元用于驱动一行像素单元，由该多个级联的移位寄存器单元实现对显示装置中各行像素单元的逐行扫描驱动，以显示图像。
相关技术中有一种移位寄存器单元，该移位寄存器单元主要包括输入子电路、输出子电路、下拉控制子电路和降噪子电路。其中，输入子电路用于在输入阶段，根据上一级移位寄存器单元输出的驱动信号对上拉节点充电，输出子电路用于在该上拉节点的控制下，在输出阶段向输出端输出驱动信号，下拉控制子电路用于控制下拉节点的电位，降噪子电路用于在下拉节点的控制下，在输出阶段之后持续对上拉节点和输出端进行降噪。
但是，由于一帧图像的扫描过程中，下拉节点的电位在输出阶段之后会持续保持有效电位，导致在下一帧图像扫描过程的输入阶段和输出阶段中，降噪子电路可能会在该下拉节点的控制下，影响上拉节点和输出端的电位，导致移位寄存器单元无法正常工作。
发明内容
本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，可以解决相关技术中移位寄存器单元在下拉节点的影响下可能无法正常输出的问题，所述技术方案如下：
第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：
输入子电路、输出子电路、放电子电路和降噪子电路；
所述输入子电路分别与输入信号端、第一控制信号端和上拉节点连接，用于在来自所述输入信号端的输入信号的控制下，向所述上拉节点输出来自所述第一控制信号端的第一控制信号；
所述输出子电路分别与时钟信号端、所述上拉节点和输出端连接，用于在所述上拉节点的控制下，向所述输出端输出来自所述时钟信号端的时钟信号；
所述放电子电路分别与所述输入信号端、第一电源端和下拉节点连接，用于在所述输入信号的控制下，向所述下拉节点输出来自所述第一电源端的第一电源信号；
所述降噪子电路分别与所述下拉节点、所述第一电源端、所述上拉节点和所述输出端连接，用于在所述下拉节点的控制下，分别向所述上拉节点和所述输出端输出所述第一电源信号；
其中，所述第一控制信号的电位为第一电位，所述第一电源信号的电位为第二电位。
可选的，所述放电子电路，包括：第一晶体管；
所述第一晶体管的栅极与所述输入信号端连接，所述第一晶体管的第一极与所述第一电源端连接，所述第一晶体管的第二极与所述下拉节点连接。
可选的，所述移位寄存器单元还包括：复位子电路；
所述复位子电路分别与复位信号端、第二控制信号端和所述上拉节点连接，用于在来自所述复位信号端的复位信号的控制下，向所述上拉节点输出来自所述第二控制信号端的第二控制信号，所述第二控制信号的电位为第二电位；
所述放电子电路还与所述复位信号端连接，所述放电子电路还用于在所述复位信号的控制下，向所述下拉节点输出所述第一电源信号。
可选的，所述放电子电路包括：第一晶体管和第二晶体管；
所述第一晶体管的栅极与所述输入信号端连接，所述第一晶体管的第一极与所述第一电源端连接，所述第一晶体管的第二极与所述下拉节点连接；
所述第二晶体管的栅极与所述复位信号端连接，所述第二晶体管的第一极与所述第一电源端连接，所述第二晶体管的第二极与所述下拉节点连接。
可选的，所述移位寄存器单元还包括：第一下拉控制子电路和第二下拉控制子电路；
所述第一下拉控制子电路与所述下拉节点和第二电源端连接，用于在来自所述第二电源端的第二电源信号的控制下，向所述下拉节点输出所述第二电源信号，所述第二电源信号的电位为第一电位；
所述第二下拉控制子电路分别与所述上拉节点、所述下拉节点和所述第一电源端连接，用于在所述上拉节点的控制下，向所述下拉节点输出来自第一电源端的第一电源信号。
可选的，所述输入子电路，包括：第三晶体管和第四晶体管；
所述第三晶体管的栅极与所述输入信号端连接，所述第三晶体管的第一极与所述第一控制信号端连接，所述第三晶体管的第二极与第一节点连接；
所述第四晶体管的栅极与所述输入信号端连接，所述第四晶体管的第一极与所述第一节点连接，所述第四晶体管的第二极与所述上拉节点连接。
可选的，所述复位子电路，包括：第五晶体管和第六晶体管；
所述第五晶体管的栅极与所述复位信号端连接，所述第五晶体管的第一极与所述第二控制信号端连接，所述第五晶体管的第二极与第二节点连接；
所述第六晶体管的栅极与所述复位信号端连接，所述第六晶体管的第一极与所述第二节点连接，所述第六晶体管的第二极与所述上拉节点连接。
可选的，所述第一下拉控制子电路包括：第七晶体管，所述第二下拉控制子电路包括：第八晶体管；
所述第七晶体管的栅极和第一极与所述第二电源端连接，所述第七晶体管的第二极与所述下拉节点连接；
所述第八晶体管的栅极与所述上拉节点连接，所述第八晶体管的第一极与所述第一电源端连接，所述第八晶体管的第二极与所述下拉节点连接。
可选的，所述降噪子电路包括：第九晶体管和第十晶体管；
所述第九晶体管的栅极与所述下拉节点连接，所述第九晶体管的第一极与所述第一电源端连接，所述第九晶体管的第二极与所述上拉节点连接；
所述第十晶体管的栅极与所述下拉节点连接，所述第十晶体管的第一极与所述第一电源端连接，所述第十晶体管的第二极与所述输出端连接。
可选的，所述输入子电路，包括：第三晶体管和第四晶体管；所述移位寄存器单元还包括复位子电路，所述复位子电路，包括：第五晶体管和第六晶体管；所述降噪子电路还包括：第十一晶体管和第十二晶体管；
所述第十一晶体管的栅极与所述下拉节点连接，所述第十一晶体管的第一极与所述第一电源端连接，所述第十一晶体管的第二极分别与所述第三晶体管的第二极和所述第四晶体管的第一极连接；
所述第十二晶体管的栅极与所述下拉节点连接，所述第十二晶体管的第一极与所述第一电源端连接，所述第十二晶体管的第二极分别与所述第五晶体管的第二极和所述第六晶体管的第一极连接。
可选的，所述移位寄存器单元还包括：第十三晶体管；
所述第十三晶体管的栅极与总复位信号端连接，所述第十三晶体管的第一极与所述第一电源端连接，所述第十三晶体管的第二极与所述上拉节点连接。
第二方面，提供了一种移位寄存器单元的驱动方法，用于驱动如第一方面任一所述的移位寄存器单元，所述移位寄存器单元包括：输入子电路、输出子电路、放电子电路和降噪子电路，所述方法包括：
输入阶段，在所述输入信号的控制下，所述输入子电路向上拉节点输出来自第一控制信号端的第一控制信号，所述放电子电路向下拉节点输出来自第一电源端的第一电源信号；
输出阶段，在所述上拉节点的控制下，所述输出子电路向所述输出端输出所述第一时钟信号。
第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：
至少两个级联的如第一方面任一所述的移位寄存器单元；
每一级移位寄存器单元的输出端与上一级移位寄存器单元的复位信号端连接；
每一级移位寄存器单元的输出端与下一级移位寄存器单元的输入信号端连接。
第四方面，提供了一种显示装置，所述显示装置包括：如第三方面所述的栅极驱动电路。
本发明提供的技术方案带来的有益效果是：
综上所述，本发明实施例提供的移位寄存器单元、驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括输入子电路、输出子电路、放电子电路和降噪子电路，该移位寄存器单元中的放电子电路可以在输入信号的电位为有效电位时(即输入阶段中)控制下拉节点的电位为无效电位，从而可以避免降噪子电路在该下拉节点的控制下，影响上拉节点和输出端的电位，保证了移位寄存器单元的正常输出。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图；
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；
图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；
图4是本发明实施例提供的再一种移位寄存器单元的结构示意图；
图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；
图6是本发明实施例提供的一种移位寄存器单元的驱动过程的时序图；
图7是本发明实施例提供的一种移位寄存器单元在输入阶段的等效电路图；
图8是本发明实施例提供的一种移位寄存器单元在输出阶段的等效电路图；
图9是本发明实施例提供的一种移位寄存器单元在复位阶段的等效电路图；
图10是本发明实施例提供的一种移位寄存器单元在降噪阶段的等效电路图；
图11是本发明实施例提供的一种移位寄存器单元在总复位阶段的等效电路图；
图12是本发明实施例提供的一种栅极驱动电路的结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个不同的状态量，不代表全文中第一电位或第二电位具有特定的数值。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：输入子电路10、输出子电路20、放电子电路30和降噪子电路40。
该输入子电路10分别与输入信号端IN、第一控制信号端VFD和上拉节点PU连接，用于在来自输入信号端IN的输入信号的控制下，向上拉节点PU输出来自第一控制信号端VFD的第一控制信号，该第一控制信号端VFD提供的第一控制信号的电位可以为第一电位，在本发明实施例中，该第一电位可以为有效电位。
示例的，在该移位寄存器单元的输入阶段中，输入信号端IN输出的输入信号的电位为第一电位，该输入子电路10可以在该输入信号的控制下，向该上拉节点PU输出来自第一控制信号端VFD的第一控制信号。
该输出子电路20分别与时钟信号端CLK、上拉节点PU和输出端OUT连接，用于在上拉节点PU的控制下，向输出端OUT输出来自时钟信号端CLK的时钟信号。
示例的，当上拉节点PU的电位为第一电位时，该输出子电路20可以在该上拉节点PU的控制下，向输出端OUT输出来自该时钟信号端CLK的时钟信号。
该放电子电路30分别与输入信号端IN、第一电源端VGL和下拉节点PD连接，用于在输入信号的控制下，向下拉节点PD输出来自第一电源端VGL的第一电源信号，该第一电源信号的电位可以为第二电位，在本发明实施例中，该第二电位可以为无效电位。
示例的，在该移位寄存器单元的输入阶段中，输入信号端IN输出的输入信号的电位为第一电位，该放电子电路30可以在该输入信号的控制下，向下拉节点PD输出来自第一电源端VGL的第一电源信号。
该降噪子电路40分别与下拉节点PD、第一电源端VGL、上拉节点PU和输出端OUT连接，用于在下拉节点PD的控制下，分别向上拉节点PU和输出端OUT输出第一电源信号。
示例的，当下拉节点PD的电位为第一电位时，该降噪子电路40可以在该下拉节点PD的控制下，分别向上拉节点PU和输出端OUT输出来自第一电源端VGL的第一电源信号。当下拉节点PD的电位为第二电位时，该降噪子电路40处于非工作状态，不会对上拉节点PU的电位和输出端OUT的电位造成影响。
综上所述，本发明实施例提供的移位寄存器单元，包括输入子电路、输出子电路、放电子电路和降噪子电路，该移位寄存器单元中的放电子电路可以在输入信号的电位为有效电位时(即输入阶段中)，控制下拉节点的电位为无效电位，从而可以避免降噪子电路在该下拉节点的控制下，影响上拉节点和输出端的电位，保证了移位寄存器单元的正常输出。
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图，如图2所示，该移位寄存器单元还可以包括：复位子电路50。
该复位子电路50分别与复位信号端RST、第二控制信号端VBD和上拉节点PU连接，用于在来自该复位信号端RST的复位信号的控制下，向上拉节点PU输出来自第二控制信号端VBD的第二控制信号，该第二控制信号的电位为第二电位。
相应的，该放电子电路30还可以与该复位信号端RST连接，该放电子电路30还可以用于在该复位信号的控制下，向下拉节点PD输出第一电源信号。
示例的，在该移位寄存器单元的复位阶段中，复位信号端RST输出的复位信号的电位为第一电位，该复位子电路50可以在该复位信号的控制下，向该上拉节点PU输出来自第二控制信号端VBD的第二控制信号；同时，该放电子电路30还可以在该复位信号的控制下，向下拉节点PD输出来自第一电源端VGL的第一电源信号。
进一步的，参考图2，该移位寄存器单元还可以包括第一下拉控制子电路601和第二下拉控制子电路602。
该第一下拉控制子电路601与下拉节点PD和第二电源端VDD连接，用于在来自该第二电源端VDD的第二电源信号的控制下，向下拉节点PD输出第二电源信号，该第二电源信号的电位为第一电位。
该第二下拉控制子电路602分别与上拉节点PU、下拉节点PD和第一电源端VGL连接，用于在该上拉节点PU的控制下，向下拉节点PD输出来自第一电源端VGL的第一电源信号。
示例的，当该上拉节点PU的电位为第二电位时，该第一下拉控制子电路601可以在第二电源端VDD的控制下，向下拉节点PD输出第二电源信号；或者，当该上拉节点PU的电位为第一电位时，该第二下拉控制子电路602可以在该上拉节点PU的控制下，向下拉节点PD输出来自第一电源端VGL的第一电源信号。
图3是本发明实施例提供的又一种移位寄存器单元的结构示意图，如图3所示，该放电子电路30可以包括：第一晶体管M1。
该第一晶体管M1的栅极与输入信号端IN连接，该第一晶体管M1的第一极与第一电源端VGL连接，该第一晶体管M1的第二极与下拉节点PD连接。
进一步的，由于在反向扫描的过程中，该复位信号端RST用于提供输入信号，为了保证该放电子电路30在反向扫描的过程中，也能对下拉节点PD放电，因此，如图3所示，该放电子电路30还可以包括：第二晶体管M2。
该第二晶体管M2的栅极与复位信号端RST连接，该第二晶体管M2的第一极与第一电源端VGL连接，该第二晶体管M2的第二极与下拉节点PD连接。
可选的，参考图3，该输入子电路10具体可以包括：第三晶体管M3和第四晶体管M4。
其中，该第三晶体管M3的栅极与输入信号端IN连接，该第三晶体管M3的第一极与第一控制信号端VFD连接，该第三晶体管M3的第二极与第一节点P1连接。
该第四晶体管M4的栅极与输入信号端IN连接，该第四晶体管M4的第二极与该第一节点P1连接，该第四晶体管M4的第二极与上拉节点PU连接。
可选的，参考图3，该复位子电路20具体可以包括：第五晶体管M5和第六晶体管M6。
其中，该第五晶体管M5的栅极与复位信号端RST连接，该第五晶体管M5的第一极与第二控制信号端VBD连接，该第五晶体管M5的第二极与第二节点P2连接。
该第六晶体管M6的栅极与复位信号端RST连接，该第六晶体管M6的第一极与该第二节点P2连接，该第六晶体管M6的第二极与上拉节点PU连接。
可选的，参考图3，该第一下拉控制子电路601可以包括：第七晶体管M7，该第二下拉控制子电路602可以包括：第八晶体管M8。
其中，该第七晶体管M7的栅极和第一极与第二电源端VDD连接，该第七晶体管M7的第二极与下拉节点PD连接。
该第八晶体管M8的栅极与上拉节点PU连接，该第八晶体管M8的第一极与第一电源端VGL连接，该第八晶体管M8的第二极与下拉节点PD连接。
可选的，参考图3，该降噪子电路40具体可以包括：第九晶体管M9和第十晶体管M10。
其中，该第九晶体管M9的栅极与下拉节点PD连接，该第九晶体管M9的第一极与第一电源端VGL连接，该第九晶体管M9的第二极与上拉节点PU连接。
该第十晶体管M10的栅极与下拉节点PD连接，该第十晶体管M10的第一极与第一电源端VGL连接，该第十晶体管M10的第二极与输出端OUT连接。
进一步的，由于该输入子电路10是由串联的第三晶体管M3和第四晶体管M4组成，且该第三晶体管M3的第一极与第一控制信号端VFD连接；该复位子电路50是由串联的第五晶体管M5和第六晶体管M6组成，且该第六晶体管M6的第一极与第二控制信号端VBD连接，为了避免在输出阶段之后，该第三晶体管M3和第四晶体管M4的漏电流，以及第五晶体管M5和第六晶体管M6漏电流影响该上拉节点PU的电位，参考图3，该降噪子电路40还可以包括：第十一晶体管M11和第十二晶体管M12。
其中，该第十一晶体管M11的栅极与下拉节点PD连接，该第十一晶体管M11的第一极与第一电源端VGL连接，该第十一晶体管M11的第二极分别与第三晶体管M3的第二极和第四晶体管M4的第一极连接，也即是该第二晶体管M11的第二极与该第一节点P1连接。
该第十二晶体管M12的栅极与下拉节点PD连接，该第十二晶体管M12的第一极与第一电源端VGL连接，该第十二晶体管M12的第二极分别与第五晶体管的第二极和第六晶体管的第一极连接，也即是该第十二晶体管M12的第二极与该第二节点P2连接。
当该下拉节点PD的电位为第一电位，且该上拉节点PU的电位为第二电位时，该第十一晶体管M11和第十二晶体管M12开启，第一电源端VGL可以向该第一节点P1输出第一电源信号，并向该第二节点P2输出第一电源信号，从而可以使得该第四晶体管M4的第一极和第二极的电位均为第二电位，从而有效减小该第一节点P1的漏电流；同理，可以使得该第六晶体管M6的第一极和第二极的电位均为第二电位，从而有效减小该第二节点P2的漏电流，由此可以避免影响上拉节点PU的电位。
可选的，图4是本发明实施例提供的再一种移位寄存器单元的结构示意图，如图4所示，该移位寄存器单元还可以包括：第十三晶体管M13。
该第十三晶体管M13的栅极与总复位信号端TRST连接，该第十三晶体管M13的第一极与第一电源端VGL连接，该第十三晶体管M13的第二极与上拉节点PU连接。
在本发明实施例中，该总复位信号端TRST可以与每一级移位寄存器单元中的第十三晶体管M13的栅极连接。该总复位信号端TRST可以在该最后一级移位寄存器单元的输出阶段之后输出处于第一电位的总复位信号，从而可以对该最后一级移位寄存器单元的上拉节点PU进行复位，并对栅极驱动电路中的各级移位寄存器单元的上拉节点PU进行总复位。
进一步的，参考图4，该移位寄存器单元还可以包括：第十四晶体管M14。
该第十四晶体管M14的栅极与总复位信号端TRST连接，该第十四晶体管M14的第一极与第一电源端VGL连接，该第十四晶体管M14的第二极与输出端OUT连接。
在本发明实施例中，该总复位信号端TRST可以与每一级移位寄存器单元中的第十四晶体管M14的栅极连接，从而可以在对该最后一级移位寄存器单元的上拉节点PU进行复位时，对栅极驱动电路中的各级移位寄存器单元的输出端OUT进行总复位。
可选的，参考图3，该输出子电路20还可以包括：第十五晶体管M15和电容器C1。
其中，该第十五晶体管M15的栅极与上拉节点PU连接，该第十五晶体管M15的第一极与时钟信号端CLK连接，该第十五晶体管M15的第二极与输出端OUT连接。
该电容器C1的一端与上拉节点PU连接，该电容器C1的另一端与输出端OUT连接。
综上所述，本发明实施例提供的移位寄存器单元，包括输入子电路、输出子电路、放电子电路和降噪子电路，该移位寄存器单元中的放电子电路可以在输入信号的电位为有效电位时(即输入阶段中)，控制下拉节点的电位为无效电位，从而可以避免降噪子电路在该下拉节点的控制下，影响上拉节点和输出端的电位，保证了移位寄存器单元的正常输出。
图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图，该驱动方法可以用于驱动如图1至图4任一所示的移位寄存器单元，参考图5，该驱动方法可以包括：
步骤701、输入阶段，在输入信号的控制下，该输入子电路10向上拉节点PU输出来自第一控制信号端VFD的第一控制信号，该放电子电路30向下拉节点PD输出来自第一电源端VGL的第一电源信号。
在本发明实施例中，该放电子电路30可以在输入信号的控制下，向该下拉节点PD输出处于第二电位的第一电源信号，从而使得该降噪子电路40中的各个晶体管关断，以避免降噪子电路40在该下拉节点PD的控制下，影响上拉节点PU和输出端OUT的电位。
步骤702、输出阶段，在上拉节点PU的控制下，该输出子电路20向该输出端OUT输出第一时钟信号。
在本发明实施例中，在输出阶段中，该上拉节点PU的电位为第一电位，该输出子电路20可以在该上拉节点PU的控制下，向该输出端OUT输出处于第一电位的时钟信号，从而实现对一行像素单元的扫描。
综上所述，本发明实施例提供的移位寄存器单元的驱动方法，通过放电子电路可以在输入信号的电位为有效电位时(即输入阶段中)控制下拉节点的电位为无效电位，从而可以避免降噪子电路在该下拉节点的控制下，影响上拉节点和输出端的电位，保证了移位寄存器单元的正常输出。
进一步的，图6是本发明实施例提供的一种移位寄存器单元驱动过程中各信号端的时序图，以图4所示的移位寄存器单元为例，并以移位寄存器单元中各个晶体管为N型晶体管，第一控制信号端VFD输出的第一控制信号的电位为第一电位，第二控制信号端VBD输出的第二控制信号的电位为第二电位，且第一电位相对于第二电位为高电位为例，详细介绍本发明实施例提供的移位寄存器单元的驱动原理。
如图6所示，在输入阶段t1中，时钟信号端CLK输出的时钟信号的电位为第二电位，输入信号端IN输出的输入信号的电位为第一电位，该第一晶体管M1、第三晶体管M3以及该第四晶体管M4开启，该第一控制信号端VFD通过该第三晶体管M3以及该第四晶体管M4向该上拉节点PU输出处于第一电位的第一控制信号，使得该上拉节点PU的电位被拉高，由此实现对该上拉节点PU的充电；该第十五晶体管M15和该第八晶体管M8开启，该时钟信号端CLK通过该第十五晶体管M15向输出端OUT输出处于第二电位的时钟信号，第一电源端VGL通过第八晶体管M8向下拉节点PD输出处于第二电位的第一电源信号。该移位寄存器单元在输入阶段t1的等效电路图可以参考图7。
在输出阶段t2中，该时钟信号端CLK输出的时钟信号的电位跳变为第一电位，该输入信号端IN输出的输入信号的电位跳变为第二电位，该第一晶体管M1、第三晶体管M3以及该第四晶体管M4关断，该上拉节点PU的电位在电容器C1的耦合作用下被进一步拉高，该第十五晶体管M15充分开启，该时钟信号端CLK通过该第十五晶体管M15向输出端OUT输出处于第一电位的时钟信号，以实现对一行像素单元的扫描；该第八晶体管M8也保持开启状态，第一电源端VGL可以继续向下拉节点PD输出处于第二电位的第一电源信号。该移位寄存器单元在输出阶段t2的等效电路图可以参考图8。
由于在上述输入阶段t1和输出阶段t2中，第一电源端VGL可以通过该第八晶体管M8向该下拉节点PD输出处于第二电位的第一电源信号，因此可以控制该第九晶体管M9、第十晶体管M10、第十一晶体管M11以及该第十二晶体管M12关断，从而可以避免对上拉节点PU的电位、输出端OUT的电位、第一节点P1的电位、以及第二节点P2的电位造成影响，保证了移位寄存器单元的输出稳定性。
此外，在该输入阶段t1和输出阶段t2中，该复位信号端RST和总复位信号端TRST输出的信号的电位均为第二电位，该第二晶体管M2、第五晶体管M5、第六晶体管M6、第十三晶体管M13和第十四晶体管M14关断；该第二电源端VDD输出的第二电源信号的电位为第一电位，该第七晶体管M7开启，但由于在该输入阶段t1和输出阶段t2中，第八晶体管M8可以在上拉节点PU的控制下，控制该下拉节点PD的电位为第二电位，因此即使该第七晶体管M7开启，第二电源端VDD输出的第二电源信号也不会对下拉节点PD的电位造成影响。
在复位阶段t3中，复位信号端RST输出的复位信号的电位为第一电位，该第二晶体管M2、该第五晶体管M5和该第六晶体管M6开启，该第二控制信号端VBD通过该第五晶体管M5以及该第六晶体管M6向该上拉节点PU输出处于第二电位的第二控制信号，对该上拉节点PU进行放电，该第十五晶体管M15关断；同时，该第一电源端VGL通过该第二晶体管M2向该下拉节点PD输出处于第二电位的第一电源信号，使得该下拉节点PD维持低电位，该第九晶体管M9、第十晶体管M10、第十一晶体管M11以及该第十二晶体管M12关断。
此外，在该复位阶段t3中，该输入信号端IN输出的输入信号的电位为第二电位，该第一晶体管M1、第三晶体管M3以及该第四晶体管M4关断；该总复位信号端TRST输出的总复位信号为第二电位，该第十三晶体管M13和该第十四晶体管M14关断；该第二电源端VDD输出的第二电源信号为第一电位，该第七晶体管M7开启，但由于在该复位阶段t3中，第八晶体管M8可以在上拉节点PU的控制下，控制该下拉节点PD的电位为第二电位，因此即使该第七晶体管M7开启，第二电源端VDD输出的第二电源信号也不会对下拉节点PD的电位造成影响。该移位寄存器单元在复位阶段t3的等效电路图可以参考图9。
需要说明的是，在本发明实施例中，在该复位信号控制上拉节点PU的电位为第二电位之前，该第十五晶体管M15可以保持开启状态，由于在该复位阶段t3中，时钟信号端CLK输出的时钟信号的电位为第二电位，因此该时钟信号端CLK可以通过该第十五晶体管M15对输出端OUT进行复位。可选的，如图6所示，该时钟信号的占空比可以小于二分之一，因此在该复位阶段t3还没到来之前，该时钟信号端CLK即可以对该输出端OUT进行复位。
在降噪阶段t4中，该第二电源端VDD输出的第二电源信号为第一电位，该第七晶体管M7开启。由于在该复位阶段t3中，复位子电路50已经将该上拉节点PU的电位复位至第二电位，使得该第八晶体管M8关断，该第一电源端VGL不再向下拉节点PD输出第一电源信号，故此时，该第二电源信号端VDD可以通过该第七晶体管M7向该下拉节点PD输出处于第一电位的第二电源信号，以拉高该下拉节点PD的电位。相应的，该第九晶体管M9、第十晶体管M10、第十一晶体管M11以及该第十二晶体管M12可以在该下拉节点PD的控制下开启，该第一电源端VGL可以通过该第九晶体管M9向上拉节点PU输出处于第二电位的第一电源信号，实现对上拉节点PU的降噪；该第一电源端VGL可以通过该第十晶体管M10向输出端OUT输出处于第二电位的第一电源信号，实现对输出端OUT的降噪；该第一电源端VGL可以通过该第十一晶体管M11向第一节点P1输出处于第二电位的第一电源信号，实现对该第一节点P1的降噪；该第一电源端VGL可以通过该第十二晶体管M12向第二节点P2输出处于第二电位的第一电源信号，实现对该第二节点P2的降噪。该移位寄存器单元在降噪阶段t4的等效电路图可以参考图10。
参考图6，在该降噪阶段t4之后，还可以包括总复位阶段t5，该总复位阶段t5可以为最后一级移位寄存器单元的输出阶段之后的阶段。在该总复位阶段t5中，该总复位信号端TRST可以输出处于第一电位的总复位信号，使得该第十三晶体管M13和该第十四晶体管M14开启，该第一电源端VGL可以通过该第十三晶体管M13向该上拉节点PU输出处于第二电位的第一电源信号，并通过该第十四晶体管M14向该输出端OUT输出处于第二电位的第一电源信号，从而继续对上拉节点PU和输出端OUT进行降噪。该移位寄存器单元在总复位阶段t5的等效电路图可以参考图11。
需要说明的是，当移位寄存器单元中未设置放电子电路30时，在输入阶段t1中，需要通过第二下拉控制子电路602中的第八晶体管M8对该下拉节点PD进行放电，以拉低该下拉节点PD的电位，避免降噪子电路40影响上拉节点PU的电位，造成上拉节点PU充电不良，因此对该第八晶体管M8的性能的稳定性要求较高。一般情况下，当该第八晶体管M8的阈值电压的偏移量不大于4伏特(V)时，该第八晶体管M8能够在该上拉节点PU的控制下，制约下拉节点PD的电位，也即是该第八晶体管M8的阈值电压的容许偏移量为4V；而当该第八晶体管M8的阈值电压的偏移量大于4V时，该第八晶体管M8可能无法制约该下拉节点PD的电位，即无法有效拉低该下拉节点PD的电位，导致降噪子电路40在该下拉节点PD的控制下，对上拉节点PU和输出端OUT进行降噪，最终导致该上拉节点PU不能正常充电，移位寄存器单元的输出端OUT无法正常输出。
进一步的，由于在输入阶段t1中，该第二电源端VDD可以通过该第七晶体管M7向下拉节点PD输出处于第一电位的第二电源信号，该第九晶体管M9和该第十一晶体管M11开启，该第一电源端VGL通过该第十一晶体管M11对第一节点p1降噪，且该第一电源端VGL通过该第九晶体管M9对上拉节点PU降噪，从而导致该第一控制信号端VFD对上拉节点PU的充电能力减弱，使得即使第八晶体管M8的阈值电压的偏移量较小，该上拉节点PU可能也无法有效制约下拉节点PD的电位，最终导致移位寄存器单元的输出端OUT无法正常输出。
本发明实施例提供的移位寄存器单元中设置有放电子电路30，该放电子电路30可以在输入阶段t1中对该下拉节点PD进行放电，因此降低了对该第八晶体管M8性能稳定性的要求，使得该第八晶体管M8的阈值电压的容许偏移量能够提升至11V，即当该第八晶体管M8的阈值电压的偏移量不大于11V时，该移位寄存器单元都能够正常输出，提升了移位寄存器单元的稳定性，减少了由于工艺不稳定，而造成移位寄存器单元无法正常输出的风险。
需要说明的是，在上述各实施例中，均是以第一晶体管至第十五晶体管为N型晶体管，且第一电位为高电位，第二电位为低电位为例进行的说明。当然，第一晶体管至第十五晶体管还可以采用P型晶体管，当该第一晶体管至第十五晶体管采用P型晶体管时，该第一电位为低电位，该第二电位为高电位，且各个信号端和节点的电位变化可以与图6所示的电位变化相反。
综上所述，本发明实施例提供的移位寄存器单元的驱动方法，通过放电子电路可以在输入信号的电位为有效电位时(即输入阶段中)控制下拉节点的电位为无效电位，从而可以避免降噪子电路在该下拉节点的控制下，影响上拉节点和输出端的电位，保证了移位寄存器单元的正常输出。
图12是本发明实施例提供的一种栅极驱动电路的结构示意图，如图12所示，该栅极驱动电路可以包括至少两个级联的移位寄存器单元，其中每个移位寄存器单元可以为如图1至图4任一所示的移位寄存器单元。
从图12中可以看出，每一级移位寄存器单元的输出端OUT与上一级移位寄存器单元的复位信号端RST相连；每一级移位寄存器单元的输出端OUT与下一级移位寄存器单元的输入信号端IN相连，该栅极驱动电路中，第一级移位寄存器单元的输入信号端IN以及最后一级移位寄存器单元的复位信号端RST可以与开启信号端STV相连。
在本发明实施例中，通过对该第一控制信号端VFD和第二控制信号端VBD的控制，可以使得该栅极驱动电路中的各个移位寄存器单元实现对显示装置的正反双向扫描。
例如，当第一控制信号端VFD输出处于第一电位的第一控制信号，第二控制信号端VBD输出处于第二电位的第二控制信号时，可以使得该栅极驱动电路中的各个移位寄存器单元从第一级移位寄存器单元开始依次启动，由此可以实现对显示装置的正向扫描。当第一控制信号端VFD输出处于第二电位的第一控制信号，第二控制信号端VBD输出处于第一电位的第二控制信号时，可以使得该栅极驱动电路中的各个移位寄存器单元从最后一级移位寄存器单元开始依次启动，由此可以实现对显示装置的反向扫描。
还需要说明的是，参考图12，该栅极驱动电路可以与两个时钟信号端CLK和CLKB相连，并且，相邻的两级移位寄存器单元可以分别与其中一个时钟信号端相连。例如在图12所示的电路中，第一级移位寄存器单元与时钟信号端CLK相连，第二级移位寄存器单元与时钟信号端CLKB相连，该两个时钟信号端CLK和CLKB输出的时钟信号的频率相同，相位相反。
另外，本发明实施例还提供一种显示装置，该显示装置可以包括如图12所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的移位寄存器单元和各子电路的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：
输入子电路、输出子电路、复位子电路、放电子电路和降噪子电路；
所述输入子电路分别与输入信号端、第一控制信号端和上拉节点连接，用于在来自所述输入信号端的输入信号的控制下，向所述上拉节点输出来自所述第一控制信号端的第一控制信号；
所述输出子电路分别与时钟信号端、所述上拉节点和输出端连接，用于在所述上拉节点的控制下，向所述输出端输出来自所述时钟信号端的时钟信号；
所述复位子电路分别与复位信号端、第二控制信号端和所述上拉节点连接，用于在来自所述复位信号端的复位信号的控制下，向所述上拉节点输出来自所述第二控制信号端的第二控制信号；
所述放电子电路分别与所述复位信号端、所述输入信号端、第一电源端和下拉节点连接，用于在所述输入信号的控制下，向所述下拉节点输出来自所述第一电源端的第一电源信号，并用于在所述复位信号的控制下，向所述下拉节点输出所述第一电源信号，以控制所述下拉节点的电位为无效电位；
所述降噪子电路分别与所述下拉节点、所述第一电源端、所述上拉节点和所述输出端连接，用于在所述下拉节点的控制下，分别向所述上拉节点和所述输出端输出所述第一电源信号；
其中，所述第一控制信号的电位为第一电位，所述第一电源信号的电位为第二电位，所述第二控制信号的电位为第二电位，所述第一电位为有效电位，所述第二电位为无效电位，且所述第一电位和所述第二电位中，一个电位相对于另一个电位为高电位，所述第一控制信号和所述第二控制信号用于供包括所述移位寄存器单元的栅极驱动电路进行正反扫描。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述放电子电路包括：第一晶体管和第二晶体管；
所述第一晶体管的栅极与所述输入信号端连接，所述第一晶体管的第一极与所述第一电源端连接，所述第一晶体管的第二极与所述下拉节点连接；
所述第二晶体管的栅极与所述复位信号端连接，所述第二晶体管的第一极与所述第一电源端连接，所述第二晶体管的第二极与所述下拉节点连接。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第一下拉控制子电路和第二下拉控制子电路；
所述第一下拉控制子电路与所述下拉节点和第二电源端连接，用于在来自所述第二电源端的第二电源信号的控制下，向所述下拉节点输出所述第二电源信号，所述第二电源信号的电位为第一电位；
所述第二下拉控制子电路分别与所述上拉节点、所述下拉节点和所述第一电源端连接，用于在所述上拉节点的控制下，向所述下拉节点输出来自第一电源端的第一电源信号。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入子电路，包括：第三晶体管和第四晶体管；
所述第三晶体管的栅极与所述输入信号端连接，所述第三晶体管的第一极与所述第一控制信号端连接，所述第三晶体管的第二极与第一节点连接；
所述第四晶体管的栅极与所述输入信号端连接，所述第四晶体管的第一极与所述第一节点连接，所述第四晶体管的第二极与所述上拉节点连接。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位子电路，包括：第五晶体管和第六晶体管；
所述第五晶体管的栅极与所述复位信号端连接，所述第五晶体管的第一极与所述第二控制信号端连接，所述第五晶体管的第二极与第二节点连接；
所述第六晶体管的栅极与所述复位信号端连接，所述第六晶体管的第一极与所述第二节点连接，所述第六晶体管的第二极与所述上拉节点连接。
6.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一下拉控制子电路包括：第七晶体管，所述第二下拉控制子电路包括：第八晶体管；
所述第七晶体管的栅极和第一极与所述第二电源端连接，所述第七晶体管的第二极与所述下拉节点连接；
所述第八晶体管的栅极与所述上拉节点连接，所述第八晶体管的第一极与所述第一电源端连接，所述第八晶体管的第二极与所述下拉节点连接。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述降噪子电路包括：第九晶体管和第十晶体管；
所述第九晶体管的栅极与所述下拉节点连接，所述第九晶体管的第一极与所述第一电源端连接，所述第九晶体管的第二极与所述上拉节点连接；
所述第十晶体管的栅极与所述下拉节点连接，所述第十晶体管的第一极与所述第一电源端连接，所述第十晶体管的第二极与所述输出端连接。
8.根据权利要求7所述的移位寄存器单元，其特征在于，所述输入子电路，包括：第三晶体管和第四晶体管；所述移位寄存器单元还包括复位子电路，所述复位子电路，包括：第五晶体管和第六晶体管；所述降噪子电路还包括：第十一晶体管和第十二晶体管；
所述第十一晶体管的栅极与所述下拉节点连接，所述第十一晶体管的第一极与所述第一电源端连接，所述第十一晶体管的第二极分别与所述第三晶体管的第二极和所述第四晶体管的第一极连接；
所述第十二晶体管的栅极与所述下拉节点连接，所述第十二晶体管的第一极与所述第一电源端连接，所述第十二晶体管的第二极分别与所述第五晶体管的第二极和所述第六晶体管的第一极连接。
9.根据权利要求1至8任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第十三晶体管；
所述第十三晶体管的栅极与总复位信号端连接，所述第十三晶体管的第一极与所述第一电源端连接，所述第十三晶体管的第二极与所述上拉节点连接。
10.一种移位寄存器单元的驱动方法，其特征在于，用于驱动如权利要求1至9任一所述的移位寄存器单元；所述方法包括：
输入阶段，在所述输入信号的控制下，所述输入子电路向上拉节点输出来自第一控制信号端的第一控制信号，所述放电子电路向下拉节点输出来自第一电源端的第一电源信号；
输出阶段，在所述上拉节点的控制下，所述输出子电路向所述输出端输出所述第一时钟信号。
11.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：至少两个级联的如权利要求1至9任一所述的移位寄存器单元；
每一级移位寄存器单元的输出端与上一级移位寄存器单元的复位信号端连接；
每一级移位寄存器单元的输出端与下一级移位寄存器单元的输入信号端连接。
12.一种显示装置，其特征在于，所述显示装置包括：如权利要求11所述的栅极驱动电路。
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