CN111243489B - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

一种移位寄存器及其驱动方法、栅极驱动电路 Download PDF

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Abstract

一种移位寄存器及其驱动方法、栅极驱动电路，包括输入子电路、第一复位子电路、输出子电路、下拉子电路、下拉控制子电路和第二复位子电路，输入子电路在信号输入端的控制下向上拉节点和第一节点提供第一电压源的信号；第一复位子电路在复位端的控制下向上拉节点和第一节点提供第二电压源的信号；输出子电路根据上拉节点的电平将时钟信号端的信号输出至信号输出端；下拉控制子电路根据上拉节点的电平以及第三电压源的信号控制下拉节点的电平；下拉子电路根据第一节点的电平将第四电压源的电平输出至下拉节点，并根据下拉节点的电平将第四电压源的电平输出至上拉节点和信号输出端。本申请解决了双向扫描时，上拉节点和下拉节点相互竞争的问题。

Description

一种移位寄存器及其驱动方法、栅极驱动电路
技术领域
本公开实施例涉及但不限于显示技术领域，尤其涉及一种移位寄存器单元移位寄存器及其驱动方法、栅极驱动电路。
背景技术
为简化显示面板的结构，可使用形成在阵列基板的栅极驱动电路(Gate Driveron Array，GOA)驱动栅线。栅极驱动电路包括多个级联的移位寄存器，每个移位寄存器驱动一条栅线，当一个移位寄存器输出导通信号时，还可触发其它移位寄存器的工作，故只要用几个简单的控制信号即可实现对全部栅线的驱动。
但是，GOA电路中存在上拉节点PU和下拉节点PD相互竞争(即，二者相互影响)的问题，从而造成GOA驱动的稳定性差，影响显示面板的显示品质。
发明内容
本公开实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路，能够提升显示面板的显示品质。
本公开实施例提供了一种移位寄存器，包括：输入子电路、第一复位子电路、输出子电路、下拉子电路、下拉控制子电路和第二复位子电路，其中：所述输入子电路，用于在信号输入端的控制下，分别向上拉节点和第一节点提供第一电压源的信号；所述第一复位子电路，用于在复位端的控制下，分别向所述上拉节点和所述第一节点提供第二电压源的信号；所述输出子电路，用于根据所述上拉节点的电平，将时钟信号端的信号输出至信号输出端；所述下拉控制子电路，用于根据所述上拉节点的电平以及第三电压源的信号，控制下拉节点的电平；所述下拉子电路，用于根据所述第一节点的电平，将第四电压源的电平输出至所述下拉节点，并根据所述下拉节点的电平，将第四电压源的电平输出至所述上拉节点和信号输出端；所述第二复位子电路，用于在总复位端的控制下，对所述上拉节点和信号输出端进行复位。
在一种示例性实施例中，所述输入子电路包括：第一晶体管和第二晶体管，其中：所述第一晶体管的控制极与所述信号输入端连接，所述第一晶体管的第一极与所述第一电压源连接，所述第一晶体管的第二极与所述上拉节点连接；所述第二晶体管的控制极与所述信号输入端连接，所述第二晶体管的第一极与所述第一电压源连接，所述第二晶体管的第二极与所述第一节点连接。
在一种示例性实施例中，所述第一复位子电路包括：第三晶体管和第四晶体管，其中：所述第三晶体管的控制极与所述复位端连接，所述第三晶体管的第一极与所述第二电压源连接，所述第三晶体管的第二极与所述上拉节点连接；所述第四晶体管的控制极与所述复位端连接，所述第四晶体管的第一极与所述第二电压源连接，所述第四晶体管的第二极与所述第一节点连接。
在一种示例性实施例中，所述下拉子电路包括：第五晶体管、第六晶体管和第七晶体管，其中：所述第五晶体管的控制极与所述第一节点连接，所述第五晶体管的第一极与所述第四电压源连接，所述第五晶体管的第二极与所述下拉节点连接；所述第六晶体管的控制极与所述下拉节点连接，所述第六晶体管的第一极与所述第四电压源连接，所述第六晶体管的第二极与所述上拉节点连接；所述第七晶体管的控制极与所述下拉节点连接，所述第七晶体管的第一极与所述第四电压源连接，所述第七晶体管的第二极与所述信号输出端连接。
在一种示例性实施例中，所述下拉控制子电路包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管，其中：所述第八晶体管的控制极和第一极均与所述第三电压源连接，所述第八晶体管的第二极与第二节点连接；所述第九晶体管的控制极与所述第二节点连接，所述第九晶体管的第一极与所述第三电压源连接，所述第九晶体管的第二极与所述下拉节点连接；所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第一极与所述第二节点连接，所述第十晶体管的第二极与所述第四电压源连接；所述第十一晶体管的控制极与所述上拉节点连接，所述第十一晶体管的第一极与所述下拉节点连接，所述第十一晶体管的第二极与所述第四电压源连接。
在一种示例性实施例中，所述输出子电路包括：第十二晶体管和电容，其中：所述第十二晶体管的控制极与所述上拉节点连接，所述第十二晶体管的第一极与所述时钟信号端连接，所述第十二晶体管的第二极与所述信号输出端连接；所述电容的一端与所述上拉节点连接，所述电容的另一端与所述信号输出端连接。
在一种示例性实施例中，所述第二复位子电路包括：第十三晶体管和第十四晶体管，其中：所述第十三晶体管的控制极与所述总复位端连接，所述第十三晶体管的第一极与所述第四电压源连接，所述第十三晶体管的第二极与所述信号输出端连接；所述第十四晶体管的控制极与所述总复位端连接，所述第十四晶体管的第一极与所述第四电压源连接，所述第十四晶体管的第二极与所述上拉节点连接。
在一种示例性实施例中，所述输入子电路包括：第一晶体管和第二晶体管，第一复位子电路包括：第三晶体管和第四晶体管，下拉子电路包括：第五晶体管、第六晶体管和第七晶体管，下拉控制子电路包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管，输出子电路包括：第十二晶体管和电容，第二复位子电路包括：第十三晶体管和第十四晶体管，其中：所述第一晶体管的控制极与所述信号输入端连接，所述第一晶体管的第一极与所述第一电压源连接，所述第一晶体管的第二极与所述上拉节点连接；所述第二晶体管的控制极与所述信号输入端连接，所述第二晶体管的第一极与所述第一电压源连接，所述第二晶体管的第二极与所述第一节点连接；所述第三晶体管的控制极与所述复位端连接，所述第三晶体管的第一极与所述第二电压源连接，所述第三晶体管的第二极与所述上拉节点连接；所述第四晶体管的控制极与所述复位端连接，所述第四晶体管的第一极与所述第二电压源连接，所述第四晶体管的第二极与所述第一节点连接；所述第五晶体管的控制极与所述第一节点连接，所述第五晶体管的第一极与所述第四电压源连接，所述第五晶体管的第二极与所述下拉节点连接；所述第六晶体管的控制极与所述下拉节点连接，所述第六晶体管的第一极与所述第四电压源连接，所述第六晶体管的第二极与所述上拉节点连接；所述第七晶体管的控制极与所述下拉节点连接，所述第七晶体管的第一极与所述第四电压源连接，所述第七晶体管的第二极与所述信号输出端连接；所述第八晶体管的控制极和第一极均与所述第三电压源连接，所述第八晶体管的第二极与第二节点连接；所述第九晶体管的控制极与所述第二节点连接，所述第九晶体管的第一极与所述第三电压源连接，所述第九晶体管的第二极与所述下拉节点连接；所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第一极与所述第二节点连接，所述第十晶体管的第二极与所述第四电压源连接；所述第十一晶体管的控制极与所述上拉节点连接，所述第十一晶体管的第一极与所述下拉节点连接，所述第十一晶体管的第二极与所述第四电压源连接；所述第十二晶体管的控制极与所述上拉节点连接，所述第十二晶体管的第一极与所述时钟信号端连接，所述第十二晶体管的第二极与所述信号输出端连接；所述电容的一端与所述上拉节点连接，所述电容的另一端与所述信号输出端连接；所述第十三晶体管的控制极与所述总复位端连接，所述第十三晶体管的第一极与所述第四电压源连接，所述第十三晶体管的第二极与所述信号输出端连接；所述第十四晶体管的控制极与所述总复位端连接，所述第十四晶体管的第一极与所述第四电压源连接，所述第十四晶体管的第二极与所述上拉节点连接。
本公开实施例还提供了一种栅极驱动电路，包括：多个级联的如前所述的移位寄存器。
本公开实施例还提供了一种移位寄存器的驱动方法，应用于如前所述的移位寄存器中，在正向扫描时，所述驱动方法包括：输入子电路在信号输入端的控制下，向上拉节点和第一节点提供第一电压源的信号；下拉控制子电路根据上拉节点的电平，拉低下拉节点的电平；下拉子电路根据第一节点的电平，将第四电压源的电平输出至下拉节点；输出子电路根据上拉节点的电平，将时钟信号端的信号输出至信号输出端；第一复位子电路在复位端的控制下，分别向上拉节点和第一节点提供第二电压源的信号；下拉控制子电路根据第三电源端的信号，拉高下拉节点的电平；下拉子电路根据下拉节点的电平，将第四电压源的电平输出至上拉节点和信号输出端。
在一种示例性实施例中，在反向扫描时，所述驱动方法包括：所述第一复位子电路在所述复位端的控制下，分别向所述上拉节点和第一节点提供第二电压源的信号；所述下拉控制子电路根据所述上拉节点的电平，拉低所述下拉节点的电平；所述下拉子电路根据第一节点的电平，将所述第四电压源的电平输出至所述下拉节点；所述输出子电路根据所述上拉节点的电平，将所述时钟信号端的信号输出至所述信号输出端；所述输入子电路在所述输入端的控制下，向所述上拉节点和第一节点提供第一电压源的信号；所述下拉控制子电路根据所述第三电源端的信号，拉高所述下拉节点的电平；所述下拉子电路根据所述下拉节点的电平，将第四电压源的电平输出至所述上拉节点和信号输出端。
本公开实施例的移位寄存器及其驱动方法、栅极驱动电路，通过输入子电路在信号输入端的控制下，向第一节点提供第一电压源的信号，第一复位子电路在复位端的控制下，向第一节点提供第二电压源的信号，下拉子电路根据第一节点的电平，将第四电压源的电平输出至下拉节点，很好地解决了双向扫描时，上拉节点和下拉节点相互竞争的问题，提高了GOA驱动的稳定性和显示面板的显示品质。
本公开实施例的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开实施例而了解。本公开实施例的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本公开实施例技术方案的理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开实施例的技术方案，并不构成对本公开实施例技术方案的限制。
图1为本公开实施例提供的一种移位寄存器的结构示意图；
图2为本公开实施例提供的一种输入子电路的等效电路图；
图3为本公开实施例提供的一种第一复位子电路的等效电路图；
图4为本公开实施例提供的一种下拉子电路的等效电路图；
图5为本公开实施例提供的一种下拉控制子电路的等效电路图；
图6为本公开实施例提供的一种输出子电路的等效电路图；
图7为本公开实施例提供的一种第二复位子电路的等效电路图；
图8为本公开实施例提供的一种移位寄存器的等效电路图；
图9为本公开实施例的移位寄存器正向扫描时的工作时序图；
图10为本公开实施例的移位寄存器反向扫描时的工作时序图；
图11为本公开实施例提供的一种移位寄存器的驱动方法的流程图之一；
图12为本公开实施例提供的一种移位寄存器的驱动方法的流程图之二；
图13为本公开实施例提供的一种栅极驱动电路的结构示意图。
附图标记说明：
INPUT—信号输入端； RESET—复位端；
TRST—总复位端； OUTPUT—信号输出端；
CLK—时钟信号端； VDS—第一电压源；
VSD—第二电压源； VDD—第三电压源；
VSS—第四电源端； PU—上拉节点；
PD—下拉节点； PD_DC—第一节点；
PD_CN—第二节点； M1～M14—晶体管；
C—电容。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开实施例公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本实施例实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者误检。
本领域技术人员可以理解，本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。
本公开提供一种移位寄存器，图1为本公开实施例提供的移位寄存器的结构示意图，如图1所示，本公开实施例提供的移位寄存器包括：输入子电路、第一复位子电路、输出子电路、下拉子电路、下拉控制子电路和第二复位子电路。
具体的，输入子电路，分别与信号输入端INPUT、第一电压源VDS、上拉节点PU和第一节点PD_DC连接，用于在信号输入端INPUT的控制下，分别向上拉节点PU和第一节点PD_DC提供第一电压源VDS的信号。
第一复位子电路，分别与复位端RESET、第二电压源VSD、上拉节点PU和第一节点PD_DC连接，用于在复位端RESET的控制下，分别向上拉节点PU和第一节点PD_DC提供第二电压源VSD的信号。
输出子电路，分别与信号输出端OUTPUT、时钟信号端CLK和上拉节点PU连接，用于根据上拉节点PU的电平，将时钟信号端CLK的信号输出至信号输出端OUTPUT。
下拉控制子电路，分别与上拉节点PU、下拉节点PD、第三电压源VDD和第四电压源VSS连接，用于根据上拉节点PU的电平以及第三电压源VDD的信号，控制下拉节点PD的电平。
下拉子电路，分别与上拉节点PU、信号输出端OUTPUT、下拉节点PD、第一节点PD_DC和第四电压源VSS连接，用于根据第一节点PD_DC的电平，将第四电压源VSS的电平输出至下拉节点PD，并根据下拉节点PD的电平，将第四电压源VSS的电平输出至上拉节点PU和信号输出端OUTPUT。
第二复位子电路分别与总复位端TRST、第四电压源VSS、上拉节点PU和信号输出端OUTPUT连接，用于在总复位端TRST的控制下，对上拉节点PU和信号输出端OUTPUT进行复位。
本公开实施例的移位寄存器，通过输入子电路在信号输入端INPUT的控制下，向第一节点PD_DC提供第一电压源VDS的信号，第一复位子电路在复位端RESET的控制下，向第一节点PD_DC提供第二电压源VSD的信号，下拉子电路根据第一节点PD_DC的电平，将第四电压源VSS的电平输出至下拉节点PD，从而很好地解决了双向扫描时，上拉节点PU和下拉节点PD相互竞争的问题，提高了GOA驱动的稳定性和显示面板的显示品质。
在本公开实施例中，总复位端TRST有两个作用，第一是给最后一行移位寄存器单元复位，最后一行移位寄存器单元没有后续单元提供复位信号，所以单独设置总复位端TRST给最后一行复位；第二是在最后一行复位的同时，给所有行的移位寄存器单元复位，提高电路的稳定性，相当于每一帧的初始化信号，即总复位端TRST是在每一帧结束，同时将移位寄存器中的所有移位寄存器单元中的信号输出端OUTPUT、上拉节点PU拉低，即每帧进行一次初始化，能够提高移位寄存器的可靠性，总复位端TRST只在最后一行移位寄存器单元复位的时候为高电平。复位端RESET是用于下一个移位寄存器单元给上一个移位寄存器单元进行复位。
在一种示例性实施例中，图2为本公开实施例提供的输入子电路的等效电路图，如图2所示，本公开实施例提供的输入子电路包括：第一晶体管M1和第二晶体管M2。
具体的，第一晶体管M1的控制极与信号输入端INPUT连接，第一晶体管M1的第一极与第一电压源VDS连接，第一晶体管M1的第二极与上拉节点PU连接；第二晶体管M2的控制极与信号输入端INPUT连接，第二晶体管M2的第一极与第一电压源VDS连接，第二晶体管M2的第二极与第一节点PD_DC连接。
图2中具体示出了输入子电路的一种示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在一种示例性实施例中，图3为本公开实施例提供的第一复位子电路的等效电路图，如图3所示，本公开实施例提供的第一复位子电路包括：第三晶体管M3和第四晶体管M4。
具体的，第三晶体管M3的控制极与复位端RESET连接，第三晶体管M3的第一极与第二电压源VSD连接，第三晶体管M3的第二极与上拉节点PU连接；第四晶体管M4的控制极与复位端RESET连接，第四晶体管M4的第一极与第二电压源VSD连接，第四晶体管M4的第二极与第一节点PD_DC连接。
图3中具体示出了第一复位子电路的一种示例性结构。本领域技术人员容易理解是，第一复位子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在一种示例性实施例中，图4为本公开实施例提供的下拉子电路的等效电路图，如图4所示，本公开实施例提供的下拉子电路包括：第五晶体管M5、第六晶体管M6和第七晶体管M7。
具体的，第五晶体管M5的控制极与第一节点PD_DC连接，第五晶体管M5的第一极与第四电压源VSS连接，第五晶体管M5的第二极与下拉节点PD连接；第六晶体管M6的控制极与下拉节点PD连接，第六晶体管M6的第一极与第四电压源VSS连接，第六晶体管M6的第二极与上拉节点PU连接；第七晶体管M7的控制极与下拉节点PD连接，第七晶体管M7的第一极与第四电压源VSS连接，第七晶体管M7的第二极与信号输出端OUTPUT连接。
图4中具体示出了下拉子电路的一种示例性结构。本领域技术人员容易理解是，下拉子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在一种示例性实施例中，图5为本公开实施例提供的下拉控制子电路的等效电路图，如图5所示，本公开实施例提供的下拉控制子电路包括：第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11。
具体的，第八晶体管M8的控制极和第一极均与第三电压源VDD连接，第八晶体管M8的第二极与第二节点PD_CN连接；第九晶体管M9的控制极与第二节点PD_CN连接，第九晶体管M9的第一极与第三电压源VDD连接，第九晶体管M9的第二极与下拉节点PD连接；第十晶体管M10的控制极与上拉节点PU连接，第十晶体管M10的第一极与第二节点PD_CN连接，第十晶体管M10的第二极与第四电压源VSS连接；第十一晶体管M11的控制极与上拉节点PU连接，第十一晶体管M11的第一极与下拉节点PD连接，第十一晶体管M11的第二极与第四电压源VSS连接。
图5中具体示出了下拉控制子电路的一种示例性结构。本领域技术人员容易理解是，下拉控制子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在一种示例性实施例中，图6为本公开实施例提供的输出子电路的等效电路图，如图6所示，本公开实施例提供的输出子电路包括：第十二晶体管M12和电容C。
具体的，第十二晶体管M12的控制极与上拉节点PU连接，第十二晶体管M12的第一极与时钟信号端CLK连接，第十二晶体管M12的第二极与信号输出端OUTPUT连接；电容C的一端与上拉节点PU连接，电容C的另一端与信号输出端OUTPUT连接。
图6中具体示出了输出子电路的一种示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在一种示例性实施例中，图7为本公开实施例提供的第二复位子电路的等效电路图，如图7所示，本公开实施例提供的第二复位子电路包括：第十三晶体管M13和第十四晶体管M14。
具体的，第十三晶体管M13的控制极与总复位端TRST连接，第十三晶体管M13的第一极与第四电压源VSS连接，第十三晶体管M13的第二极与信号输出端OUTPUT连接；第十四晶体管M14的控制极与总复位端TRST连接，第十四晶体管M14的第一极与第四电压源VSS连接，第十四晶体管M14的第二极与上拉节点PU连接。
图7中具体示出了第二复位子电路的一种示例性结构。本领域技术人员容易理解是，第二复位子电路的实现方式不限于此，只要能够实现其各自的功能即可。
图8为本公开实施例提供的移位寄存器的等效电路图，如图8所示，本公开实施例提供的移位寄存器中，输入子电路包括：第一晶体管M1和第二晶体管M2，第一复位子电路包括：第三晶体管M3和第四晶体管M4，下拉子电路包括：第五晶体管M5、第六晶体管M6和第七晶体管M7，下拉控制子电路包括：第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11，输出子电路包括：第十二晶体管M12和电容C，第二复位子电路包括：第十三晶体管M13和第十四晶体管M14。
具体的，第一晶体管M1的控制极与信号输入端INPUT连接，第一晶体管M1的第一极与第一电压源VDS连接，第一晶体管M1的第二极与上拉节点PU连接；第二晶体管M2的控制极与信号输入端INPUT连接，第二晶体管M2的第一极与第一电压源VDS连接，第二晶体管M2的第二极与第一节点PD_DC连接；第三晶体管M3的控制极与复位端RESET连接，第三晶体管M3的第一极与第二电压源VSD连接，第三晶体管M3的第二极与上拉节点PU连接；第四晶体管M4的控制极与复位端RESET连接，第四晶体管M4的第一极与第二电压源VSD连接，第四晶体管M4的第二极与第一节点PD_DC连接；第五晶体管M5的控制极与第一节点PD_DC连接，第五晶体管M5的第一极与第四电压源VSS连接，第五晶体管M5的第二极与下拉节点PD连接；第六晶体管M6的控制极与下拉节点PD连接，第六晶体管M6的第一极与第四电压源VSS连接，第六晶体管M6的第二极与上拉节点PU连接；第七晶体管M7的控制极与下拉节点PD连接，第七晶体管M7的第一极与第四电压源VSS连接，第七晶体管M7的第二极与信号输出端OUTPUT连接；第八晶体管M8的控制极和第一极均与第三电压源VDD连接，第八晶体管M8的第二极与第二节点PD_CN连接；第九晶体管M9的控制极与第二节点PD_CN连接，第九晶体管M9的第一极与第三电压源VDD连接，第九晶体管M9的第二极与下拉节点PD连接；第十晶体管M10的控制极与上拉节点PU连接，第十晶体管M10的第一极与第二节点PD_CN连接，第十晶体管M10的第二极与第四电压源VSS连接；第十一晶体管M11的控制极与上拉节点PU连接，第十一晶体管M11的第一极与下拉节点PD连接，第十一晶体管M11的第二极与第四电压源VSS连接；第十二晶体管M12的控制极与上拉节点PU连接，第十二晶体管M12的第一极与时钟信号端CLK连接，第十二晶体管M12的第二极与信号输出端OUTPUT连接；电容C的一端与上拉节点PU连接，电容C的另一端与信号输出端OUTPUT连接；第十三晶体管M13的控制极与总复位端TRST连接，第十三晶体管M13的第一极与第四电压源VSS连接，第十三晶体管M13的第二极与信号输出端OUTPUT连接；第十四晶体管M14的控制极与总复位端TRST连接，第十四晶体管M14的第一极与第四电压源VSS连接，第十四晶体管M14的第二极与上拉节点PU连接。
图8中具体示出了输入子电路、第一复位子电路、下拉子电路、下拉控制子电路、输出子电路、第二复位子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在本实施例中，晶体管M1～M14均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本公开实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
需要说明的是，电容C可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本公开对此不作限定。
下面通过移位寄存器的工作过程进一步说明本公开实施例的技术方案。需要说明的是，下面是以第一级移位寄存器的工作过程为例进行说明的。
以本公开实施例提供的移位寄存器中的晶体管M1～M14均为N型薄膜晶体管为例，图9为本公开实施例提供的移位寄存器正向扫描时的工作时序图，图10为本公开实施例提供的移位寄存器反向扫描时的工作时序图，如图8、图9和图10所示，本公开实施例提供的移位寄存器包括14个晶体管单元(M1～M14)、1个电容单元(C)、5个输入端(INPUT、RESET、CLK和TRST)、1个输出端(OUTPUT)和4个电源端(VDS、VSD、VSS和VDD)，第三电源端VDD持续提供高电平信号，第四电源端VSS持续提供低电平信号。
如图9所示，正向扫描时序可以分为六个阶段第一阶段t1至第六阶段t6，在正向扫描过程中，第一电压源VDS输入高电位信号VGH，第二电压源VSD输入低电位信号VGL。
第一阶段t1，移位寄存器G_n的信号输入端INPUT输入高电位信号，由于移位寄存器G_n的信号输入端INPUT的输入信号为上一级移位寄存器G_n-1的信号输出端OUTPUT的输出信号，因此，也可以说将上一级移位寄存器G_n-1的信号输出端OUTPUT的高电位信号输入到移位寄存器G_n的信号输入端INPUT，于是，第一晶体管M1和第二晶体管M2导通，第一电压源VDS通过第一晶体管M1对电容C进行充电，使得上拉节点PU的电位被拉至高电位，第十晶体管M10、第十一晶体管M11和第十二晶体管M12在上拉节点PU高电位的驱动下导通；第一节点PD_DC电位由于第二晶体管M2导通被拉高，第五晶体管M5在第一节点PD_DC高电位的驱动下导通，对下拉节点PD进行放电，第六晶体管M6与第七晶体管M7关断，防止第六晶体管M6对上拉节点PU进行放电，即防止下拉节点PD与上拉节点PU的竞争；时钟信号端CLK输入低电位信号，时钟信号端CLK输入的低电位信号经过第十二晶体管M12传输至信号输出端OUTPUT。
第二阶段t2，移位寄存器G_n的信号输入端INPUT输入低电位信号，第一晶体管M1关断，但是由于电容C已经将第一阶段的第一电压源VDS输入的高电位信号存储下来，因此，上拉节点PU的电位依然为高电位，此时，时钟信号端CLK输入高电位信号，上拉节点PU的电压由于自举效应而被放大，也就是说，电容C与上拉节点PU相连的一端的电位在第一阶段的基础上继续升高，第十二晶体管M12保持导通状态，因此，时钟信号端CLK输入的高电位信号经过第十二晶体管M12传输至信号输出端OUTPUT。下拉节点PD继续保持第一阶段的低电位，因此，第六晶体管M6与第七晶体管M7继续保持断开状态，避免信号输出端OUTPUT的输出信号被下拉至VGL的电位。
第三阶段t3，移位寄存器G_n的信号输入端INPUT输入低电位信号，时钟信号端CLK输入低电位信号，该时段可以为触控时段，在该时段中，上拉节点PU为高电平，第十晶体管M10和第十一晶体管M11持续导通，使得第二节点PD_CN和下拉节点PD均为低电平，第七晶体管M7关断，尽管第十二晶体管M12导通，由于时钟信号CLK为持续低电平，信号输出端OUTPUT的输出信号为低电平。
第四阶段t4，移位寄存器G_n的复位端RESET输入高电位信号，时钟信号端CLK输入低电位信号，其中，复位端RESET输入的高电位信号为下一级移位寄存器G_n+1的信号输出端OUTPUT输出的信号，第三晶体管M3和第四晶体管M4导通，因此，与第三晶体管M3一端相连的上拉节点PU的电位下拉至第二电压源VSD的低电位，进而第十晶体管M10与第十一晶体管M11关断，第八晶体管M8和第九晶体管M9导通，第二节点PD_CN的电位被拉高，与第四晶体管M4一端相连的第一节点PD_DC的电位被下拉至第二电压源VSD的低电位，第五晶体管M5关断，此时，下拉节点PD仅与第九晶体管M9的第二极相连，第九晶体管M9的第一极与第三电压源VDD相连，因此，下拉节点PD的电位变为高电位。
由于第六晶体管M6与第七晶体管M7的栅极都与下拉节点PD相连，因此，当下拉节点PD的电位变为高电位时，第六晶体管M6与第七晶体管M7都导通。由于第六晶体管M6导通，上拉节点PU被拉低至低电位VGL，第十二晶体管M12的栅极与上拉节点PU相连，因此上拉节点PU的电位降低至VGL的电位后，第十二晶体管M12关断。由于第七晶体管M7导通，信号输出端OUTPUT和第四电压源VSS导通，信号输出端OUTPUT被复位至低电位。
第五阶段t5，时钟信号端CLK输入高电位信号。由于下拉节点PD为高电位，第十二晶体管M12的栅极上拉节点PU的电位仍为低电位，因此，第十二晶体管M12仍保持第四阶段t4的关断状态，时钟信号端CLK输入的高电位信号就不会传输到信号输出端OUTPUT，由于第七晶体管M7仍为导通状态，信号输出端OUTPUT和第四电压源VSS仍导通，因此，信号输出端OUTPUT继续保持输出第四阶段的低电位信号VGL，消除了时钟信号端CLK的高电位信号在信号输出端OUTPUT产生的耦合噪声，保证信号输出端OUTPUT输出的信号的稳定性。
第六阶段t6，时钟信号端CLK输入低电位信号。由于下拉节点PD为高电位，第十二晶体管M12的栅极上拉节点PU的电位仍为低电位，因此，第十二晶体管M12仍保持第四阶段t4的关断状态，由于第七晶体管M7仍为导通状态，信号输出端OUTPUT和第四电压源VSS仍导通，因此，信号输出端OUTPUT继续保持输出第四阶段的低电位信号VGL。之后，依次重复第五阶段t5和第六阶段t6，直至本公开实施例提供的移位寄存器接收到信号输入端INPUT的高电位信号后再开始重新执行第一阶段t1。
在最后一行移位寄存器单元复位的时候，移位寄存器G_n的总复位端TRST输入高电位信号，第十三晶体管M13和第十四晶体管M14导通，将移位寄存器中的所有移位寄存器单元中的信号输出端OUTPUT、上拉节点PU拉低，给所有行的移位寄存器单元复位，提高电路的稳定性。
如图10所示，反向扫描时序可以分为六个阶段第I阶段T1至第VI阶段T6，在反向扫描过程中，第一电压源VDS输入低电位信号，第二电压源VSD输入高电位信号，复位端RESET相当于正向扫描时的信号输入端INPUT，信号输入端INPUT相当于正向扫描时的复位端RESET。
第I阶段T1，复位端RESET输入高电位信号，由于移位寄存器G_n的复位端RESET的输入信号为下一级移位寄存器G_n+1的信号输出端OUTPUT的输出信号，因此，也可以说将下一级移位寄存器G_n+1的信号输出端OUTPUT的高电位信号输入到移位寄存器G_n的复位端RESET，于是，第三晶体管M3和第四晶体管M4导通，第二电压源VSD通过第三晶体管M3对电容C进行充电，使得上拉节点PU的电位被拉至高电位，第十晶体管M10、第十一晶体管M11和第十二晶体管M12在上拉节点PU高电位的驱动下导通；第一节点PD_DC电位由于第四晶体管M4导通被拉高，第五晶体管M5在第一节点PD_DC高电位的驱动下导通，对下拉节点PD进行放电，第六晶体管M6与第七晶体管M7关断，防止第六晶体管M6对上拉节点PU进行放电，即防止下拉节点PD与上拉节点PU的竞争；时钟信号端CLK输入低电位信号，时钟信号端CLK输入的低电位信号经过第十二晶体管M12传输至信号输出端OUTPUT。
第II阶段T2，移位寄存器G_n的复位端RESET输入低电位信号，第三晶体管M3关断，但是由于电容C已经将第I阶段的第二电压源VSD输入的高电位信号存储下来，因此，上拉节点PU的电位依然为高电位，此时，时钟信号端CLK输入高电位信号，上拉节点PU的电压由于自举效应而被放大，也就是说，电容C与上拉节点PU相连的一端的电位在第I阶段的基础上继续升高，第十二晶体管M12保持导通状态，因此，时钟信号端CLK输入的高电位信号经过第十二晶体管M12传输至信号输出端OUTPUT。下拉节点PD继续保持第I阶段T1的低电位，因此，第六晶体管M6与第七晶体管M7继续保持断开状态，避免信号输出端OUTPUT的输出信号被下拉至VGL的电位。
第III阶段T3，移位寄存器G_n的复位端RESET输入低电位信号，时钟信号端CLK输入低电位信号，该时段可以为触控时段，在该时段中，上拉节点PU为高电平，第十晶体管M10和第十一晶体管M11持续导通，使得第二节点PD_CN和下拉节点PD均为低电平，第七晶体管M7关断，尽管第十二晶体管M12导通，由于时钟信号CLK为持续低电平，信号输出端OUTPUT的输出信号为低电平。
第IV阶段T4，移位寄存器G_n的信号输入端INPUT输入高电位信号，时钟信号端CLK输入低电位信号，其中，信号输入端INPUT输入的高电位信号为上一级移位寄存器G_n-1的信号输出端OUTPUT输出的信号，第一晶体管M1和第二晶体管M2导通，因此，与第一晶体管M1一端相连的上拉节点PU的电位下拉至第一电压源VDS的低电位，进而第十晶体管M10与第十一晶体管M11关断，第八晶体管M8和第九晶体管M9导通，第二节点PD_CN的电位被拉高，与第二晶体管M2一端相连的第一节点PD_DC的电位被下拉至第一电压源VDS的低电位，此时，下拉节点PD仅与第九晶体管M9的第二极相连，第九晶体管M9的第一极与第三电压源VDD相连，因此，下拉节点PD的电位变为高电位。由于第六晶体管M6与第七晶体管M7的栅极都与下拉节点PD相连，因此，当下拉节点PD的电位变为高电位时，第六晶体管M6与第七晶体管M7都导通。由于第六晶体管M6导通，上拉节点PU被拉低至低电位VGL，第十二晶体管M12的栅极与上拉节点PU相连，因此上拉节点PU的电位降低至第一电压源VDS的低电位后，第十二晶体管M12关断。由于第七晶体管M7导通，信号输出端OUTPUT和第四电压源VSS导通，信号输出端OUTPUT被复位至低电位。
第V阶段T5，时钟信号端CLK输入高电位信号。由于下拉节点PD为高电位，第十二晶体管M12的栅极上拉节点PU的电位仍为低电位，因此，第十二晶体管M12仍保持第IV阶段T4的关断状态，时钟信号端CLK输入的高电位信号就不会传输到信号输出端OUTPUT，由于第七晶体管M7仍为导通状态，信号输出端OUTPUT和第四电压源VSS仍导通，因此，信号输出端OUTPUT继续保持输出第IV阶段T4的低电位信号，消除了时钟信号端CLK的高电位信号在信号输出端OUTPUT产生的耦合噪声，保证信号输出端OUTPUT输出的信号的稳定性。
第VI阶段T6，时钟信号端CLK输入低电位信号。由于下拉节点PD为高电位，第十二晶体管M12的栅极上拉节点PU的电位仍为低电位，因此，第十二晶体管M12仍保持第IV阶段T4的关断状态，由于第七晶体管M7仍为导通状态，信号输出端OUTPUT和第四电压源VSS仍导通，因此，信号输出端OUTPUT继续保持输出第IV阶段T4的低电位信号。之后，依次重复第V阶段T5和第VI阶段T6，直至本公开实施例提供的移位寄存器接收到复位端RESET的高电位信号后再开始重新执行第I阶段T1。
在最后一行移位寄存器单元复位的时候，移位寄存器G_n的总复位端TRST输入高电位信号，第十三晶体管M13和第十四晶体管M14导通，将移位寄存器中的所有移位寄存器单元中的信号输出端OUTPUT、上拉节点PU拉低，给所有行的移位寄存器单元复位，提高电路的稳定性。
移位寄存器正向扫描与反向扫描时各个晶体管的连接方式相同，只是第一电压源VDS及第二电压源VSD输出电平信号不同，具体为：移位寄存器正向扫描时，第一电压源VDS输出高电平信号，第二电压源VSD输出低电平信号；移位寄存器反向扫描时，第一电压源VDS输出低电平信号，第二电压源VSD输出高电平信号。
本公开实施例中，移位寄存器包括第一电压源VDS、第二电压源VSD、第三电压源VDD、第四电压源VSS，其中，正向扫描与反向扫描时，每个电压源输出电平信号有差别，具体为：
第一电压源VDS在移位寄存器正向扫描时，输出高电平信号，在移位寄存器反向扫描时，输出低电平信号；
第二电压源VSD在移位寄存器正向扫描时，输出低电平信号，在移位寄存器反向扫描时，输出高电平信号；
第三电压源VDD在移位寄存器正向扫描与反向扫描时均输出高电平信号VGH；
第四电压源VSS在移位寄存器正向扫描与反向扫描时均输出低电平信号VGL。
本公开实施例通过输入子电路在信号输入端INPUT的控制下，向第一节点PD_DC提供第一电压源VDS的信号，第一复位子电路在复位端RESET的控制下，向第一节点PD_DC提供第二电压源VSD的信号，下拉子电路根据第一节点PD_DC的电平，将第四电压源VSS的电平输出至下拉节点PD，很好地解决了双向扫描时，上拉节点PU和下拉节点PD相互竞争的问题，提高了GOA驱动的稳定性和显示面板的显示品质。
本公开一些实施例还提供一种移位寄存器的驱动方法，应用于前述实施例提供的移位寄存器中，该移位寄存器包括：输入子电路、第一复位子电路、下拉子电路、下拉控制子电路、输出子电路和第二复位子电路，以及信号输入端、时钟信号端、复位端、第一电压源、第二电压源、第三电压源、第四电压源和信号输出端，图11为本公开实施例的移位寄存器正向扫描时的驱动方法的流程图，如图11所示，在正向扫描时，驱动方法包括以下步骤：
步骤100、输入子电路在信号输入端的控制下，向上拉节点和第一节点提供第一电压源的信号；下拉控制子电路根据上拉节点的电平，拉低下拉节点的电平；下拉子电路根据第一节点的电平，将第四电压源的电平输出至下拉节点。
该实施例中，第一电压源在移位寄存器正向扫描时，输出高电平信号，第四电压源在移位寄存器正向扫描与反向扫描时均输出低电平信号，本步骤中，下拉节点的电位被拉低，防止下拉节点的电位对上拉节点的电位产生影响。
步骤200、输出子电路根据上拉节点的电平，将时钟信号端的信号输出至信号输出端。
该实施例中，时钟信号端的输入信号为脉冲信号，在本步骤中，时钟信号端的输入信号为高电平，信号输出端的输出信号为高电平。
步骤300、第一复位子电路在复位端的控制下，分别向上拉节点和第一节点提供第二电压源的信号；下拉控制子电路根据第三电源端的信号，拉高下拉节点的电平；下拉子电路根据下拉节点的电平，将第四电压源的电平输出至上拉节点和信号输出端。
该实施例中，第二电压源在移位寄存器正向扫描时，输出低电平信号，第三电压源在移位寄存器正向扫描与反向扫描时均输出高电平信号，下拉子电路将上拉节点和信号输出端的电平拉低至第四电压源的低电平信号，以避免噪声。
在一种示例性实施例中，所述驱动方法还包括：在最后一行移位寄存器单元复位的时候，第二复位子电路在总复位端的控制下，对所有移位寄存器单元的信号输出端和上拉节点进行复位。
图12为本公开实施例的移位寄存器反向扫描时的驱动方法的流程图，如图12所示，在反向扫描时，驱动方法包括以下步骤：
步骤400、第一复位子电路在复位端的控制下，分别向上拉节点和第一节点提供第二电压源的信号；下拉控制子电路根据上拉节点的电平，拉低下拉节点的电平；下拉子电路根据第一节点的电平，将第四电压源的电平输出至下拉节点。
具体的，第二电压源在移位寄存器反向扫描时，输出高电平信号，第四电压源在移位寄存器正向扫描与反向扫描时均输出低电平信号，本步骤中，下拉节点的电位被拉低，防止下拉节点的电位对上拉节点的电位产生影响。
步骤500、输出子电路根据上拉节点的电平，将时钟信号端的信号输出至信号输出端。
具体的，时钟信号端的输入信号为脉冲信号，在本步骤中，时钟信号端的输入信号为高电平，信号输出端的输出信号为高电平。
步骤600、输入子电路在输入端的控制下，向上拉节点和第一节点提供第一电压源的信号；下拉控制子电路根据第三电源端的信号，拉高下拉节点的电平；下拉子电路根据下拉节点的电平，将第四电压源的电平输出至上拉节点和信号输出端。
具体的，第一电压源在移位寄存器反向扫描时，输出低电平信号，第三电压源在移位寄存器正向扫描与反向扫描时均输出高电平信号，下拉子电路将上拉节点和信号输出端的电平拉低至第四电压源的低电平信号，以避免噪声。
在一种示例性实施例中，所述驱动方法还包括：在最后一行移位寄存器单元复位的时候，第二复位子电路在总复位端的控制下，对所有移位寄存器单元的信号输出端和上拉节点进行复位。
本公开实施例提供的移位寄存器的驱动方法，通过输入子电路在信号输入端的控制下，向第一节点提供第一电压源的信号，第一复位子电路在复位端的控制下，向第一节点提供第二电压源的信号，下拉子电路根据第一节点的电平，将第四电压源的电平输出至下拉节点，从而很好地解决了双向扫描时，上拉节点和下拉节点相互竞争的问题，提高了GOA驱动的稳定性和显示面板的显示品质。
本公开实施例还提供一种栅极驱动电路，图13为本公开实施例提供的栅极驱动电路的结构示意图，如图13所示，控制极驱动电路包括：多个级联的移位寄存器，其中，每个移位寄存器的信号输出端连接一条栅线，用于驱动该栅线。
在一种示例性实施例中，以各个移位寄存器均正向扫描为例，即第一电压源输出高电平信号，第二电压源输出低电平信号，除最后一级移位寄存器外，每个移位寄存器的信号输出端还连接下一级移位寄存器的信号输入端，当然，第一极移位寄存器的信号输入端需要与单独的驱动信号相连，同时，除第一极移位寄存器外，每个移位寄存器的信号输出端还连接上一级移位寄存器的复位端，当然，最后一级移位寄存器的复位端与单独的驱动信号相连。
在该栅极驱动电路中，相邻两级的移位寄存器的时钟信号端的信号相位相反，例如，移位寄存器SR2的时钟信号端输入高电位信号，移位寄存器SR1、移位寄存器SR3的时钟信号输入端输入低电位信号；除冗余寄存器外，每级移位寄存器将输入的时钟信号转换为开启或关闭信号从它的信号输出端输出到与其对应的栅极线上，例如，移位寄存器SR1将其时钟信号端接收到的信号转换为开启或关闭信号从它的信号输出端输出到与其对应的栅极线GL1上，移位寄存器SRn将其时钟信号端接收到的信号转换为开启或关闭信号从它的信号输出端输出到与其对应的栅极线GLn上。
其中，移位寄存器为前述实施例提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。
有以下几点需要说明：
本公开实施例附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本公开实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (9)

1.一种移位寄存器，其特征在于，包括：输入子电路、第一复位子电路、输出子电路、下拉子电路、下拉控制子电路和第二复位子电路，其中：
所述输入子电路，用于在信号输入端的控制下，分别向上拉节点和第一节点提供第一电压源的信号；
所述第一复位子电路，用于在复位端的控制下，分别向所述上拉节点和所述第一节点提供第二电压源的信号；
所述输出子电路，用于根据所述上拉节点的电平，将时钟信号端的信号输出至信号输出端；
所述下拉控制子电路，用于根据所述上拉节点的电平以及第三电压源的信号，控制下拉节点的电平；
所述下拉子电路，用于根据所述第一节点的电平，将第四电压源的电平输出至所述下拉节点，并根据所述下拉节点的电平，将第四电压源的电平输出至所述上拉节点和信号输出端；
所述第二复位子电路，用于在总复位端的控制下，对所述上拉节点和信号输出端进行复位；
所述总复位端，用于在最后一行移位寄存器复位时，控制所述第二复位子电路对所有移位寄存器的信号输出端和上拉节点进行复位，以对所有行的移位寄存器进行复位；
所述总复位端还用于给最后一行移位寄存器复位，所述复位端用于给上一个移位寄存器复位；
所述第二复位子电路包括：第十三晶体管和第十四晶体管，其中：
所述第十三晶体管的控制极与所述总复位端连接，所述第十三晶体管的第一极与所述第四电压源连接，所述第十三晶体管的第二极与所述信号输出端连接；
所述第十四晶体管的控制极与所述总复位端连接，所述第十四晶体管的第一极与所述第四电压源连接，所述第十四晶体管的第二极与所述上拉节点连接；
所述输入子电路包括第一晶体管和第二晶体管，所述下拉子电路包括第五晶体管、第六晶体管和第七晶体管，所述下拉控制子电路包括第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
所述第一晶体管的第一极和所述第二晶体管的第一极均与所述第一电压源连接，所述第八晶体管的控制极和第一极、所述第九晶体管的第一极均与第三电压源连接；
所述第五晶体管、所述第六晶体管、所述第七晶体管的第一极与所述第十晶体管、第十一晶体管的第二极相互连接，且均与第四电压源连接；所述第十晶体管和所述第十一晶体管的控制极均与所述上拉节点连接；所述第九晶体管的第二极和所述第十一晶体管的第一极均与所述下拉节点连接；
所述第八晶体管的第二极、所述第九晶体管的控制极、所述第十晶体管的第一极均与第二节点连接。
2.根据权利要求1所述的移位寄存器，其特征在于，
所述第一晶体管的控制极与所述信号输入端连接，所述第一晶体管的第一极与所述第一电压源连接，所述第一晶体管的第二极与所述上拉节点连接；
所述第二晶体管的控制极与所述信号输入端连接，所述第二晶体管的第一极与所述第一电压源连接，所述第二晶体管的第二极与所述第一节点连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第一复位子电路包括：第三晶体管和第四晶体管，其中：
所述第三晶体管的控制极与所述复位端连接，所述第三晶体管的第一极与所述第二电压源连接，所述第三晶体管的第二极与所述上拉节点连接；
所述第四晶体管的控制极与所述复位端连接，所述第四晶体管的第一极与所述第二电压源连接，所述第四晶体管的第二极与所述第一节点连接。
4.根据权利要求1所述的移位寄存器，其特征在于，
所述第五晶体管的控制极与所述第一节点连接，所述第五晶体管的第一极与所述第四电压源连接，所述第五晶体管的第二极与所述下拉节点连接；
所述第六晶体管的控制极与所述下拉节点连接，所述第六晶体管的第一极与所述第四电压源连接，所述第六晶体管的第二极与所述上拉节点连接；
所述第七晶体管的控制极与所述下拉节点连接，所述第七晶体管的第一极与所述第四电压源连接，所述第七晶体管的第二极与所述信号输出端连接。
5.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括：第十二晶体管和电容，其中：
所述第十二晶体管的控制极与所述上拉节点连接，所述第十二晶体管的第一极与所述时钟信号端连接，所述第十二晶体管的第二极与所述信号输出端连接；
所述电容的一端与所述上拉节点连接，所述电容的另一端与所述信号输出端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管和第二晶体管，第一复位子电路包括：第三晶体管和第四晶体管，下拉子电路包括：第五晶体管、第六晶体管和第七晶体管，下拉控制子电路包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管，输出子电路包括：第十二晶体管和电容，第二复位子电路包括：第十三晶体管和第十四晶体管，其中：
所述第一晶体管的控制极与所述信号输入端连接，所述第一晶体管的第一极与所述第一电压源连接，所述第一晶体管的第二极与所述上拉节点连接；
所述第二晶体管的控制极与所述信号输入端连接，所述第二晶体管的第一极与所述第一电压源连接，所述第二晶体管的第二极与所述第一节点连接；
所述第三晶体管的控制极与所述复位端连接，所述第三晶体管的第一极与所述第二电压源连接，所述第三晶体管的第二极与所述上拉节点连接；
所述第四晶体管的控制极与所述复位端连接，所述第四晶体管的第一极与所述第二电压源连接，所述第四晶体管的第二极与所述第一节点连接；
所述第五晶体管的控制极与所述第一节点连接，所述第五晶体管的第一极与所述第四电压源连接，所述第五晶体管的第二极与所述下拉节点连接；
所述第六晶体管的控制极与所述下拉节点连接，所述第六晶体管的第一极与所述第四电压源连接，所述第六晶体管的第二极与所述上拉节点连接；
所述第七晶体管的控制极与所述下拉节点连接，所述第七晶体管的第一极与所述第四电压源连接，所述第七晶体管的第二极与所述信号输出端连接；
所述第八晶体管的控制极和第一极均与所述第三电压源连接，所述第八晶体管的第二极与第二节点连接；
所述第九晶体管的控制极与所述第二节点连接，所述第九晶体管的第一极与所述第三电压源连接，所述第九晶体管的第二极与所述下拉节点连接；
所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第一极与所述第二节点连接，所述第十晶体管的第二极与所述第四电压源连接；
所述第十一晶体管的控制极与所述上拉节点连接，所述第十一晶体管的第一极与所述下拉节点连接，所述第十一晶体管的第二极与所述第四电压源连接；
所述第十二晶体管的控制极与所述上拉节点连接，所述第十二晶体管的第一极与所述时钟信号端连接，所述第十二晶体管的第二极与所述信号输出端连接；
所述电容的一端与所述上拉节点连接，所述电容的另一端与所述信号输出端连接；
所述第十三晶体管的控制极与所述总复位端连接，所述第十三晶体管的第一极与所述第四电压源连接，所述第十三晶体管的第二极与所述信号输出端连接；
所述第十四晶体管的控制极与所述总复位端连接，所述第十四晶体管的第一极与所述第四电压源连接，所述第十四晶体管的第二极与所述上拉节点连接。
7.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1-6任一所述的移位寄存器。
8.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1-6任一所述的移位寄存器中，在正向扫描时，所述驱动方法包括：
输入子电路在信号输入端的控制下，向上拉节点和第一节点提供第一电压源的信号；下拉控制子电路根据所述上拉节点的电平，拉低下拉节点的电平；下拉子电路根据所述第一节点的电平，将第四电压源的电平输出至所述下拉节点；
输出子电路根据所述上拉节点的电平，将时钟信号端的信号输出至信号输出端；
第一复位子电路在复位端的控制下，分别向所述上拉节点和第一节点提供第二电压源的信号；下拉控制子电路根据第三电源端的信号，拉高所述下拉节点的电平；下拉子电路根据所述下拉节点的电平，将第四电压源的电平输出至所述上拉节点和信号输出端。
9.根据权利要求8所述的驱动方法，其特征在于，在反向扫描时，所述驱动方法包括：
所述第一复位子电路在所述复位端的控制下，分别向所述上拉节点和第一节点提供第二电压源的信号；所述下拉控制子电路根据所述上拉节点的电平，拉低所述下拉节点的电平；所述下拉子电路根据第一节点的电平，将所述第四电压源的电平输出至所述下拉节点；
所述输出子电路根据所述上拉节点的电平，将所述时钟信号端的信号输出至所述信号输出端；
所述输入子电路在所述输入端的控制下，向所述上拉节点和第一节点提供第一电压源的信号；所述下拉控制子电路根据所述第三电源端的信号，拉高所述下拉节点的电平；所述下拉子电路根据所述下拉节点的电平，将第四电压源的电平输出至所述上拉节点和信号输出端。
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