CN107039017A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够降低对GOA电路中移位寄存器单元的输出端造成噪声干扰的几率。该移位寄存器单元包括上拉控制模块，将信号输入端的电压输出至上拉节点；上拉模块将第一时钟信号输入端的电压输出至信号输出端；下拉控制模块将第二时钟信号输入端的电压输出至下拉节点，或者将下拉节点的电压下拉至第一电压端；下拉模块分别将上拉节点和信号输出端的电压下拉至第一电压端；复位模块分别将上拉节点和信号输出端的电压下拉至第一电压端；降噪控制模块在一图像帧的消隐时间，将降噪控制信号端的电压输出至下拉节点。移位寄存器单元用于驱动与其相连接的栅线。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

液晶显示器(Liquid Crystal Display，简称LCD)具有低辐射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。

现有技术中，通常在液晶显示器中阵列基板的周边设置GOA(Gate Driver onArray，阵列基板行驱动)电路，用于对栅线进行逐行扫描。具体的，在一图像帧内，GOA电路会从上至下或从下至上对栅线进行逐行扫描。以从上直下对栅线进行扫描为例，当对最后一行栅线扫描之后，GOA电路需要从最后一行回到第一行，进入下一图像帧的扫描步骤。为了避免对显示造成影响，上述从最后一行回到第一行的这段时间，需要该GOA电路中任意一个移位寄存器单元均无信号输出，这段时间为消隐时间(Blank)。

然而，在上述消隐时间内，受到GOA电路结构以及其内部晶体管自身耦合电容的影响，使得GOA电路部分节点或者晶体管存储的电荷没有得到充分的释放，这样一来，在上述消隐时间内，会对GOA电路中移位寄存器单元的输出端造成噪声干扰，降低GOA电路的稳定性。

发明内容

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，能够降低对GOA电路中移位寄存器单元的输出端造成噪声干扰的几率。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括上拉控制模块、上拉模块、下拉控制模块、下拉模块、复位模块以及降噪控制模块；所述上拉控制模块连接信号输入端以及上拉节点，用于在所述信号输入端的控制下，将所述信号输入端的电压输出至所述上拉节点；所述上拉模块连接所述上拉节点、第一时钟信号输入端以及信号输出端，用于将上拉节点的电位进行存储，并在所述上拉节点的控制下将所述第一时钟信号输入端的电压输出至所述信号输出端；所述下拉控制模块连接第二时钟信号输入端、所述上拉节点、下拉节点以及第一电压端，用于在所述第二时钟信号输入端的控制下，将所述第二时钟信号输入端的电压输出至所述下拉节点，或者用于在所述上拉节点的控制下，将所述下拉节点的电压下拉至所述第一电压端的电压；所述下拉模块连接所述下拉节点、所述上拉节点、所述信号输出端以及所述第一电压端，用于在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端的电压；所述复位模块连接复位信号端、所述上拉节点、所述信号输出端以及所述第一电压端，用于在所述复位信号端的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端的电压；所述降噪控制模块连接降噪控制信号端、所述下拉节点，用于在一图像帧的消隐时间，在所述降噪控制信号端的控制下，将所述降噪控制信号端的电压输出至所述下拉节点。

优选的，所述降噪控制模块由第一晶体管构成；所述第一晶体管的栅极和第一极连接所述降噪控制信号端，第二极与所述下拉节点相连接。

优选的，所述上拉控制模块包括第二晶体管；所述第二晶体管的栅极和第一极连接所述信号输入端，第二极与所述上拉节点相连接。

优选的，所述上拉模块包括驱动晶体管和存储电容；所述驱动晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号输入端，第二极与所述信号输出端相连接；所述存储电容的一端连接所述上拉节点，另一端与所述信号输出端相连接。

优选的，所述下拉控制模块包括第三晶体管、第四晶体管、第五晶体管以及第六晶体管；所述第三晶体管的栅极和第一极连接所述第二时钟信号输入端，第二极与所述第四晶体管的栅极相连接；所述第四晶体管的第一极连接所述第二时钟信号输入端，第二极与所述下拉节点相连接；所述第五晶体管的栅极连接所述上拉节点，第一极连接所述第三晶体管的第二极，第二极与所述第一电压端相连接；所述第六晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极与所述第一电压端相连接。

优选的，所述下拉模块包括第七晶体管和第八晶体管；所述第七晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极与所述第一电压端相连接；所述第八晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极与所述第一电压端相连接。

优选的，所述复位模块包括第九晶体管和第十晶体管；所述第九晶体管的栅极连接所述复位信号端，第一极连接所述上拉节点，第二极与所述第一电压端相连接；所述第十晶体管的栅极连接所述复位信号端，第一极连接所述信号输出端，第二极与所述第一电压端相连接。

优选的，还包括辅助降噪模块，所述辅助降噪模块连接所述第二时钟信号输入端，信号输出端以及第一电压端，用于在所述第二时钟信号输入端的控制下，将所述信号输出端的电压下拉至所述第一电压端的电压。

进一步优选的，所述辅助降噪模块包括第十一晶体管；所述第十一晶体管的栅极连接所述第二时钟信号输入端，第一极连接所述信号输出端，第二极与所述第一电压端相连接。

进一步优选的，所述上拉控制模块还连接第二时钟信号输入端，用于在所述第二时钟信号输入端的控制下，将所述信号输入端的电压输出至所述上拉节点；所述上拉控制模块还包括第十二晶体管；所述第十二晶体管的栅极连接所述第二时钟信号输入端，第一极连接所述信号输入端，第二极与所述上拉节点相连接。

本发明实施例的另一方面，提供一种栅极驱动电路，包括多个级联的如上所述的任意一种移位寄存器单元；第一级移位寄存器单元的信号输入端连接起始信号端；除了第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的信号输入端相连接；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的复位信号端相连接；最后一级移位寄存器单元的复位信号端连接所述起始信号端。

本发明实施例的又一方面，提供一种显示装置，包括上述栅极驱动电路。

本发明实施例的再一方面，提供一种用于驱动如上所述的任意一种移位寄存器单元的方法，在一图像帧内，所述方法包括：在输入阶段：在信号输入端的控制下，上拉控制模块将信号输入端的电压输出至上拉节点；上拉模块将所述上拉节点的电位进行存储，并在所述上拉节点的控制下将第一时钟信号输入端的电压输出至信号输出端；在所述上拉节点的控制下，下拉控制模块将下拉节点的电压下拉至第一电压端的电压；在输出阶段：上拉模块将上一阶段存储的信号输出至所述上拉节点，在所述上拉节点的控制下，所述上拉模块将所述第一时钟信号输入端的电压至所述信号输出端，所述信号输出端输出栅极扫描信号；在所述上拉节点的控制下，所述下拉控制模块将所述下拉节点的电压下拉至所述第一电压端的电压；在复位阶段：在复位信号端的控制下，复位模块分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端的电压；在第二时钟信号输入端的控制下，所述下拉控制模块将所述第二时钟信号输入端的电压输出至所述下拉节点；在所述下拉节点的控制下，下拉模块分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端的电压；在消隐时间：在降噪控制信号端的控制下，降噪控制模块将所述降噪控制信号端的电压输出至所述下拉节点；在所述下拉节点的控制下，所述下拉模块分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端的电压。

优选的，在所述移位寄存器单元包括辅助降噪模块的情况下，在一图像帧内，所述方法还包括：在所述输入阶段和所述复位阶段：在所述第二时钟信号输入端的控制下，所述辅助降噪模块将所述信号输出端的电压下拉至所述第一电压端的电压。

综上所述，在一图像帧内，通过上拉控制模块可以对上拉节点的电位进行控制。基于此，在该上拉节点的控制下，上述上拉模块，可以将第一时钟信号输入端的电压输出至信号输出端，以使得该信号输出端能够在该移位寄存器单元的输出阶段，向与该信号输出端相连接的栅线输出栅极扫描信号。此外，下拉控制模块能够控制下拉节点的电位，以使得在该下拉节点的控制下，下拉模块可以将上拉节点和信号输出端的电位下拉至第一电压端的电压，从而可以在移位寄存器单元的非输出阶段，保证该移位寄存器单元的信号输出端无信号输出。在此基础上，在复位信号端的控制下，复位模块还可以将上拉节点和信号输出端的电位下拉至第一电压端VSS的电压，从而对上拉节点和信号输出端的电位进行复位，以表面该上拉节点和信号输出端上残留的电荷对下一图像帧的显示画面造成影响。此外，在上述一图像帧的消隐时间，为了避免移位寄存器单元中上拉节点以及晶体管存储的电荷没有得到充分的释放，可以通过降噪控制模块将降噪控制信号端的电压输出至下拉节点，以对该下拉节点的电位进行控制，使得在下拉节点的控制下，下拉模块能够分别将上拉节点和信号输出端的电压下拉至第一电压端的电压，从而对上拉节点和信号输出端存储的电荷进行释放，达到降噪处理的目的。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为图1中各个模块对应的具体结构示意图；

图3为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图4为图3中各个模块对应的具体结构示意图；

图5为用于驱动图2或图4所示的移位寄存器单元的各个控制信号的时序图；

图6为本发明实施例提供的一种栅极驱动电路的结构示意图。

附图标记：

10-上拉控制模块；20-上拉模块；30-下拉控制模块；40-下拉模块；50-复位模块；60-降噪控制模块；70-辅助降噪模块；INPUT-信号输入端；CLK-第一时钟信号端输入端；CLKB-第二时钟信号输入端；OUTPUT-信号输出端；RESET-复位信号端；VSS-第一电压端；STV_in-降噪控制信号端。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1所示，包括上拉控制模块10、上拉模块20、下拉控制模块30、下拉模块40、复位模块50以及降噪控制模块60。

具体的，上拉控制模块10连接信号输入端INPUT以及上拉节点PU。该上拉控制模块10用于在信号输入端INPUT的控制下，将该信号输入端INPUT的电压输出至上拉节点PU。

上拉模块20连接上拉节点PU、第一时钟信号输入端CLK以及信号输出端OUTPUT。该上拉模块20用于将上拉节点PU的电位进行存储，并在上拉节点PU的控制下将第一时钟信号输入端CLK的电压输出至信号输出端OUTPUT。

下拉控制模块30连接第二时钟信号输入端CLKB、上拉节点PU、下拉节点PD以及第一电压端VSS。该下拉控制模块30用于在第二时钟信号输入端CLKB的控制下，将第二时钟信号输入端CLKB的电压输出至下拉节点PD。或者，上述下拉控制模块30用于在上拉节点PU的控制下，将下拉节点PD的电压下拉至第一电压端VSS的电压。

下拉模块40连接下拉节点PD、上拉节点PU、信号输出端OUTPUT以及第一电压端VSS。该下拉模块40用于在下拉节点PD的控制下，分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS的电压。

复位模块50连接复位信号端RESET、上拉节点PU、信号输出端OUTPUT以及第一电压端VSS。该复位模块50用于在复位信号端RESET的控制下，分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS的电压。

降噪控制模块60连接降噪控制信号端STV_in、下拉节点PD。该降噪控制模块60用于在一图像帧(Frame)的消隐时间，在降噪控制信号端STV_in的控制下，将降噪控制信号端STV_in的电压输出至下拉节点PD，以使得在下拉节点PD的控制下，下拉模块40分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS的电压。

综上所述，在一图像帧内，通过上拉控制模块10可以对上拉节点PU的电位进行控制。基于此，在该上拉节点PU的控制下，上述上拉模块20，可以将第一时钟信号输入端CLK的电压输出至信号输出端OUTPUT，以使得该信号输出端OUTPUT能够在该移位寄存器单元的输出阶段，向与该信号输出端OUTPUT相连接的栅线输出栅极扫描信号。此外，下拉控制模块30能够控制下拉节点PD的电位，以使得在该下拉节点PD的控制下，下拉模块40可以将上拉节点PU和信号输出端OUTPUT的电位下拉至第一电压端VSS的电压，从而可以在移位寄存器单元的非输出阶段，保证该移位寄存器单元的信号输出端OUTPUT无信号输出。在此基础上，在复位信号端RESET的控制下，复位模块50还可以将上拉节点PU和信号输出端OUTPUT的电位下拉至第一电压端VSS的电压，从而对上拉节点PU和信号输出端OUTPUT的电位进行复位，以表面该上拉节点PU和信号输出端OUTPUT上残留的电荷对下一图像帧的显示画面造成影响。

此外，在上述一图像帧的消隐时间，为了避免移位寄存器单元中上拉节点PD以及晶体管存储的电荷没有得到充分的释放，可以通过降噪控制模块60将降噪控制信号端STV_in的电压输出至下拉节点PD，以对该下拉节点PD的电位进行控制，使得在下拉节点PD的控制下，下拉模块40能够分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS的电压，从而对上拉节点PU和信号输出端OUTPUT存储的电荷进行释放，达到降噪处理的目的。

以下对图1所示的移位寄存器单元中各个模块的结构进行详细的举例说明。

具体的，上述降噪控制模块60如图2所示，由第一晶体管M1构成。该第一晶体管M1的栅极和第一极连接降噪控制信号端STV_in，第二极与下拉节点PD相连接。

上拉控制模块10包括第二晶体管M2。

其中，第二晶体管M2的栅极和第一极连接信号输入端INPUT，第二极与上拉节点PU相连接。

在此基础上，如图3所示，当该上拉控制模块40还连接第二时钟信号输入端CLKB时，该上拉控制模块40还用于在第二时钟信号输入端CLKB的控制下，将信号输入端INPUT的电压输出至上拉节点PU。

在此情况下，上拉控制模块40如图4所示还包括第十二晶体管M12。其中，该第十二晶体管M12的栅极连接第二时钟信号输入端CLKB，第一极连接信号输入端INPUT，第二极与上拉节点PU相连接。

由上述可知，当第二晶体管M2和第十二晶体管M12都导通时，上述两个晶体管均是将信号输入端INPUT的信号输出至上拉节点PU。因此第二晶体管M2和第十二晶体管M12的作用相同。这样一来，当其中一个晶体管损坏时，该上拉控制模块40仍然可以正常工作。

在此基础上，如图2所示，上拉模块包括驱动晶体管Md和存储电容Cst。

其中，驱动晶体管Md的栅极连接上拉节点PU，第一极连接第一时钟信号输入端CLK，第二极与信号输出端OUTPUT相连接。

需要说明的是，由于驱动晶体管Md与信号输出端OUTPUT相连接，而信号输出端OUTPUT又与阵列基板中的栅线相连接，所以驱动晶体管Md连接有负载，其需要具备一定的驱动能力。在此情况下，上述驱动晶体管Md相对于其他仅起到开关作用的晶体管而言，该驱动晶体管Md的尺寸较大。

此外，存储电容Cst的一端连接上拉节点PU，另一端与信号输出端OUTPUT相连接。该存储电容Cst可以对输入至上拉节点PU的电压进行存储，还可以将存储的电压释放至驱动晶体管Md的栅极。

进一步地，下拉控制模块30包括第三晶体管M3、第四晶体管M4、第五晶体管M5以及第六晶体管M6。

其中，第三晶体管M3的栅极和第一极连接第二时钟信号输入端CLKB，第二极与第四晶体管M4的栅极相连接。

第四晶体管M4的第一极连接第二时钟信号输入端CLKB，第二极与下拉节点PD相连接。

第五晶体管M5的栅极连接上拉节点PU，第一极连接第三晶体管M3的第二极，第二极与第一电压端VSS相连接。

第六晶体管M6的栅极连接上拉节点PU，第一极连接下拉节点PD，第二极与第一电压端VSS相连接。

此外，下拉模块40包括第七晶体管M7和第八晶体管M8。

其中，第七晶体管M7的栅极连接下拉节点PD，第一极连接上拉节点PU，第二极与第一电压端VSS相连接。

第八晶体管M8的栅极连接下拉节点PD，第一极连接信号输出端OUTPUT，第二极与第一电压端VSS相连接。

复位模块50包括第九晶体管M9和第十晶体管M10。

其中，第九晶体管M9的栅极连接复位信号端RESET，第一极连接上拉节点PU，第二极与第一电压端VSS相连接。

第十晶体管M10的栅极连接复位信号端RESET，第一极连接信号输出端OUTPUT，第二极与第一电压端VSS相连接。

在此基础上，为了进一步提高对移位寄存器单元的降噪效果，优选的上述移位寄存器单元如图3所示还包括辅助降噪模块70。

具体的，该辅助降噪模块70连接第二时钟信号输入端CLKB，信号输出端OUTPUT以及第一电压端VSS。该辅助降噪模块70用于在第二时钟信号输入端CLKB的控制下，将信号输出端OUTPUT的电压下拉至第一电压端VSS的电压。

基于此，上述辅助降噪模块如图4所示，可以包括第十一晶体管M11。

其中，第十一晶体管M11的栅极第二时钟信号输入端CLKB，第一极连接信号输出端OUTPUT，第二极与第一电压端VSS相连接。

需要说明的是，上述晶体管可以为N型晶体管，在此情况下，晶体管的第一极可以为漏极，第二极可以为源极。或者，上述晶体管也可以为P型晶体管，在此情况下，晶体管的第一极可以为源极，第二极为漏极。此外，上述晶体管可以为增强型晶体管，也可以为耗尽型晶体管，本发明对此不作限定。

以下以上述晶体管以及与栅线相连接的位于亚像素内的各个晶体管均为N型晶体管为例，并结合图5对如图4所示的移位寄存器单元中的各个晶体管，在一图像帧的不同的阶段(P1～P3，以及Blank)的通断情况进行详细的举例说明。其中，本发明实施例中是以第一电压端VSS恒定输出低电平为例进行的说明。

输入阶段P1：STV_in＝0；CLK＝0，CLKB＝1；INPUT＝1，RESET＝0，OUTPUT＝0；其中“0”表示低电平，“1”表示高电平。

在此情况下，信号输入端INPUT输出高电平，第二晶体管M2导通，且第二时钟信号输入端CLKB输出高电平，第十二晶体管M12导通，从而使得信号输入端INPUT的高电平能够通过第二晶体管M2和第十二晶体管M12，传输至上拉节点PU，从而对上拉节点PU进行充电，使得该上拉节点PU的电位升高。

此时，存储电容Cst对输入至上拉节点PU的电压进行存储。此外，随着上拉节点PU的电位逐渐升高，驱动晶体管Md导通，从而将第一时钟信号输入端CLK输出的低电平传输至信号输出端OUTPUT。

此外，在上述上拉节点PU高电位的控制下，第五晶体管M5和第六晶体管M6导通。因此，即使第二时钟信号输入端CLKB输出高电平将导通第三晶体管M3，上述导通的第五晶体管M5也会将第三晶体管M3第二极以及第四晶体管M4的栅极电位下拉至第一电压端VSS，从而可以避免第四晶体管M4导通，以使得第二时钟信号输入端CLKB的高电平无法通过第四晶体管M4输出至下拉节点PD，此时下拉节点PD为低电平。

基于此，由于第六晶体管M6导通，因此可以将下拉节点PD的电位下拉至第一电压端VSS。在此情况下，第七晶体管M7和第八晶体管M8均处于截止状态。此外，由于复位信号端RESET输出低电平，因此第九晶体管M9和第十晶体管M10均处于截止状态。

综上所述，信号输出端OUTPUT在上述输入阶段P1输出低电平，因此该阶段移位寄存器单元处于非输出阶段，而不输出栅极驱动信号。

输出阶段P2：STV_in＝0；CLK＝1，CLKB＝0；INPUT＝0，RESET＝0，OUTPUT＝1。

在此情况下，信号输入端INPUT输出低电平，第二晶体管M2处于截止状态，且第二时钟信号输入端CLKB输入低电平，第十二晶体管M12、第三晶体管M3截止以及第四晶体管M4处于截止状态。

此外，上述存储电容Cst将输入阶段P1存储的高电平进行释放，以对上拉节点PU进行充电，从而使得驱动晶体管Md保持开启状态。在此情况下，第一时钟信号输入端CLK的高电平通过驱动晶体管Md输出至信号输出端OUTPUT。在此基础上，在存储电容Cst的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持驱动晶体管Md处于导通的状态，从而使得第一时钟信号输入端CLK的高电平能够作为栅极扫描信号，持续稳定的输出至与该信号输出端OUTPUT相连接的栅线上。

此外，在上拉节点PU高电位的控制下，第五晶体管M5和第六晶体管M6导通。第六晶体管M6将下拉节点PD的电位拉低至第一电压端VGL的低电平。在此情况下，与上述输入阶段P1相同，第七晶体管M7、第八晶体管M8处于截止状态。复位信号端RESET输出低电平，第九晶体管M9和第十晶体管M10均处于截止状态。

综上所述，信号输出端OUTPUT在上述输出阶段P2输出高电平，该高电平作为栅极扫描信号，输出至与上述信号输出端OUTPUT相连接的栅线上，以对该行栅线控制的亚像素进行选通。

复位阶段P3：STV_in＝0；CLK＝0，CLKB＝1；INPUT＝0，RESET＝1，OUTPUT＝0。

在此情况下，复位信号端RESET输出高电平，第九晶体管M9和第十晶体管M10导通，通过第九晶体管M9将上拉节点PU的电位下拉至第一电压端VSS，以对上拉节点PU进行复位；通过第十晶体管M10将信号输出端OUTPUT的电位下拉至第一电压端VSS，以对信号输出端OUTPUT进行复位。

此外，第二时钟信号输入端CLKB输出高电平将第三晶体管M3导通，且第二时钟信号输入端CLKB输出高电平通过第三晶体管M3传输至第四晶体管M4的栅极，该第四晶体管M4导通，使得第二时钟信号输入端CLKB输出高电平通过上述第四晶体管M4传输至下拉节点PD，该下拉节点PD为高电平。

在下拉节点PD的控制下，第七晶体管M7和第八晶体管M8导通，通过第七晶体管M7将上拉节点PU的电位下拉至第一电压端VSS；通过第八晶体管M8将信号输出端OUTPUT的电位下拉至第一电压端VSS。

此外，由于上拉节点PU的电位被拉低，因此驱动晶体管Md、第五晶体管M5以及第六晶体管M6截止。

综上所述，信号输出端OUTPUT在上述复位阶段P3输出低电平，因此该阶段移位寄存器单元处于非输出阶段，而不输出栅极驱动信号。

消隐时间Blank：STV_in＝1；INPUT＝0，RESET＝0，OUTPUT＝0。

在此情况下，在降噪控制信号端STV_in输出高电平的控制下，第一晶体管M1导通，从而将降噪控制信号端STV_in输出高电平通过该第一晶体管M1传输至下拉节点PD。这样一来，在上述消隐时间Blank，下拉节点PD能够持续保持高电平。在此情况下，在下拉节点PD的控制下，第七晶体管M7和第八晶体管M8导通，通过第七晶体管M7将上拉节点PU的电位下拉持续至第一电压端VSS，从而可以在上述消隐时间Blank内，可以对上拉节点PU持续进行降噪；并且通过第八晶体管M8将信号输出端OUTPUT的电位持续下拉至第一电压端VSS，从而可以在上述消隐时间Blank内，可以对信号输出端OUTPUT持续进行降噪。从而可以有效避免噪声对显示效果造成的影响。

需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图5中的部分控制信号进行翻转，而移位寄存器单元中各个模块的晶体管的通断过程同上所述，此处不再赘述。

本发明实施例提供一种栅极驱动电路，如图6所示，包括多个级联的如上述所述的任意一种移位寄存器单元(RS1、RS2……RSn)。其中，n≥2，n为正整数。

第一级移位寄存器单元RS1的信号输入端INPUT连接起始信号端STV。除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元的信号输出端INPUT与下一级移位寄存器单元的信号输入端INPUT相连接。

由上述可知，除了第一级移位寄存器单元RS1以外，其余移位寄存器单元的信号输入端INPUT连接上一级移位寄存器单元的信号输出端OUTPUT，基于此，上述其余移位寄存器单元的上拉控制模块10如图4所述还包括第十二晶体管M12时，在第二时钟信号输入端CLKB的控制下，可以将上一级移位寄存器单元的信号输出端OUTPUT的噪声通过上述第十二晶体管M12传输至下一级移位寄存器单元中的上拉节点PU处，然后在通过该级移位寄存器单元中的复位模块50、下拉模块40以及降噪控制模块60对上述上拉节点PU进行降噪，以通过达到逐级降噪的目的。

需要说明的是，其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1的信号输入端INPUT在接收到上述起始信号后，上述多个级联的移位寄存器单元逐行对与其各自的信号输出端OUTPUT相连接的栅线(G1、G2……Gn)进行扫描。

此外，除了最后一级移位寄存器单元RSn以外，下一级移位寄存器单元的信号输出端OUTPUT与上一级移位寄存器单元的复位信号端RESET相连接。最后一级移位寄存器单元RSn的复位信号端RESET可以连接上述起始信号端STV。这样一来，当起始信号端STV的起始信号输入第一级移位寄存器单元RS1的信号输入端INPUT时，最后一级移位寄存器单元RSn的复位信号端RESET可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元RSn的信号输出端OUTPUT以及上拉节点PU进行复位。

在此基础上，每个移位寄存器单元连接的降噪控制信号端STV_in如图6所示，均独立设置。

需要说明的是，为了使得每一个移位寄存器单元的第一时钟信号输入端CLK与第二时钟信号输入端CLKB输出的信号如图5所示波形的频率、振幅相同，相位相反。可以如图6所示，不同移位寄存器单元上的第一时钟信号输入端CLK和第二时钟信号输入端CLKB分别与第一系统时钟信号输入端CLK1和第二系统时钟信号输入端CLK2交替连接。

例如，第一级移位寄存器单元RS1的第一时钟信号输入端CLK连接第一系统时钟信号输入端CLK1，第二时钟信号输入端CLKB连接第二系统时钟信号输入端CLK2；第二级移位寄存器单元RS2的第一时钟信号输入端CLK连接第二系统时钟信号输入端CLK2，第二时钟信号输入端CLKB连接第一系统时钟信号输入端CLK3。以下移位寄存器单元的连接方式同上所述。

本发明实施例提供一种显示装置，包括如上所述的栅极驱动电路。该显示装置中的栅极驱动电路具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。

本发明实施例提供一种用于驱动如上所述的任意一种移位寄存器单元的方法，在一图像帧内，上述方法包括：

在如图5所示的输入阶段P1：

在信号输入端INPUT的控制下，如图1或图3所示的上拉控制模块10将信号输入端INPUT的电压输出至上拉节点PU。上拉模块将20上拉节点PU的电位进行存储，并在上拉节点PU的控制下将第一时钟信号输入端CLK的电压输出至信号输出端OUTPUT。在上拉节点的控制下，下拉控制模块30将下拉节点PD的电压下拉至第一电压端VSS的电压。

在输出阶段P2：

上拉模块20将上一阶段存储的信号输出至上拉节点PU，在上拉节点PU的控制下，上拉模块20将第一时钟信号输入端CLK的电压至信号输出端OUTPUT，以使得该信号输出端OUTPUT输出栅极扫描信号。

此外，在上拉节点PU的控制下，下拉控制模块30将下拉节点PU的电压下拉至第一电压端VSS的电压。

在复位阶段P3：

在复位信号端RESET的控制下，复位模块50分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS的电压。在第二时钟信号输入端CLKB的控制下，下拉控制模块30将第二时钟信号输入端CLKB的电压输出至下拉节点PD。

在此情况下，在下拉节点PD的控制下，下拉模块40分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS的电压。

在消隐时间Blank：

在降噪控制信号端STV_in的控制下，降噪控制模块60将降噪控制信号端STV_in的电压输出至下拉节点PD。在下拉节点PD的控制下，下拉模块40分别将上拉节点PU和信号输出端OUTPUT的电压下拉至第一电压端VSS的电压。

具体的，当上述移位寄存器单元中各个模块的结构如图2或图4所示，且各个模块中的晶体管均为N型晶体管时，上述各个模块中的晶体管在上述各个阶段的通断状态同上所述，此处不再赘述。

在此基础上，如图3所示，在移位寄存器单元包括辅助降噪模块70的情况下，在一图像帧内，上述方法还包括：

在上述输入阶段P1和复位阶段P3：

在第二时钟信号输入端CLKB的控制下，辅助降噪模块70将信号输出端OUTPUT的电压下拉至第一电压端VSS的电压。

具体的，当上述辅助降噪模块70的结构如图4所示包括第十一晶体管M11，且该第十一晶体管M11为N型晶体管时，该第十一晶体管M11可以在第二时钟信号输入端CLKB输出高电平时，处于导通状态，从而将信号输出端OUTPUT的电压下拉至第一电压端VSS的电压。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种移位寄存器单元，其特征在于，包括上拉控制模块、上拉模块、下拉控制模块、下拉模块、复位模块以及降噪控制模块；

所述上拉控制模块连接信号输入端以及上拉节点，用于在所述信号输入端的控制下，将所述信号输入端的电压输出至所述上拉节点；

所述上拉模块连接所述上拉节点、第一时钟信号输入端以及信号输出端，用于将上拉节点的电位进行存储，并在所述上拉节点的控制下将所述第一时钟信号输入端的电压输出至所述信号输出端；

所述下拉控制模块连接第二时钟信号输入端、所述上拉节点、下拉节点以及第一电压端，用于在所述第二时钟信号输入端的控制下，将所述第二时钟信号输入端的电压输出至所述下拉节点，或者用于在所述上拉节点的控制下，将所述下拉节点的电压下拉至所述第一电压端的电压；

所述下拉模块连接所述下拉节点、所述上拉节点、所述信号输出端以及所述第一电压端，用于在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端的电压；

所述复位模块连接复位信号端、所述上拉节点、所述信号输出端以及所述第一电压端，用于在所述复位信号端的控制下，分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端的电压；

所述降噪控制模块连接降噪控制信号端、所述下拉节点，用于在一图像帧的消隐时间，在所述降噪控制信号端的控制下，将所述降噪控制信号端的电压输出至所述下拉节点。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述降噪控制模块由第一晶体管构成；

所述第一晶体管的栅极和第一极连接所述降噪控制信号端，第二极与所述下拉节点相连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制模块包括第二晶体管；

所述第二晶体管的栅极和第一极连接所述信号输入端，第二极与所述上拉节点相连接。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括驱动晶体管和存储电容；

所述驱动晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号输入端，第二极与所述信号输出端相连接；

所述存储电容的一端连接所述上拉节点，另一端与所述信号输出端相连接。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第三晶体管、第四晶体管、第五晶体管以及第六晶体管；

所述第三晶体管的栅极和第一极连接所述第二时钟信号输入端，第二极与所述第四晶体管的栅极相连接；

所述第四晶体管的第一极连接所述第二时钟信号输入端，第二极与所述下拉节点相连接；

所述第五晶体管的栅极连接所述上拉节点，第一极连接所述第三晶体管的第二极，第二极与所述第一电压端相连接；

所述第六晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极与所述第一电压端相连接。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第七晶体管和第八晶体管；

所述第七晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极与所述第一电压端相连接；

所述第八晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极与所述第一电压端相连接。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括第九晶体管和第十晶体管；

所述第九晶体管的栅极连接所述复位信号端，第一极连接所述上拉节点，第二极与所述第一电压端相连接；

所述第十晶体管的栅极连接所述复位信号端，第一极连接所述信号输出端，第二极与所述第一电压端相连接。

8.根据权利要求1所述的移位寄存器单元，其特征在于，还包括辅助降噪模块，所述辅助降噪模块连接所述第二时钟信号输入端，信号输出端以及第一电压端，用于在所述第二时钟信号输入端的控制下，将所述信号输出端的电压下拉至所述第一电压端的电压。

9.根据权利要求8所述的移位寄存器单元，其特征在于，所述辅助降噪模块包括第十一晶体管；

所述第十一晶体管的栅极连接所述第二时钟信号输入端，第一极连接所述信号输出端，第二极与所述第一电压端相连接。

10.根据权利要求3所述的移位寄存器单元，其特征在于，所述上拉控制模块还连接第二时钟信号输入端，用于在所述第二时钟信号输入端的控制下，将所述信号输入端的电压输出至所述上拉节点；

所述上拉控制模块还包括第十二晶体管；所述第十二晶体管的栅极连接所述第二时钟信号输入端，第一极连接所述信号输入端，第二极与所述上拉节点相连接。

11.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-10任一项所述的移位寄存器单元；

第一级移位寄存器单元的信号输入端连接起始信号端；

除了第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的信号输入端相连接；

除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的复位信号端相连接；

最后一级移位寄存器单元的复位信号端连接所述起始信号端。

12.一种显示装置，其特征在于，包括如权利要求11所述的栅极驱动电路。

13.一种用于驱动如权利要求1-10任一项所述的移位寄存器单元的方法，其特征在于，在一图像帧内，所述方法包括：

在输入阶段：

在信号输入端的控制下，上拉控制模块将信号输入端的电压输出至上拉节点；

上拉模块将所述上拉节点的电位进行存储，并在所述上拉节点的控制下将第一时钟信号输入端的电压输出至信号输出端；

在所述上拉节点的控制下，下拉控制模块将下拉节点的电压下拉至第一电压端的电压；

在输出阶段：

上拉模块将上一阶段存储的信号输出至所述上拉节点，在所述上拉节点的控制下，所述上拉模块将所述第一时钟信号输入端的电压至所述信号输出端，所述信号输出端输出栅极扫描信号；

在所述上拉节点的控制下，所述下拉控制模块将所述下拉节点的电压下拉至所述第一电压端的电压；

在复位阶段：

在复位信号端的控制下，复位模块分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端的电压；

在第二时钟信号输入端的控制下，所述下拉控制模块将所述第二时钟信号输入端的电压输出至所述下拉节点；

在所述下拉节点的控制下，下拉模块分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端的电压；

在消隐时间：

在降噪控制信号端的控制下，降噪控制模块将所述降噪控制信号端的电压输出至所述下拉节点；

在所述下拉节点的控制下，所述下拉模块分别将所述上拉节点和所述信号输出端的电压下拉至所述第一电压端的电压。

14.根据权利要求13所述的方法，其特征在于，在所述移位寄存器单元包括辅助降噪模块的情况下，在一图像帧内，所述方法还包括：

在所述输入阶段和所述复位阶段：

在所述第二时钟信号输入端的控制下，所述辅助降噪模块将所述信号输出端的电压下拉至所述第一电压端的电压。