CN103700355B

CN103700355B - 一种移位寄存器单元、栅极驱动电路及显示器件

Info

Publication number: CN103700355B
Application number: CN201310711658.9A
Authority: CN
Inventors: 曹昆
Original assignee: 京东方科技集团股份有限公司
Priority date: 2013-12-20
Filing date: 2013-12-20
Publication date: 2016-05-04
Also published as: WO2015089954A1; US20150325190A1; EP3086312A1; EP3086312A4; CN103700355A; EP3086312B1; US9865211B2

Abstract

本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示器件，涉及显示技术领域，能够使得非输出行的栅线一直保持无输出的状态。该移位寄存器单元包括输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块。本发明实施例用于对栅线实现扫描驱动。

Description

一种移位寄存器单元、栅极驱动电路及显示器件

技术领域

[0001]本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示器件。

背景技术

[0002] 液晶显示器(Liquid Crystal Display，简称LCD)具有低福射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。

[0003]液晶显示器是由位于水平和垂直两个方向的像素矩阵交错构成，当液晶显示器进行显示时，数据驱动电路可以将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶面板的数据线，栅级驱动电路则可以将输入的时钟信号经过移位寄存器转换成控制像素开启/关断的电压，并逐行施加到液晶面板的栅级线上。

[0004]为了进一步降低液晶显示器产品的生产成本，现有的栅极驱动电路常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示面板可以做到两边对称和窄边框的美观设计。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。

[0005]现有的GOA电路中，需要TFT的开启或关断来实现对应行的栅线的打开或关闭。具体的，可以通过信号输入端向GOA电路中的TFT输入控制信号使得TFT关断，从而控制该TFT对应行的栅线无信号输出。然而，当该控制信号为交流方波时，会使得TFT的关断状态出现间隙，从而不能保证该TFT对应行的栅线在非输出阶段一直保持无输出的状态。如果采用直流信号来控制TFT关断时，虽然可以避免上述间隙的产生，但是长时间处于该直流高电平会的TFT会产生阈值电压漂移，最终导致TFT无法正常开启，从而降低TFT以及GOA电路的稳定性。

发明内容

[0006]本发明的实施例提供一种移位寄存器单元、栅极驱动电路及显示器件，能够使得非输出行的栅线一直保持无输出的状态。

[0007]为达到上述目的，本发明的实施例采用如下技术方案:

[0008]本发明实施例的一方面提供一种移位寄存器单元，包括:输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块；

[0009]所述输入模块，分别连接第一信号输入端和上拉控制节点，用于根据所述第一信号输入端输入的信号控制所述上拉控制节点的电位；

[0010]所述上拉模块，分别连接所述第一时钟信号端、上拉控制节点以及本级信号输出端，用于在所述上拉控制节点的控制下使得所述本级信号输出端输出所述第一时钟信号端的信号；

[0011]所述下拉控制模块，分别连接电压端、所述上拉控制节点、所述第一信号输入端、下拉控制节点，用于根据所述第一信号输入端输入的信号以及所述上拉控制节点的电位控制所述下拉控制节点的电位；

[0012]所述第一下拉模块，分别连接电压端、所述下拉控制节点和所述本级信号输出端，用于在所述下拉控制节点的控制下将所述本级信号输出端输出的信号下拉为低电平；

[0013]所述第二下拉模块，分别连接所述电压端、第二时钟信号端和所述本级信号输出端，用于根据所述第二时钟信号端输入的信号将所述本级信号输出端输出的信号下拉为低电平；

[0014]所述复位模块，分别连接所述电压端、第二信号输入端、所述上拉控制节点以及所述本级信号输出端，用于根据所述第二信号输入端输入的信号复位所述上拉控制节点的电位以及所述本级信号输出端输出的信号。

[0015]本发明实施例的另一方面提供一种栅极驱动电路，包括如上所述的任意一种移位寄存器单元；

[0016]除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端连接与其相邻的上一级移位寄存器单元的本级信号输出端；

[0017]除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级信号输出端与其相邻的下级移位寄存器单元的信号输入端相连接。

[0018]本发明实施例的又一方面提供一种显示器件，包括如上所述的任意一种栅极驱动电路。

[0019]本发明实施例提供一种移位寄存器单元、栅极驱动电路及显示器件。该移位寄存器单元包括输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块。在非输出时间内，第一下拉模块和第二下拉模块交替将与它们相连接的上拉模块的输出电压下拉至低电平，从而使得非输出行的栅线能够保持无输出的状态。

附图说明

[0020]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0021 ]图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

[0022]图2为本发明实施例提供的一种移位寄存器单元工作信号时序波形图；

[0023]图3为本发明实施例提供的另一种移位寄存器单元的结构示意图；

[0024]图4、图5、图6、图7、图8为本发明实施例提供的一种移位寄存器单元的工作状态示意图；

[0025]图9为发明实施例提供的一种栅极驱动电路的结构示意图。

具体实施方式

[0026]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0027]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为N型晶体管或P型晶体管，在本发明实施例中，当采用N型晶体管时，其第一极可以是源极，第二极可以是漏极，当采用P型晶体管时，其第一极可以是漏极，第二极可以是源极。本发明实施例中所采用的晶体管可以均为N型晶体管，也可以均为P型晶体管。在以下实施例中，均是以晶体管均为N型晶体管为例进行的说明，可以想到，当均采用P型晶体管时需要相应调整驱动信号的时序。

[0028]本发明实施例提供一种移位寄存器单元，如图1所示，包括:输入模块10、上拉模块20、下拉控制模块30、第一下拉模块31、第二下拉模块40以及复位模块50。

[0029]其中，输入模块10，分别连接第一信号输入端INPUT和上拉控制节点Q，用于根据第一信号输入端INPUT输入的信号控制上拉控制节点Q的电位。

[0030]上拉模块20，分别连接第一时钟信号端CLKB、上拉控制节点Q以及本级信号输出端OUTPUT，用于在上拉控制节点Q的控制下使得本级信号输出端OUTPUT输出上述第一时钟信号端CLKB的信号。

[0031]下拉控制模块30，分别连接电压端V、上拉控制节点Q、第一时钟信号端CLKB、下拉控制节点QB，用于根据第一时钟信号端CLKB输入的信号以及上拉控制节点Q的电位控制下拉控制节点QB的电位。

[0032]第一下拉模块31，分别连接电压端V、下拉控制节点QB、本级信号输出端OUTPUT，用于在下拉控制节点QB的控制下将本级信号输出端OUTPUT输出的信号下拉为低电平。

[0033]第二下拉模块40，分别连接电压端V、第二时钟信号端CLK和本级信号输出端OUTPUT，用于根据第二时钟信号端CLK输入的信号将本级信号输出端OUTPUT输出的信号下拉为低电平。

[0034]需要说明的是，如图2所示，第一时钟信号端CLKB和第二时钟信号端CLK输入的信号周期相同相位相反。

[0035]复位模块50，分别连接电压端V、第二信号输入端RESET、上拉控制节点Q以及本级信号输出端0UPUT，用于根据第二信号输入端RESET输入的信号复位上拉控制节点Q的电位以及本级信号输出端OUPUT输出的信号。

[0036]需要说明的是电压端V可以为接地端，或电压端V输入低电平VSS或VGL，或者电压端V也可以是高电压Vdd。由于在本发明实施例中的晶体管是以N型为例进行的说明，因此以下实施例均以电压端V输入低电平VGL为例进行说明。

[0037]本发明实施例提供一种移位寄存器单元。该移位寄存器单元包括输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块。在非输出时间内，第一下拉模块和第二下拉模块交替将与它们相连接的上拉模块的输出电压下拉至低电平，从而使得非输出行的栅线能够保持无输出的状态。

[0038]进一步地，如图3所示，输出模块10包括:

[0039]第一晶体管Ml，其第一极与栅极连接第一信号输入端INPUT，第二极与上拉控制节点Q相连接。

[0040]第二晶体管M2，其第一极连接第一信号输入端INHJT，栅极连接第二时钟信号端CLKB，第二极与上拉控制节点Q相连接。

[0041 ] 进一步地，上拉模块20包括:

[0042]第三晶体管M3，其第一极连接第一时钟信号端CLKB，栅极连接上拉控制节点Q，第二极与本级信号输出端OUTPUT相连接。

[0043]电容C，并联于第三晶体管M3的栅极与第二极之间。

[0044] 进一步地，下拉控制模块30包括:

[0045]第四晶体管M4，其第一极和栅极连接第一时钟信号端CLKB;

[0046]第五晶体管M5，其第一极连接第一时钟信号端CLKB，栅极连接第四晶体管M4的第二极，该第五晶体管M5的第二极连接下拉控制节点QB。

[0047]第六晶体管M6，其第一极连接复位模块50，栅极连接下拉控制节点QB，第二极与电压端VGL相连接。

[0048]第九晶体管M9，其第一极连接第四晶体管M4的第二极，栅极连接上拉控制节点Q，第二极与电压端VGL相连接。

[0049]第十晶体管MlO，其第一极连接下拉控制节点QB，栅极连接上拉控制节点Q，第二极与电压端VGL相连接。

[0050]进一步地，第一下拉模块31包括:

[O O51 ]第七晶体管M 7，其第一极连接上拉控制节点Q，栅极连接下拉控制节点Q B，第二极与电压端VGL相连接。

[0052]第八晶体管M8，其第一极连接本级信号输出端OUTPUT，栅极连接下拉控制节点QB，第二极与电压端VGL相连接。

[0053] 进一步地，第二下拉模块40包括:

[0054]第^^一晶体管Mll，其第一极连接本级信号输出端0UPUT，栅极连接第二时钟信号端CLK，第二极与电压端VGL相连接。

[0055] 进一步地，复位模块50包括:

[0056]第十二晶体管M12，其第一极连接上拉控制节点Q，栅极连接第二信号输入端RESET，第二极与电压端VGL相连接。

[0057]第十三晶体管M13，其第一极连接本级信号输出端OUTPUT，栅极连接第二信号输入端RESET，第二极与电压端VGL相连接。

[0058]第十四晶体管M14，其第一极连接第一时钟信号端CLKB，栅极连接上拉控制节点Q，第二极与第六晶体管M6的第一极相连接。

[0059]其中，复位模块50还包括:下级信号触发端C0UT，与第十四晶体管M14的第二极相连接。

[0060]这样一来，由于第一时钟信号端CLKB与第二时钟信号端CLK输入的信号周期相同相位相反。因此，在非输出时间内，第一下拉模块31通过下拉控制节点QB以及第二下拉模块40通过控制第十一晶体管Mll的启闭，因此可以交替将与它们相连接的本级信号输出端OUTPUT的输出电压下拉至低电平，从而使得非输出行的栅线能够在上述非输出时间内一直保持无输出的状态。

[0061]以下以图3所示的结构为例并结合该移位寄存器单元的输入输出时序图如图2所示，对该移位寄存器单元的工作过程进行详细的描述。

[0062] Tl阶段:INPUT=I ； CLKB=O ； QB=O ； CLK=I ； Q=I ； OUTPUT=O ； RESET=O。

[0063]如图4所示，由于第一信号输入端INPUT=I,因此第一晶体管Ml导通并控制移位寄存器开始工作，第一信号输入端INPUT通过第一晶体管Ml为电容C充电并将上拉控制节点Q的电位拉高。由于第二时钟信号端CLK = I，因此通过导通第二晶体管M2为电容C加速充电；第三晶体管M3导通，由于第一时钟信号端CLKB = O,因此本级信号输出端OUTPUT=O,无信号输出。因为第一时钟信号端CLKB = O,因此第四晶体管M4、第五晶体管M5断开，使得下拉控制节点QB为低电位QB=0，第九晶体管M9和第十晶体管MlO在上拉控制节点Q的高电平控制下导通，从而避免当下拉控制节点QB的电位误被升高至高电平时，能够将下拉控制节点QB的电位拉至低电平VGL。这样一来，第一下拉模块31处于非工作状态。然而，由于此时的第二时钟信号端CLK=I，使得第十一晶体管Mll导通，第二下拉模块40开始工作，从而可以将本级信号输出端OUTPUT拉低至低电平VGLS卩OUTPUT=O,从而控制非输出行的栅线无信号输出。Tl阶段为该移位寄存器中电容Cl的充电阶段。

[0064] T2阶段:INPUT=O ； CLKB=I ； QB=O ； CLK=O ； Q=I ； OUTPUT=I ； RESET=O。

[0065]如图5所示，由于第一信号输入端INPUT=O;第二时钟信号端CLK=0，因此，第一晶体管Ml、第二晶体管M2断开。此时，第十一晶体管Mll断开，因此，第二下拉模块40处于非工作状态。由于第一时钟信号端CLKB=I,第四晶体管M4、第五晶体管M5导通，使得下拉控制节点QB的电位升高，但是由于电容C的自举作用将上拉控制节点Q的电位进一步拉高，因此第九晶体管M9和第十晶体管MlO导通，又将下拉控制节点QB的电位拉低至低电平，从而使得QB=

O。这样一来，第六晶体管M6、第七晶体管M7以及第八晶体管M8关闭，第一下拉模块31同样处于非工作状态。上拉控制节点Q输出高电平将第三晶体管M3导通，使得第一时钟信号端CLKB输出的高电平输入至本级信号输出端OUTPUT，进而由本级信号输出端OUTPUT将该高电平输出到与该移位寄存器单元对应的一行栅线上，使液晶面板的显示区域内位于该行栅线上的所有薄膜晶体管开启，数据线开始写入信号。同时，上拉控制节点Q输出高电平打开第十四晶体管M14，因此下级信号触发端COUT同样输出高电平，从而使得在输出时间内，下级信号触发端COUT能够向下一级移位寄存器单元输入触发信号。T2阶段为该移位寄存器打开的阶段。

[0066] T3阶段:INPUT=O ； CLKB=O ； QB=O ； CLK=I ； Q=O ； OUTPUT=O ； RESET=I。

[0067]如图6所示，由于第二信号输入端RESET=I,因此第十二晶体管M12和第十三晶体管M13导通，第十二晶体管M12将上拉控制节点Q的电位以及本级信号输出端OUTPUT输出的信号拉至低电平VGL，从而可以避免上拉控制节点Q或本级信号输出端OUTPUT输出的信号在其他干扰信号的作用下变为高电平。由于第十二晶体管M12和第十三晶体管M13能够同时导通，并最终能够使本级信号输出端OUTPUT输出低电平，因此当这两个薄膜晶体管中的一个发生损坏时，另一个仍然能够保持本级信号输出端OUTPUT输出低电平，这种设置起到了双保险的作用，从而能够更好地避免本级信号输出端OUTPUT在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。

[0068]此外，第一时钟信号端CLKB=O,第四晶体管M4、第五晶体管M5断开，使得下拉控制节点QB为低电位QB=0，因此第六晶体管M6、第七晶体管M7以及第八晶体管M8断开，第一下模块31处于非工作状态。同时，第二时钟信号端CLK=I，第十一晶体管Mll导通，第二下拉模块40开始工作，从而可以将本级信号输出端OUTPUT输出的信号拉低至低电平VGLS卩OUTPUT=O,从而使得该移位寄存器单元对应的栅线在非输时间内无信号输出。T3阶段为移位寄存器复位的阶段。

[0069] T4阶段:INPUT=O ； CLKB=I ； QB=I ； CLK=O ； Q=O ； OUTPUT=O ； RESET=O。

[0070]如图7所示，由于第一信号输入端INPUT=O,第二时钟信号端CLK=0，第二信号输入端RESET=O;因此，第一晶体管Ml、第二晶体管M2、第三晶体管M3、第九晶体管M9、第十晶体管M10、第十二晶体管M12、第十三晶体管M13以及第十四晶体管M14均断开，同时第^^一晶体管Mll也断开，第二下拉模块40处于非工作状态。由于第一时钟信号端CLKB=I,第四晶体管M4、第五晶体管M5导通，使得下拉控制节点QB的电位升高QB=1。这样一来，第六晶体管M6、第七晶体管M7以及第八晶体管M8导通，第六晶体管M6将下级信号触发端COUT的电位拉至低电平VGL，从而使得在非输出时间内，下级信号触发端COUT不能向下一级移位寄存器单元输入触发信号;第八晶体管M8将本级信号输出端OUTPUT输出的信号拉至低电平VGL，从而使得在非输出时间内，本级信号输出端OUTPUT=O，无信号输出。

[0071 ] T5阶段:INPUT=O ； CLKB=O ； QB=O ； CLK=I ； Q=O ； OUTPUT=O ； RESET=O。

[0072]如图8所示，由于第一信号输入端INPUT=O,第一时钟信号端CLKB=O,第二信号输入端RESET=O，第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第十二晶体管M12、第十三晶体管M13均断开，上拉控制节点Q的电位为低电平，因此第九晶体管M9、第十晶体管MlO以及第十四晶体管M14也处于断开状态。下拉控制节点QB的电位为低电平，使得第六晶体管M6、第七晶体管M7和第八晶体管M8也断开。第二时钟信号CLK=0，第十一晶体管Ml I导通，可以将本级信号输出端OUTPUT输出的信号拉至低电平VGL，因此可以避免本级信号输出端OUTPUT在其他干扰信号的作用下变为高电平，并使其所控制的一行栅线在高电平作用下打开，最终造成栅线打开错误。

[0073] 此后直到下一次第一信号输入端INPUT为高电平时，该移位寄存器单元重复T4和T5阶段，这一时期可以称为移位寄存器单元的非工作时间。而Tl〜T3阶段可以称为移位寄存器单元的工作时间。本级信号输出端OUTPUT和下级信号触发端COUT只有在T2阶段，即移位寄存器的打开阶段，才输出高电平，其它非输出时间均无信号输出。

[0074]综上所述，可以看出由于第一时钟信号端CLKB和第二时钟信号端CLK输出波形相互互补，因此它们可以通过控制第一下拉模块31和第二下拉模块40交替地将本级信号输出端OUTPUT以及下级信号触发端COUT的输出电位拉低至低电平VGL，这样一来，本级信号输出端OUTPUT和下级信号触发端COUT可以在非输出时间内，使得该移位寄存器单元对应行的栅极能够一直保持无信号输出的状态。

[0075]本发明实施例提供一种栅极驱动电路，如图9所示，包括多级如上所述的移位寄存器单元。图9中仅以五个移位寄存器为例进行说明，分别为第n-2级移位寄存器、第η-1级移位寄存器、第η级移位寄存器、第n+1级移位寄存器和第n+2级移位寄存器。

[0076]其中，每一级移位寄存器单元的输出端OUTPUT输出本级的行扫描信G;每个移位寄存器单元都有一个第一时钟信号端CLKB输和一个第二时钟信号端CLK输入信号；第一时钟信号端CLKB与第二时钟信号端CLK输入的信号具有180度的相位差，并且第一时钟信号端CLKB和第二时钟信号端CLK输入的信号均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平。

[0077] 其中VGL可以为VSS。

[0078]除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端例如G(n-l)连接与其相邻的上一级移位寄存器单元的本级信号输出端OUTPUT。

[0079]除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级信号输出端OUTPUT与其相邻的下一级移位寄存器单元的信号输入端例如G(n-l)相连接。

[0080]进一步地，除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端连接与其相邻的上一级移位寄存器单元的下级信号触发端C0UT。

[0081]除最后一级移位寄存器单元外，其余每个移位寄存器单元的下级信号触发端COUT与其相邻的下级移位寄存器单元的信号输入端相连接。

[0082]这样一来，第η级移位寄存器单元的输出G(n)，不仅向第η-1级移位寄存器反馈以关断第η-1级移位寄存器单元，同时还向第n+1级移位寄存器单元输出以作为该第n+1级移位寄存器的触发信号。

[0083]本发明实施例提供一种栅极驱动电路。该栅极驱动电路包括移位寄存器单元，该移位寄存器单元包括输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块。在非输出时间内，第一下拉模块和第二下拉模块交替将与它们相连接的上拉模块的输出电压下拉至低电平，从而使得非输出行的栅线能够保持无输出的状态。

[0084]本发明实施例提供一种显示器件，包括如上所述的任意一种栅极驱动电路。具有与本发明前述实施例提供的栅极驱动电路相同的有益效果，由于栅极驱动电路在前述实施例中已经进行了详细说明，此处不再赘述。

[0085]该显示器件具体可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等任何具有显示功能的液晶显示产品或者部件。

[0086]本发明实施例提供一种显示装置，包括栅极驱动电路。该栅极驱动电路包括移位寄存器单元，该移位寄存器单元包括输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块。在非输出时间内，第一下拉模块和第二下拉模块交替将与它们相连接的上拉模块的输出电压下拉至低电平，从而使得非输出行的栅线能够保持无输出的状态。

[0087]本领域普通技术人员可以理解:实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤;而前述的存储介质包括:ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

[0088]以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种移位寄存器单元，其特征在于，包括:输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块；所述输入模块，分别连接第一信号输入端和上拉控制节点，用于根据所述第一信号输入端输入的信号控制所述上拉控制节点的电位；所述上拉模块，分别连接第一时钟信号端、上拉控制节点以及本级信号输出端，用于在所述上拉控制节点的控制下使得所述本级信号输出端输出所述第一时钟信号端的信号；所述下拉控制模块，分别连接电压端、所述上拉控制节点、所述第一时钟信号端、下拉控制节点，用于根据所述第一时钟信号端输入的信号以及所述上拉控制节点的电位控制所述下拉控制节点的电位；所述第一下拉模块，分别连接电压端、所述下拉控制节点和所述本级信号输出端，用于在所述下拉控制节点的控制下将所述本级信号输出端输出的信号下拉为低电平；所述第二下拉模块，分别连接所述电压端、第二时钟信号端和所述本级信号输出端，用于根据所述第二时钟信号端输入的信号将所述本级信号输出端输出的信号下拉为低电平；所述复位模块，分别连接所述电压端、第二信号输入端、所述上拉控制节点以及所述本级信号输出端，用于根据所述第二信号输入端输入的信号复位所述上拉控制节点的电位以及所述本级信号输出端输出的信号；所述复位模块包括: 第十二晶体管，其第一极连接所述上拉控制节点，栅极连接所述第二信号输入端，第二极与所述电压端相连接；第十三晶体管，其第一极连接所述本级信号输出端，栅极连接所述第二信号输入端，第二极与所述电压端相连接；第十四晶体管，其第一极连接所述第一时钟信号端，栅极连接所述上拉控制节点；下级信号触发端，与所述第十四晶体管的第二极相连接；所述输入模块包括: 第一晶体管，其第一极与栅极连接所述第一信号输入端，第二极与所述上拉控制节点相连接；第二晶体管，其第一极连接所述第一信号输入端，栅极连接所述第二时钟信号端，第二极与所述上拉控制节点相连接；所述上拉模块包括: 第三晶体管，其第一极连接所述第一时钟信号端，栅极连接所述上拉控制节点，第二极与所述本级信号输出端相连接；电容，并联于所述第三晶体管的栅极与第二极之间；所述下拉控制模块包括: 第四晶体管，其第一极和栅极连接所述第一时钟信号端；第五晶体管，其第一极连接所述第一时钟信号端，栅极连接所述第四晶体管的第二极，第二极连接所述下拉控制节点；第六晶体管，其第一极连接所述下级信号触发端，栅极连接所述下拉控制节点，第二极与所述电压端相连接；第九晶体管，其第一极连接所述第四晶体管的第二极，栅极连接所述上拉控制节点，第二极与所述电压端相连接；第十晶体管，其第一极连接所述下拉控制节点，栅极连接所述上拉控制节点，第二极与所述电压端相连接。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉模块包括: 第七晶体管，其第一极连接所述上拉控制节点，栅极连接所述下拉控制节点，第二极与所述电压端相连接；第八晶体管，其第一极连接所述本级信号输出端，栅极连接所述下拉控制节点，第二极与所述电压端相连接。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二下拉模块包括: 第十一晶体管，其第一极连接所述本级信号输出端，栅极连接所述第二时钟信号端，第二极与所述电压端相连接。

4.一种栅极驱动电路，其特征在于，包括多级如权利要求1至3任一项所述的移位寄存器单元；除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端连接与其相邻的上一级移位寄存器单元的本级信号输出端；除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级信号输出端与其相邻的下级移位寄存器单元的信号输入端相连接。

5.根据权利要求4所述的栅极驱动电路，其特征在于，除所述第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端连接与其相邻的上一级移位寄存器单元的下级信号触发端；除所述最后一级移位寄存器单元外，其余每个移位寄存器单元的下级信号触发端与其相邻的下级移位寄存器单元的信号输入端相连接。

6.一种显示器件，其特征在于，包括如权利要求4或5所述的栅极驱动电路。