CN109935198A - 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 - Google Patents

Abstract

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元包括消隐输入电路、显示输入电路、输出电路和补偿选择电路。消隐输入电路被配置为将消隐输入信号输入到上拉控制节点并在一帧的消隐时段将消隐上拉信号输入到上拉节点；显示输入电路被配置为响应于显示输入信号在一帧的显示时段将显示上拉信号输入到上拉节点；输出电路配置为在上拉节点的电平的控制下，将复合输出信号输出至输出端；补偿选择电路与输出端电连接，且被配置为响应于补偿选择控制信号、利用复合输出信号对上拉控制节点进行充电。该移位寄存器单元构成的栅极驱动电路可以对显示面板的子像素单元进行随机补偿，可避免长时间的逐行顺序补偿带来的显示不良。

Description

移位寄存器单元、栅极驱动电路、显示装置及驱动方法

技术领域

本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。

背景技术

在显示领域特别是OLED(Organic Light-Emitting Diode，有机发光二极管)显示中，栅极驱动电路目前都集成在GATE IC中。IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地降低芯片面积是技术开发人员需要着重考虑的。

目前用于OLED的栅极驱动电路通常要用三个子电路组合而成，即检测电路、显示电路和输出两者复合脉冲的连接电路(或门电路)，这样的电路结构非常复杂，无法满足高分辨率窄边框的要求。

发明内容

本公开至少一实施例提供一种移位寄存器单元，包括消隐输入电路、显示输入电路、输出电路和补偿选择电路。所述消隐输入电路被配置为将消隐输入信号输入到上拉控制节点并在一帧的消隐时段将消隐上拉信号输入到上拉节点；所述显示输入电路被配置为响应于显示输入信号在一帧的显示时段将显示上拉信号输入到所述上拉节点；所述输出电路被配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；所述补偿选择电路与所述输出端电连接，且被配置为响应于补偿选择控制信号、利用所述复合输出信号对所述上拉控制节点进行充电。

例如，在本公开一实施例提供的移位寄存器单元中，所述输出端包括移位信号输出端，所述移位信号输出端输出所述复合输出信号，所述补偿选择电路包括第一晶体管；所述第一晶体管的栅极和补偿选择控制端连接以接收所述补偿选择控制信号，所述第一晶体管的第一极和所述移位信号输出端连接以接收所述复合输出信号，所述第一晶体管的第二极和所述上拉控制节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述消隐输入电路包括：充电子电路，被配置为响应于第二时钟信号将所述消隐输入信号输入到所述上拉控制节点；存储子电路，被配置为存储所述充电子电路输入的所述消隐输入信号；隔离子电路，被配置为在所述上拉控制节点的电平和第一时钟信号的控制下，将所述消隐上拉信号输入到所述上拉节点。

例如，在本公开一实施例提供的移位寄存器单元中，所述充电子电路包括第二晶体管，所述第二晶体管的栅极和第二时钟信号端连接以接收所述第二时钟信号，所述第二晶体管的第一极和消隐输入信号端连接以接收所述消隐输入信号，所述第二晶体管的第二极和所述上拉控制节点连接；所述存储子电路包括第一电容，所述第一电容的第一极和所述上拉控制节点连接，所述第一电容的第二极和第一电压端连接以接收第一电压；所述隔离子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述上拉控制节点连接，所述第三晶体管的第一极和第三时钟信号端连接以接收第三时钟信号作为所述消隐上拉信号，所述第三晶体管的第二极和所述第四晶体管的第一极连接，所述第四晶体管的栅极和第一时钟信号端连接以接收所述第一时钟信号，所述第四晶体管的第二极和所述上拉节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述显示输入电路包括第五晶体管；所述第五晶体管的栅极和显示输入信号端连接以接收所述显示输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压作为所述显示上拉信号，所述第五晶体管的第二极和所述上拉节点连接。

例如，在本公开一实施例提供的移位寄存器单元中，所述输出端还包括像素信号输出端，所述像素信号输出端输出所述复合输出信号，所述输出电路包括第六晶体管、第七晶体管和第二电容；所述第六晶体管的栅极和所述上拉节点连接，所述第六晶体管的第一极和第四时钟信号端连接以接收第四时钟信号作为所述复合输出信号，所述第六晶体管的第二极和所述移位信号输出端连接；所述第七晶体管的栅极和所述上拉节点连接，所述第七晶体管的第一极和所述第四时钟信号端连接以接收所述第四时钟信号作为所述复合输出信号，所述第七晶体管的第二极和所述像素信号输出端连接；所述第二电容的第一极和所述上拉节点连接，所述第二电容的第二极和所述第六晶体管的第二极连接。

例如，本公开一实施例提供的移位寄存器单元还包括下拉电路和第一下拉控制电路。所述输出端还包括像素信号输出端，所述像素信号输出端输出所述复合输出信号；所述第一下拉控制电路被配置为在所述上拉节点的电平的控制下，对下拉节点的电平进行控制；所述下拉电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点、所述移位信号输出端和所述像素信号输出端进行降噪。

例如，在本公开一实施例提供的移位寄存器单元中，所述第一下拉控制电路包括第八晶体管、第九晶体管和第十晶体管；所述第八晶体管的栅极和第一极连接且被配置为和第四电压端连接以接收第四电压，所述第八晶体管的第二极和所述下拉节点连接；所述第九晶体管的栅极和第一极连接且被配置为和第五电压端连接以接收第五电压，所述第九晶体管的第二极和所述下拉节点连接；所述第十晶体管的栅极和所述上拉节点连接，所述第十晶体管的第一极和所述下拉节点连接，所述第十晶体管的第二极和第一电压端连接以接收第一电压。

例如，在本公开一实施例提供的移位寄存器单元中，所述下拉电路包括第十一晶体管、第十二晶体管和第十三晶体管；所述第十一晶体管的栅极和所述下拉节点连接，所述第十一晶体管的第一极和所述上拉节点连接，所述第十晶体管的第二极和第一电压端连接以接收第一电压；所述第十二晶体管的栅极和所述下拉节点连接，所述第十二晶体管的第一极和所述移位信号输出端连接，所述第十二晶体管的第二极和所述第一电压端连接以接收所述第一电压；所述第十三晶体管的栅极和所述下拉节点连接，所述第十三晶体管的第一极和所述像素信号输出端连接，所述第十三晶体管的第二极和第三电压端连接以接收第三电压。

例如，本公开一实施例提供的移位寄存器单元还包括第二下拉控制电路。所述第二下拉控制电路被配置为响应于消隐下拉控制信号对所述下拉节点的电平进行控制。

例如，在本公开一实施例提供的移位寄存器单元中，所述第二下拉控制电路包括第十四晶体管，所述消隐下拉控制信号包括第一时钟信号；所述第十四晶体管的栅极和第一时钟信号端连接以接收所述第一时钟信号，所述第十四晶体管的第一极和所述下拉节点连接，所述第十四晶体管的第二极和第一电压端连接以接收第一电压。

例如，本公开一实施例提供的移位寄存器单元还包括第三下拉控制电路。所述第三下拉控制电路被配置为响应于显示下拉控制信号对所述下拉节点的电平进行控制。

例如，在本公开一实施例提供的移位寄存器单元中，所述第三下拉控制电路包括第十五晶体管，所述显示下拉控制信号包括所述显示输入信号；所述第十五晶体管的栅极和显示输入信号端连接以接收所述显示输入信号，所述第十五晶体管的第一极和所述下拉节点连接，所述第十五晶体管的第二极和第一电压端连接以接收第一电压。

例如，本公开一实施例提供的移位寄存器单元还包括消隐复位电路，其中，所述消隐复位电路被配置为响应于消隐复位信号对所述上拉节点进行复位。

例如，在本公开一实施例提供的移位寄存器单元中，所述消隐复位电路包括第十六晶体管；所述第十六晶体管的栅极和第二时钟信号端连接以接收第二时钟信号并作为所述消隐复位信号，所述第十六晶体管的第一极和所述上拉节点连接，所述第十六晶体管的第二极和第一电压端连接以接收第一电压。

例如，本公开一实施例提供的移位寄存器单元还包括显示复位电路，其中，所述显示复位电路被配置为响应于显示复位信号对所述上拉节点进行复位。

例如，在本公开一实施例提供的移位寄存器单元中，所述显示复位电路包括第十七晶体管；所述第十七晶体管的栅极和显示复位信号端连接以接收所述显示复位信号，所述第十七晶体管的第一极和所述上拉节点连接，所述第十七晶体管的第二极和第一电压端连接以接收第一电压。

本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如本公开的实施例提供的任一移位寄存器单元。

例如，本公开一实施例提供的栅极驱动电路还包括第一子时钟信号线、第二子时钟信号线、第三子时钟信号线和第四子时钟信号线；其中，在所述移位寄存器单元包括第四时钟信号端的情形下，第4n-3级移位寄存器单元的第四时钟信号端和所述第一子时钟信号线连接；第4n-2级移位寄存器单元的第四时钟信号端和所述第二子时钟信号线连接；第4n-1级移位寄存器单元的第四时钟信号端和所述第三子时钟信号线连接；第4n级移位寄存器单元的第四时钟信号端和所述第四子时钟信号线连接；n为大于0的整数。

例如，本公开一实施例提供的栅极驱动电路还包括第五子时钟信号线和第六子时钟信号线；其中，在所述移位寄存器单元包括第二时钟信号端和第三时钟信号端的情形下，第2n-1级移位寄存器单元的第二时钟信号端和所述第五子时钟信号线连接，第三时钟信号端和所述第六子时钟信号线连接；第2n级移位寄存器单元的第二时钟信号端和所述第六子时钟信号线连接，第三时钟信号端和所述第五子时钟信号线连接；n为大于0的整数。

例如，在本公开一实施例提供的栅极驱动电路中，在所述移位寄存器单元包括消隐输入信号端、显示输入信号端和移位信号输出端的情形下，第n+1级移位寄存器单元的消隐输入信号端和第n级移位寄存器单元的移位信号输出端连接；第n+2级移位寄存器单元的显示输入信号端和第n级移位寄存器单元的移位信号输出端连接；n为大于0的整数。

本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供的任一栅极驱动电路。

本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：

在一帧的显示时段，包括：第一上拉阶段，所述显示输入电路响应于所述显示输入信号将所述显示上拉信号输入到所述上拉节点；第一输出阶段，所述输出电路在所述上拉节点的电平的控制下输出第一输出信号；

在一帧的消隐时段，包括：第二上拉阶段，所述消隐输入电路将所述消隐输入信号输入到所述上拉控制节点并将所述消隐上拉信号输入到所述上拉节点；第二输出阶段，所述输出电路在所述上拉节点的电平的控制下输出第二输出信号；其中，所述复合输出信号包括所述第一输出信号和所述第二输出信号。

例如，本公开一实施例提供的驱动方法还包括：在一帧的显示时段，所述补偿选择电路响应于所述补偿选择控制信号、利用所述第一输出信号对所述上拉控制节点进行充电。

本公开至少一实施例还提供一种栅极驱动电路的驱动方法，包括：在所述栅极驱动电路驱动一显示面板时，在任意一帧的显示时段中，第n级移位寄存器单元的输出端输出第一输出信号，将所述输出端输出的信号作为所述补偿选择控制信号提供至所述第n级移位寄存器单元中的补偿选择电路；在所述一帧的消隐时段中，所述第n级移位寄存器单元的输出端输出第二输出信号；其中，所述复合输出信号包括所述第一输出信号和所述第二输出信号，n为大于0的整数。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为本公开一实施例提供的一种移位寄存器单元的示意图；

图2为本公开一实施例提供的一种消隐输入电路的示意图；

图3为本公开一实施例提供的另一种移位寄存器单元的示意图；

图4为本公开一实施例提供的一种移位寄存器单元的电路图；

图5为本公开一实施例提供的另一种移位寄存器单元的电路图；

图6为本公开一实施例提供的又一种移位寄存器单元的电路图；

图7为本公开一实施例提供的一种栅极驱动电路的示意图；

图8为本公开一实施例提供的一种用于图7所示的栅极驱动电路进行逐行顺序补偿的信号时序图；

图9为本公开一实施例提供的一种用于图7所示的栅极驱动电路进行随机补偿的信号时序图；

图10为本公开一实施例提供的另一种栅极驱动电路的示意图；

图11为本公开一实施例提供的一种时序仿真图；以及

图12为本公开一实施例提供的一种显示装置的示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在对OLED显示面板中的子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段(Display)提供用于扫描晶体管的扫描驱动信号，在一帧的消隐时段(Blank)提供用于感测晶体管的感测驱动信号。

在一种外部补偿方法中，栅极驱动电路输出的感测驱动信号是逐行顺序扫描的，例如，在第一帧的消隐时段输出用于显示面板中第一行的子像素单元的感测驱动信号，在第二帧的消隐时段输出用于显示面板中第二行的子像素单元的感测驱动信号，依次类推，以每帧输出对应一行子像素单元的感测驱动信号的频率逐行顺序输出，即完成对显示面板的逐行顺序补偿。

但是，在采用上述逐行顺序补偿的方法时，可能会产生显示不良问题：一是在进行多帧的扫描显示过程中有一条逐行移动的扫描线；二是因为进行外部补偿的时间点的差异会造成显示面板不同区域的亮度差异比较大，例如，在对显示面板的第100行的子像素单元进行外部补偿时，显示面板的第10行的子像素单元虽然已经进行过外部补偿了，但此时第10行的子像素单元的发光亮度可能已经发生变化，例如发光亮度降低，从而会造成显示面板不同区域的亮度不均匀，在大尺寸的显示面板中这种问题会更加明显。

针对上述问题，本公开的至少一实施例提供一种移位寄存器单元，该移位寄存器单元包括消隐输入电路、显示输入电路、输出电路和补偿选择电路。消隐输入电路被配置为将消隐输入信号输入到上拉控制节点并在一帧的消隐时段将消隐上拉信号输入到上拉节点；显示输入电路被配置为响应于显示输入信号在一帧的显示时段将显示上拉信号输入到上拉节点；输出电路配置为在上拉节点的电平的控制下，将复合输出信号输出至输出端；补偿选择电路与输出端电连接，且被配置为响应于补偿选择控制信号、利用复合输出信号对上拉控制节点进行充电。本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。

本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置及驱动方法，在兼顾逐行顺序补偿(例如在关机检测中需要进行逐行顺序补偿)的前提下，还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。

需要说明的是，在本公开的实施例中，随机补偿指的是区别于逐行顺序补偿的一种外部补偿方法，在某一帧的消隐时段可以随机输出对应于显示面板中任意一行的子像素单元的感测驱动信号，以下各实施例与此相同，不再赘述。

另外，在本公开的实施例中，“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如在显示时段中栅极驱动电路输出显示输出信号，该显示输出信号可以驱动显示面板从第一行到最后一行完成完整的一幅图像的扫描显示，在消隐时段中栅极驱动电路输出消隐输出信号，该消隐输出信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。

下面结合附图对本公开的实施例及其示例进行详细说明。

本公开的至少一个实施例提供一种移位寄存器单元10，如图1所示，该移位寄存器单元10包括消隐输入电路100、显示输入电路200、输出电路300和补偿选择电路400。消隐输入电路100、显示输入电路200以及输出电路300通过上拉节点Q相连接。

该消隐输入电路100被配置为将消隐输入信号输入到上拉控制节点H(图1中未示出，参见图2)并在一帧的消隐时段将消隐上拉信号输入到上拉节点Q。

在一些实施例中，消隐输入电路100可以和消隐输入信号端STU1和第二时钟信号端CLKB连接，从而可以在第二时钟信号端CLKB输入的第二时钟信号的控制下，将消隐输入信号端STU1输入的消隐输入信号输入到上拉控制节点H。消隐输入电路100还可以和第三时钟信号端CLKC连接，从而在一帧的消隐时段将第三时钟信号端CLKC输入的第三时钟信号作为消隐上拉信号输入到上拉节点Q，从而将上拉节点Q的电位上拉至工作电位。

例如，消隐输入电路100可以在一帧的显示时段接收消隐输入信号并存储消隐输入信号，并在这一帧的消隐时段根据消隐输入信号向上拉节点Q输出消隐上拉信号，从而将上拉节点Q的电位上拉至工作电位。又例如，消隐输入电路100还可以在一帧的消隐时段接收消隐输入信号并存储消隐输入信号，并在下一帧的消隐时段根据消隐输入信号向上拉节点Q输出消隐上拉信号，从而将上拉节点Q的电位上拉至工作电位。本公开的实施例对此不作限定。

该显示输入电路200被配置为响应于显示输入信号在一帧的显示时段将显示上拉信号输入到上拉节点Q。例如，在一些实施例中，显示输入电路200可以和显示输入信号端STU2连接以接收显示输入信号，显示输入电路200还可以和第二电压端VDD连接以接收第二电压并作为显示上拉信号。例如，显示输入电路200在一帧的显示时段中，在显示输入信号的控制下可以将显示上拉信号输入到上拉节点Q，从而将上拉节点Q的电位上拉至工作电位。

需要说明的是，在本公开的实施例中，第二电源端VDD被配置为输入直流高电平信号，即第二电压为高电平，以下各实施例与此相同，不再赘述。

该输出电路300被配置为在上拉节点Q的电平的控制下，将复合输出信号输出至输出端OUTPUT。例如，在一些实施例中，输出电路300可以和第四时钟信号端CLKD连接以接收第四时钟信号并作为复合输出信号。例如，复合输出信号可以包括显示输出信号和消隐输出信号，在一帧的显示时段中，输出电路300在上拉节点Q的电平的控制下将显示输出信号输出至输出端OUTPUT，例如在一些实施例中，输出端OUTPUT可以包括移位信号输出端CR和像素信号输出端OUT，从移位信号输出端CR输出的显示输出信号可以用于上下级移位寄存器单元的扫描移位，而从像素信号输出端OUT输出的显示输出信号可以用于驱动显示面板中的子像素单元进行扫描显示；在一帧的消隐时段中，输出电路300在上拉节点Q的电平的控制下将消隐输出信号输出至输出端OUTPUT，该消隐输出信号可以用于驱动感测晶体管。

该补偿选择电路400与输出端OUTPUT电连接，且被配置为响应于补偿选择控制信号、利用复合输出信号对上拉控制节点H进行充电。

例如，在输出端OUTPUT包括移位信号输出端CR和像素信号输出端OUT的情形中，在一个示例中，补偿选择电路400可以与移位信号输出端CR电连接。在一些实施例中，补偿选择电路400还可以和补偿选择控制端OE连接以接收补偿选择控制信号。

例如，在进行逐行顺序补偿时，可以通过补偿选择控制端OE输入使补偿选择电路400关闭的信号，以使得该补偿选择电路400不工作。又例如，在进行随机补偿时，在某一帧需要对显示面板中的第n行子像素单元进行补偿时，则在该帧的显示时段中，当输出端OUTPUT输出用于驱动第n行子像素单元的显示输出信号(复合输出信号)时，可以通过补偿选择控制端OE输入使补偿选择电路400开启的补偿选择控制信号，该补偿选择控制信号可以被配置为和上述用于驱动第n行子像素单元的显示输出信号的时序相同；同时由于补偿选择电路400和输出端OUTPUT电连接，所以在补偿选择电路400开启时可以利用复合输出信号对消隐输入电路100中的上拉控制节点H进行充电，以使得上拉控制节点H被充电至高电平，从而在该帧的消隐时段中，输出电路300可以输出用于驱动第n行子像素单元中的感测晶体管的消隐输出信号。

在一些实施例中，补偿选择控制端OE可以被配置为和一个控制电路电连接，该控制电路可以向补偿选择控制端OE提供使补偿选择电路400开启或关闭的电信号。例如，在一个示例中，该控制电路可以实现为FPGA(现场可编程门阵列)装置或其他信号发生电路。

根据本公开的实施例提供的移位寄存器单元10，通过设置补偿选择电路400可以在兼顾逐行顺序补偿的前提下实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。

在本公开的实施例的一个示例中，如图2所示，消隐输入电路100包括充电子电路110、存储子电路120以及隔离子电路130。

该充电子电路110被配置为响应于第二时钟信号将消隐输入信号输入到上拉控制节点H。例如，充电子电路110和消隐输入信号端STU1连接以接收消隐输入信号，充电子电路110和第二时钟信号端CLKB连接以接收第二时钟信号。例如，充电子电路110可以在第二时钟信号的控制下而开启从而将消隐输入信号输入到上拉控制节点H。

该存储子电路120被配置为存储充电子电路110输入的消隐输入信号。例如，在一帧的显示时段中，上拉控制节点H被输入的消隐输入信号充电至高电平，存储子电路120可以存储消隐输入信号，从而使得上拉控制节点H的高电平一直保持至该帧的消隐时段。

该隔离子电路130被配置为在上拉控制节点H的电平和第一时钟信号的控制下，将消隐上拉信号输入到上拉节点Q。例如，在一些实施例中，隔离子电路130和第一时钟信号端CLKA连接以接收第一时钟信号，隔离子电路130和第三时钟信号端CLKC连接以接收第三时钟信号并作为消隐上拉信号。

例如，在一帧的消隐时段中，隔离子电路130在上拉控制节点H的电平和第一时钟信号的控制下导通，从而可以将消隐上拉信号输入到上拉节点Q。又例如，在一些实施例中，隔离子电路130设置在上拉节点Q和上拉控制节点H之间，用于防止上拉节点Q与上拉控制节点H的相互影响。例如，在不需要输出消隐上拉信号时，隔离子电路130可以断开上拉节点Q与上拉控制节点H之间的连接。

根据本公开的实施例提供的移位寄存器单元10，可以实现在不同时段通过消隐输入100电路和显示输入电路200分别控制上拉节点Q的电平，从而实现消隐输入电路100和显示输入电路200共用同一个输出电路300实现复合输出信号的输出。

在一些实施例中，如图3所示，移位寄存器单元10还可以包括第一下拉控制电路600，第一下拉控制电路600被配置为在上拉节点Q的电平的控制下，对下拉节点QB的电平进行控制。例如，在一个示例中，第一下拉控制电路600和第一电压端VGL1和第四电压端VDD_A连接。需要说明的是，在本公开的实施例中第一电压端VGL1例如可以被配置为提供直流低电平信号，以下各实施例与此相同，不再赘述。

例如，当上拉节点Q处于高电平时，第一下拉控制电路600可以通过第一电压端VGL1将下拉节点QB的电位下拉至低电平。又例如，当上拉节点Q的电位处于低电平时，第一下拉控制电路600可以利用第四电压端VDD_A输入的第四电压(例如为高电平)对下拉节点QB进行充电，以将下拉节点QB上拉至高电平。

在另一个示例中，第一下拉控制电路600还可以和第五电压端VDD_B连接以接收第五电压(例如为高电平)，例如，第四电压端VDD_A和第五电压端VDD_B可以被配置为交替输入高电平，即第四电压端VDD_A输入高电平时，第五电压端VDD_B输入低电平，而第四电压端VDD_A输入低电平时，第五电压端VDD_B输入高电平。

在一些实施例中，如图3所示，移位寄存器单元10还可以包括下拉电路500，下拉电路500被配置为在下拉节点QB的电平的控制下，对上拉节点Q和输出端OUTPUT进行降噪。例如，下拉电路500和第一电压端VGL1连接，下拉电路500在下拉节点QB的电平的控制下导通时，可以通过第一电压端VGL1对上拉节点Q和输出端OUTPUT进行下拉，从而降低上拉节点Q和输出端OUTPUT的噪声。在输出端OUTPUT包括移位信号输出端CR和像素信号输出端OUT的情形下，下拉电路500可以对移位信号输出端CR和像素信号输出端OUT同时进行降噪。

在一些实施例中，如图3所示，移位寄存器单元10还可以包括第二下拉控制电路700，第二下拉控制电路700被配置为响应于消隐下拉控制信号对下拉节点QB的电平进行控制。例如，在一个示例中，第二下拉控制电路700和第一时钟信号端CLKA连接以接收第一时钟信号并作为消隐下拉控制信号，同时和第一电压端VGL1连接以接收低电平的第一电压。例如，在一帧的消隐时段中，第二下拉控制电路700可以响应于第一时钟信号而导通，从而可以通过第一电压端VGL1对下拉节点QB进行下拉。采用这种方式可以使得在消隐时段中，降低下拉节点QB对上拉节点Q的影响，使得消隐输入电路100对上拉节点Q的充电更充分。

需要说明的是，在本公开的实施例中，第二下拉控制电路700还可以与其他信号端连接以接收消隐下拉控制信号，本公开对此不作限定。

在一些实施例中，如图3所示，移位寄存器单元10还可以包括第三下拉控制电路800，第三下拉控制电路800被配置为响应于显示下拉控制信号对下拉节点QB的电平进行控制。例如，在一个示例中，第三下拉控制电路800和显示输入信号端STU2连接以接收显示输入信号并作为显示下拉控制信号，同时和第一电压端VGL1连接以接收低电平的第一电压。例如，在一帧的显示时段中，在将显示输入信号提供至显示输入电路200对上拉节点Q充电的同时，将该显示输入信号也提供至第三下拉控制电路800，开启第三下拉控制电路800，从而可以通过第一电压端VGL1对下拉节点QB进行下拉。采用这种方式可以使得在显示时段中，降低下拉节点QB对上拉节点Q的影响，使得显示输入电路200对上拉节点Q的充电更充分。

需要说明的是，在本公开的实施例中，第三下拉控制电路800还可以与其他信号端连接以接收显示下拉控制信号，本公开对此不作限定。

在一些实施例中，如图3所示，移位寄存器单元10还可以包括消隐复位电路900，该消隐复位电路900被配置为响应于消隐复位信号对上拉节点Q进行复位。例如，在一个示例中，消隐复位电路900可以和第二时钟信号端CLKB连接以接收第二时钟信号并作为消隐复位信号，同时和第一电压端VGL1连接以接收低电平的第一电压。例如，在一帧的显示时段前，消隐复位电路900可以响应于第二时钟信号而开启，从而可以通过第一电压端VGL1对上拉节点Q进行复位；又例如，在一帧的消隐时段中，消隐复位电路900可以响应于第二时钟信号而开启，从而可以通过第一电压端VGL1对上拉节点Q进行复位。

需要说明的是，在本公开的实施例中，除了第二时钟信号外，消隐复位电路900还可以采用其他控制信号作为消隐复位信号，例如消隐复位电路900还可以与其他信号端连接以接收消隐复位信号，本公开对此不作限定。

在一些实施例中，如图3所示，移位寄存器单元10还可以包括显示复位电路1000，该显示复位电路1000被配置为响应于显示复位信号对上拉节点Q进行复位。例如，在一个示例中，显示复位电路1000可以和显示复位信号端STD连接以接收显示复位信号，同时和第一电压端VGL1连接以接收低电平的第一电压。例如，在一帧的显示时段中，显示复位电路1000可以响应于显示复位信号而开启，从而可以通过第一电压端VGL1对上拉节点Q进行复位。例如，对第n级的移位寄存器单元10，显示复位信号端STD可以和后续级联的移位寄存器单元10的移位信号输出端CR连接。

本领域技术人员可以理解，尽管图3中的移位寄存器单元10示出了下拉电路500、第一下拉控制电路600，第二下拉控制电路700、第三下拉控制电路800、消隐复位电路900以及显示复位电路1000，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。

在本公开的实施例的一个示例中，图3中所示的移位寄存器10可以实现为图4中所示的电路结构。如图4所示，该移位寄存器单元10包括：第一至第十七晶体管M1-M17以及第一电容C1和第二电容C2。输出端OUTPUT包括移位信号输出端CR和像素信号输出端OUT，移位信号输出端CR和像素信号输出端OUT均可以输出复合输出信号。需要说明的是，在图4中所示的晶体管均以N型晶体管为例进行说明。

在图4所示的示例中，更详细地，补偿选择电路400可以实现为第一晶体管M1。第一晶体管M1的栅极和补偿选择控制端OE连接以接收补偿选择控制信号，第一晶体管M1的第一极和移位信号输出端CR连接(图中为了简洁未示出)以接收复合输出信号，第一晶体管M1的第二极和上拉控制节点H连接以对上拉控制节点H进行充电。

如图4所示，消隐输入电路100中的充电子电路110可以实现为第二晶体管M2，第二晶体管M2的栅极和第二时钟信号端CLKB连接以接收第二时钟信号，第二晶体管M2的第一极和消隐输入信号端STU1连接以接收消隐输入信号，第二晶体管M2的第二极和上拉控制节点H连接。例如，当第二时钟信号为高电平的导通信号时，第二晶体管M2在第二时钟信号的控制下导通，从而可以将消隐输入信号输入到上拉控制节点H以对其进行充电。例如，当图4所示的移位寄存器单元10级联构成一栅极驱动电路时，第n+1级移位寄存器单元10的消隐输入信号端STU1可以与第n级移位寄存器单元10的移位信号输出端CR电连接，n为大于0的整数。

如图4所示，消隐输入电路100中的存储子电路120可以实现为第一电容C1，第一电容C1的第一极和上拉控制节点H连接，第一电容C1的第二极和第一电压端VGL1连接以接收第一电压。通过设置第一电容C1可以保持上拉控制节点H的电位，例如，在一帧的显示时段中，充电子电路110将上拉控制节点H充电至高电位，第一电容C1可以将上拉控制节点H的高电位保持至该帧的消隐时段。

如图4所示，消隐输入电路100中的隔离子电路130可以实现为第三晶体管M3和第四晶体管M4，第三晶体管M3的栅极和上拉控制节点H连接，第三晶体管M3的第一极和第三时钟信号端CLKC连接以接收第三时钟信号并作为消隐上拉信号，第三晶体管M3的第二极和第四晶体管M4的第一极连接，第四晶体管M4的栅极和第一时钟信号端CLKA连接以接收第一时钟信号，第四晶体管M4的第二极和上拉节点Q连接。例如，在一帧的消隐时段中，第三晶体管M3在上拉控制节点H的控制下导通，当第一时钟信号为高电平的导通信号时，第四晶体管M4在第一时钟信号的控制下导通，从而第三时钟信号可以通过第三晶体管M3和第四晶体管M4对上拉节点Q进行充电。

如图4所示，显示输入电路200可以实现为第五晶体管M5，第五晶体管M5的栅极和显示输入信号端STU2连接以接收显示输入信号，第五晶体管M5的第一极和第二电压端VDD连接以接收第二电压作为显示上拉信号，第五晶体管M5的第二极和上拉节点Q连接。例如，在一帧的显示时段中，第五晶体管M5在显示输入信号的控制下导通，从而利用第二电压对上拉节点Q进行充电。例如，当图4所示的移位寄存器单元10级联构成一栅极驱动电路时，第n+2级移位寄存器单元10的显示输入信号端STU2可以与第n+1级或第n级移位寄存器单元10的移位信号输出端CR电连接，n为大于0的整数。

如图4所示，输出电路300可以实现为包括第六晶体管M6、第七晶体管M7和第二电容。第六晶体管M6的栅极和上拉节点Q连接，第六晶体管M6的第一极和第四时钟信号端CLKD连接以接收第四时钟信号作为复合输出信号，第六晶体管M6的第二极和移位信号输出端CR连接；第七晶体管M7的栅极和上拉节点Q连接，第七晶体管M7的第一极和第四时钟信号端CLKD连接以接收第四时钟信号作为复合输出信号，第七晶体管M7的第二极和像素信号输出端OUT连接；第二电容C2的第一极和上拉节点Q连接，第二电容C2的第二极和第六晶体管M6的第二极连接。例如，在上拉节点Q的电位为高电平时，第六晶体管M6和第七晶体管M7导通，从而可以将第四时钟信号作为复合输出信号输出至移位信号输出端CR和像素信号输出端OUT。

如图4所示，第一下拉控制电路600可以实现为包括第八晶体管M8、第九晶体管M9和第十晶体管M10。第八晶体管M8的栅极和第一极连接且被配置为和第四电压端VDD_A连接以接收第四电压，第八晶体管M8的第二极和下拉节点QB连接；第九晶体管M9的栅极和第一极连接且被配置为和第五电压端VDD_B连接以接收第五电压，第九晶体管M9的第二极和下拉节点QB连接；第十晶体管M10的栅极和上拉节点Q连接，第十晶体管M10的第一极和下拉节点QB连接，第十晶体管M10的第二极配置为和第一电压端VGL1连接以接收第一电压。

例如，第四电压端VDD_A和第五电压端VDD_B可以被配置为交替输入高电平，即第四电压端VDD_A输入高电平时，第五电压端VDD_B输入低电平，而第四电压端VDD_A输入低电平时，第五电压端VDD_B输入高电平，即第八晶体管M8和第九晶体管M9中只有一个晶体管处于导通状态，这样可以避免晶体管长期导通引起的性能漂移。当第八晶体管M8或第九晶体管M9导通时，第四电压或第五电压可以对下拉节点QB进行充电，从而将下拉节点QB的电位上拉至高电平。当上拉节点Q的电位为高电平时，第十晶体管M10导通，例如在晶体管的设计上，可以将第十晶体管M10与第八晶体管M8(或第九晶体管M9)配置为(例如对二者的尺寸比、阈值电压等配置)在M10和M8(M9)均导通时，下拉节点QB的电平可以被下拉至低电平，该低电平可以使得第十一晶体管M11、第十二晶体管M12以及第十三晶体管M13保持关闭。

如图4所示，下拉电500可以实现为包括第十一晶体管M11、第十二晶体管M12和第十三晶体管M13。第十一晶体管M11的栅极和下拉节点QB连接，第十一晶体管M11的第一极和上拉节点Q连接，第十一晶体管M11的第二极和第一电压端VGL1连接以接收第一电压；第十二晶体管M12的栅极和下拉节点QB连接，第十二晶体管M12的第一极和移位信号输出端CR连接，第十二晶体管M12的第二极和第一电压端VGL1连接以接收第一电压；第十三晶体管M13的栅极和下拉节点QB连接，第十三晶体管M13的第一极和像素信号输出端OUT连接，第十三晶体管M13的第二极和第三电压端VGL2连接以接收第三电压。需要说明的是，在本公开的实施例中，例如第三电压端VGL2被配置为输入直流低电平信号，即第三电压为低电平，以下各实施例与此相同，不再赘述。

例如，当下拉节点QB的电位为高电平时，第十一晶体管M11和第十二晶体管M12导通，从而可以利用第一电压端VGL1对上拉节点Q和移位信号输出端CR进行下拉，以降低上拉节点Q和移位信号输出端CR的噪声。同时当下拉节点QB的电位为高电平时，第十三晶体管M13也导通，从而可以利用第三电压端VGL2对像素信号输出端OUT进行下拉，以降低像素信号输出端OUT的噪声。

需要说明的是，在一个示例中，第一电压和第三电压可以不同，例如第一电压设置为-10V，第三电压设置为-6V；在另一个示例中，也可以不设置第三电压端VGL2，而将第十三晶体管M13的第二极和第一电压端VGL1连接以接收第一电压，本公开的实施例对此不作限定。

如图4所示，第二下拉控制电路700可以实现为第十四晶体管M14。第十四晶体管M14的栅极和第一时钟信号端CLKA连接以接收第一时钟信号，第十四晶体管M14的第一极和下拉节点QB连接，第十四晶体管M14的第二极和第一电压端VGL1连接以接收第一电压。例如，当第一时钟信号为高电平时，第十四晶体管M14导通，从而可以利用第一电压端VGL1对下拉节点QB进行下拉。采用这种方式可以使得在一帧的消隐时段中，降低下拉节点QB对上拉节点Q的影响，使得消隐输入电路100对上拉节点Q的充电更充分。

如图4所示，第三下拉控制电路800可以实现为第十五晶体管M15。第十五晶体管M15的栅极和显示输入信号端STU2连接以接收显示输入信号，第十五晶体管M15的第一极和下拉节点QB连接，第十五晶体管M15的第二极和第一电压端VGL1连接以接收第一电压。例如，当显示输入信号为高电平时，第十五晶体管M15导通，从而可以利用第一电压端VGL1对下拉节点QB进行下拉。例如，当图4所示的移位寄存器单元10级联构成一栅极驱动电路时，第n+2级移位寄存器单元10的显示输入信号端STU2可以与第n+1级或第n级移位寄存器单元10的移位信号输出端CR电连接，n为大于0的整数。采用这种方式可以使得在一帧的显示时段中，降低下拉节点QB对上拉节点Q的影响，使得显示输入电路200对上拉节点Q的充电更充分。

如图4所示，消隐复位电路900可以实现为第十六晶体管M16。第十六晶体管M16的栅极和第二时钟信号端CLKB连接以接收第二时钟信号并作为消隐复位信号，第十六晶体管M16的第一极和上拉节点Q连接，第十六晶体管M16的第二极和第一电压端VGL1连接以接收第一电压。例如，当第二时钟信号为高电平时，第十六晶体管M16导通，从而可以利用第一电压端VGL1对上拉节点Q进行复位。

如图4所示，显示复位电路1000可以实现为第十七晶体管M17。第十七晶体管M17的栅极和显示复位信号端STD连接以接收显示复位信号，第十七晶体管M17的第一极和上拉节点Q连接，第十七晶体管M17的第二极和第一电压端VGL1连接以接收第一电压。例如，当显示复位信号为高电平时，第十七晶体管M17导通，从而可以利用第一电压端VGL1对上拉节点Q进行复位。例如，当图4所示的移位寄存器单元10级联构成一栅极驱动电路时，第n级的移位寄存器单元10的显示复位信号端STD可以和后续级联的移位寄存器单元10的移位信号输出端CR连接。

如图5所示，本公开的另一个实施例还提供一种移位寄存器单元10，图5中所示的移位寄存器单元10和图4中所示的移位寄存器单元10相比，输出电路300还可以包括第十八晶体管M18，相应地，下拉电路500还可以包括第十九晶体管M19。

如图5所示，第十八晶体管M18的栅极和上拉节点Q连接，第十八晶体管M18的第一极和第五时钟信号端CLKE连接以接收第五时钟信号，第十八晶体管M18的第二极和另一个像素信号输出端OUT2连接。例如，当上拉节点Q的电位为高电平时，第十八晶体管M18导通，从而将第五时钟信号输出至像素信号输出端OUT2。例如，在一个示例中，第五时钟信号端CLKE输入的第五时钟信号可以配置为和第四时钟信号端CLKD输入的第四时钟信号相同；又例如，在另一个示例中，第五时钟信号可以与第四时钟信号不同，从而使得像素信号输出端OUT和OUT2分别可以输出不同的信号，以提高驱动能力。

如图5所示，第十九晶体管M19的栅极和下拉节点QB连接，第十九晶体管M19的第一极和像素信号输出端OUT2连接，第十九晶体管M19的第二极和第三电压端VGL2连接。例如，当下拉节点QB的电位为高电平时，第十九晶体管M19导通，从而可以利用第三电压端VGL2对像素信号输出端OUT2进行降噪。

尽管以上仅示出了移位寄存器单元包括两个、三个输出端的示例，本领域技术人员可以理解，根据本公开的描述，可以根据实际情况设置更多个输出端，上述示例不应构成对本公开保护范围的限制。

如前所述，在本公开的实施例提供的移位寄存器单元10中，可以利用第一电容C1维持上拉控制节点H处的电位，利用第二电容C2维持上拉节点Q处的电位。第一电容C1和/或第二电容C2可以通过工艺制程制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容的各个电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现，或者第一电容C1和/或第二电容C2也可以通过各个器件之间的寄生电容实现。第一电容C1和/或第二电容C2的连接方式不局限于上面描述的方式，也可以为其他适用的连接方式，只要能存储写入到上拉控制节点H或上拉节点Q的电平即可。当上拉节点Q和/或上拉控制节点H的电位维持在高电平时，存在一些晶体管(例如第一晶体管M1、第二晶体管M2、第四晶体管M4、第十一晶体管M11、第十六晶体管M16以及第十七晶体管M17)的第一极连接上拉节点Q和/或上拉控制节点H，而第二极连接低电平信号。即使当这些晶体管的栅极输入的是非导通信号的情况下，由于其第一极和第二极之间存在电压差，也可能出现漏电的情况，从而使得移位寄存器单元10中对于上拉节点Q和/或上拉控制节点H的电位维持的效果变差。

例如，如图4所示，以上拉控制节点H为例，第二晶体管M2的第一极和消隐输入信号端STU1连接，第二极和上拉控制节点H连接。当上拉控制节点H处于高电平，而消隐输入信号端STU1输入的信号为低电平时，上拉控制节点H可能会通过第二晶体管M2漏电。

针对上述问题，如图6所示，在本公开的一个实施例中提供了一种用于防漏电的移位寄存器单元10。该移位寄存器单元10与图4中的移位寄存器单元10的区别在于增加了第一防漏电晶体管M1_b、第二防漏电晶体管M2_b、第四防漏电晶体管M4_b、第十一防漏电晶体管M11_b、第十六防漏电晶体管M16_b、第十七防漏电晶体管M17_b、第二十晶体管M20以及第二十一晶体管M21。下面以第二防漏电晶体管M2_b为例对防漏电的工作原理进行说明。

第二防漏电晶体管M2_b的栅极和第二时钟信号端CLKB连接，第二防漏电晶体管M2_b的第一极和第二十晶体管M20的第二极连接，第二防漏电晶体管M2_b的第二极和上拉控制节点H连接。第二十晶体管M20的栅极和上拉控制节点H连接，第二十晶体管M20的第一极和第二电压端VDD连接以接收高电平的第二电压。当上拉控制节点H处于高电平时，第二十晶体管M20在上拉控制节点H的电平的控制下导通，从而可以将第二电压端VDD输入的高电平信号输入到第二防漏电晶体管M2_b的第一极，从而使得第二防漏电晶体管M2_b的第一极和第二极都处于高电平状态，防止上拉控制节点H处的电荷通过第二防漏电晶体管M2_b漏电。此时，由于第二防漏电晶体管M2_b的栅极和第二晶体管M2的栅极连接，所以第二晶体管M2和第二防漏电晶体管M2_b的结合可以实现与前述第二晶体管M2相同的效果，同时具有防漏电的效果。

类似地，第一防漏电晶体管M1_b结合第二十晶体管M20可以防止上拉控制节点H处的电荷通过第一防漏电晶体管M1_b和第一晶体管M1漏电。类似地，第四防漏电晶体管M4_b、第十一防漏电晶体管M11_b、第十六防漏电晶体管M16_b以及第十七防漏电晶体管M17_b可以分别结合第二十一晶体管M21实现防漏电结构，从而可以防止上拉节点Q处的电荷发生漏电。防止上拉节点Q发生漏电的工作原理和上述防止上拉控制节点H发生漏电的工作原理相同，这里不再赘述。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。

另外，需要说明的是，本公开的实施例中提供的移位寄存器单元10中采用的晶体管均是以N型晶体管为例进行说明的，本公开的实施例包括但不限于此，例如移位寄存器单元10中的至少部分晶体管也可以采用P型晶体管。

本公开的一个实施例提供一种栅极驱动电路20，如图7所示，该栅极驱动电路20包括多个级联的移位寄存器单元10，其中任意一个或多个移位寄存器单元10可以采用本公开的实施例提供的移位寄存器单元10的结构或其变型。需要说明的是，图7中仅示意性的示出了栅极驱动电路20的前四级移位寄存器单元(A1、A2、A3和A4)。

如图7所示，栅极驱动电路20还包括第一子时钟信号线CLK_1、第二子时钟信号线CLK_2、第三子时钟信号线CLK_3和第四子时钟信号线CLK_4。在移位寄存器单元包括第四时钟信号端CLK_D的情形下，第4n-3级移位寄存器单元的第四时钟信号端CLK_D和第一子时钟信号线CLK_1连接；第4n-2级移位寄存器单元的第四时钟信号端CLK_D和第二子时钟信号线连接CLK_2；第4n-1级移位寄存器单元的第四时钟信号端CLK_D和第三子时钟信号线CLK_3连接；第4n级移位寄存器单元的第四时钟信号端CLK_D和第四子时钟信号线CLK_4连接，n为大于0的整数。

如图7所示，栅极驱动电路20还可以包括第五子时钟信号线CLK_5和第六子时钟信号线CLK_6。在移位寄存器单元包括第二时钟信号端CLK_B和第三时钟信号端CLK_C的情形下，第2n-1级移位寄存器单元的第二时钟信号端CLK_B和第五子时钟信号线CLK_5连接，第三时钟信号端CLK_C和第六子时钟信号线CLK_6连接；第2n级移位寄存器单元的第二时钟信号端CLK_B和第六子时钟信号线CLK_6连接，第三时钟信号端CLK_C和第五子时钟信号线CLK_5连接，n为大于0的整数。

如图7所示，栅极驱动电路20还可以包括第七子时钟信号线CLK_7，每一级移位寄存器单元的第一时钟信号端CLK_A均和第七子时钟信号线CLK_7连接。

如图7所示，第一级移位寄存器单元的消隐输入信号端STU1和显示输入信号端STU2以及第二级移位寄存器单元的显示输入信号端STU2均和输入信号线STU连接，例如接收触发信号STV。除了第一级移位寄存器单元外，第n+1级移位寄存器单元的消隐输入信号端STU1和第n级移位寄存器单元的移位信号输出端CR连接。除了第一级和第二级移位寄存器单元外，第n+2级移位寄存器单元的显示输入信号端STU2和第n级移位寄存器单元的移位信号输出端CR连接。除了最后三级移位寄存器单元外，第n级移位寄存器单元的显示复位信号端STD和第n+3级移位寄存器单元的移位信号输出端CR连接，n为大于0的整数。

图8示出了图7所示的栅极驱动电路20在用于逐行顺序补偿时的信号时序图，图9示出了图7所示的栅极驱动电路20在用于随机补偿时的信号时序图。在图8和图9中，Q<1>和Q<2>分别表示栅极驱动电路20中第一级和第二级移位寄存器单元中上拉节点Q。OUT<1>、OUT<2>、OUT<3>和OUT<4>分别表示栅极驱动电路20中的第一级、第二级、第三级以及第四级移位寄存器单元中像素信号输出端OUT。1F、2F、3F和4F分别表示第一帧、第二帧、第三帧以及第四帧。Display表示一帧中的显示时段，Blank表示一帧中的消隐时段。需要说明的是，由于每一级移位寄存器单元中的移位信号输出端CR和像素信号输出端OUT的电位相同，所以在图8和图9中未示出移位信号输出端CR。

需要说明的是，图8和图9所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。

下面结合图8中的信号时序图，对图7中所示的栅极驱动电路20在用于逐行顺序补偿时的工作原理进行说明，例如，图7中所示的栅极驱动电路20中的移位寄存器单元可以采用图4中所示的移位寄存器单元。

在进行逐行顺序补偿时，通过补偿选择控制端OE输入直流低电平信号，使得第一晶体管M1保持关闭。在第一帧1F开始前，第五子时钟信号线CLK_5和第六子时钟信号线CLK_6均提供高电平，由于第五子时钟信号线CLK_5和第六子时钟信号线CLK_6交替和移位寄存器单元中的第二时钟信号端CLK_B连接，所以可以使得每一级移位寄存器单元中的第二晶体管M2和第十六晶体管M16导通，从而可以对每一级移位寄存器单元中的上拉控制节点H和上拉节点Q进行复位，以实现全局复位。然后第六子时钟信号线CLK_6提供的信号变为低电平，第五子时钟信号线CLK_5提供的信号继续保持高电平。

由于第五电压端VDD_B输入高电平，第九晶体管M9导通，使得下拉节点QB被充电至高电平。下拉节点QB的高电平使得第十一晶体管M11导通，从而将上拉节点Q下拉至低电位。

在第一帧1F的显示时段Display中，对第一级的移位寄存器单元的工作过程描述如下。

在第一阶段1中，第一级移位寄存器单元的消隐输入信号端STU1和显示输入信号端STU2都和输入信号线STU连接，所以开始时消隐输入信号端STU1和显示输入信号端STU2都输入高电平，同时由于第二时钟信号端CLKB(与第五子时钟信号线CLK5连接)输入高电平，所以第二晶体管M2导通，上拉控制节点H被充电至高电平并被第一电容C1存储。第十五晶体管M15由于显示输入信号端STU2的高电平而导通，从而可以对下拉节点QB进行辅助下拉。

接着第二时钟信号端CLKB输入低电平，第二晶体管M2关闭，显示输入信号端STU2继续输入高电平，所以第二电压端VDD的高电平信号可以通过第五晶体管M5对上拉节点Q进行充电，使得上拉节点Q被上拉至高电位并被第二电容C2存储。第六晶体管M6和第七晶体管M7在上拉节点Q的控制下导通，但由于第四时钟信号端CLKD(与第一子时钟信号线CLK1连接)此时输入低电平信号，所以移位信号输出端CR和像素信号输出端OUT均输出低电平信号。

在第二阶段2中，然后第四时钟信号端CLKD输入高电平信号，上拉节点Q的电位由于自举效应而进一步被拉高，所以第六晶体管M6和第七晶体管M7保持导通，从而移位信号输出端CR和像素信号输出端OUT均输出高电平信号。例如，从移位信号输出端CR输出的高电平信号可以用于上下级移位寄存器单元的扫描移位，而从像素信号输出端OUT输出的高电平信号可以用于驱动显示面板中的子像素单元进行显示。

在第三阶段3中，然后第四时钟信号端CLKD输入低电平信号，移位信号输出端CR和像素信号输出端OUT均可以通过第四时钟信号端CLKD放电，从而完成移位信号输出端CR和像素信号输出端OUT的复位。由于移位信号输出端CR和像素信号输出端OUT被复位至低电平，通过晶体管之间的耦合作用，上拉节点Q的电位会下降一个幅度；同时由于第一级移位寄存器单元的显示复位信号端STD和第四级移位寄存器单元的移位信号输出端CR连接，此时第四级移位寄存器单元的移位信号输出端CR还未输出高电平信号，所以不会对上拉节点Q进行下拉，使得上拉节点Q可以保持在一个较高的电平。

在第四阶段4中，然后第四级移位寄存器单元的移位信号输出端CR输出高电平，使得第一级移位寄存器单元的显示复位信号端STD输入高电平信号，第十七晶体管M17导通，上拉节点Q被下拉至低电平，完成对上拉节点Q的复位。

通过上述过程，第一级的上拉节点Q的电位变化呈现“塔状”。当移位信号输出端CR和像素信号输出端OUT处于高电平时，上拉节点Q的电位由于自举效应而升高，从而使得移位信号输出端CR和像素信号输出端OUT在分别通过第六晶体管M6和第七晶体管M7放电时，流过晶体管的电流可以更大，放电速度更快。同时由于移位信号输出端CR和像素信号输出端OUT处积累的电荷可以分别通过第六晶体管M6和第七晶体管M7进行放电，从而进行复位的第十二晶体管M12和第十三晶体管M13可以采用尺寸较小的晶体管，从而可以减小移位寄存器单元占用的版图面积。

在上述第一帧的显示时段中，由于第一时钟信号端CLKA(与第七子时钟信号线CLK7连接)一直保持低电平，所以第四晶体管M4保持关闭状态，第四晶体管M4隔离了上拉控制节点H处预存的高电平对显示时段的影响。

第一级移位寄存器单元驱动显示面板中第一行的子像素完成显示后，依次类推，第二级、第三级等移位寄存器单元逐行驱动显示面板中的子像素单元完成一帧的显示驱动。至此，第一帧的显示时段结束。

在第一帧1F的消隐时段Blank中，对第一级的移位寄存器单元的工作过程描述如下。

在第五阶段5中，上拉控制节点H由于第一电容C1的存储而保持显示时段的高电平，开始时第一时钟信号端CLKA(与第七子时钟信号线CLK7连接)和第三时钟信号端CLKC(与第六子时钟信号线CLK6连接)输入高电平信号，第三晶体管M3和第四晶体管M4导通，从而第三时钟信号端CLKC的高电平可以对上拉节点Q进行充电，将上拉节点Q上拉至高电位。第十晶体管M10在上拉节点Q的控制下导通，下拉节点QB被下拉至低电平，同时第十四晶体管M14在第一时钟信号端CLKA的控制下也导通，可以进一步对下拉节点QB进行下拉。

在第六阶段6中，然后第一时钟信号端CLKA输入低电平信号，第四晶体管M4关闭。第四时钟信号端CLKD(与第一子时钟信号线CLK1连接)输入高电平信号，上拉节点Q的电位由于自举效应而进一步被拉高，第六晶体管M6和第七晶体管M7导通，第四时钟信号端CLKD输入的高电平信号可以输出至移位信号输出端CR和像素信号输出端OUT。例如，像素信号输出端OUT输出的信号可以用于驱动显示面板中子像素单元中的感测晶体管，以实现外部补偿。

同时由于第二级移位寄存器单元的第二时钟信号端CLKB与第六子时钟信号线CLK6连接，第二级移位寄存器单元的消隐输入信号端STU1与第一级移位寄存器单元的移位信号输出端CR连接，所以第二级移位寄存器单元中的第二晶体管M2导通，从而使得第二级移位寄存器单元中的上拉控制节点H<2>被上拉至高电平。

在第七阶段7中，当第二级移位寄存器单元中的上拉控制节点H<2>被充分写入高电位后，第六子时钟信号线CLK6输入低电平信号。同时第四时钟信号端CLKD持续输入高电平，所以第一级移位寄存器单元的移位信号输出端CR和像素信号输出端OUT保持输出高电平信号。在此过程中，第四晶体管M4一直保持关闭状态，所以可以避免上拉节点Q<1>通过第四晶体管M4漏电。

在第八阶段8中，即在消隐时段的最后阶段，第五子时钟信号线CLK5输入高电平信号，由于奇数级的移位寄存器单元的第二时钟信号端CLKB均和第五子时钟信号线CLK5连接，所以可以完成对所有奇数级移位寄存器单元中的上拉控制节点H和上拉节点Q的复位，特别是对第一级和第三级的上拉节点Q以及第一级的上拉控制节点H进行复位。因为晶体管在被施加正电压时阈值电压可能会发生正漂，采用上述方式可以使得上拉控制节点H需要保持为正电压的时间较短，从而减少晶体管阈值电压发生正漂的时间，提高晶体管的信赖性。

至此，第一帧的驱动时序结束。

在第二帧的显示时段中，栅极驱动电路20重复和第一帧的显示时段相同的操作，这里不再赘述。

在第二帧的消隐时段中，对于第二级移位寄存器单元，由于第三时钟信号端CLKC与第五子时钟信号线CLK5连接，所以在消隐时段开始时，第二级移位寄存器单元的第一时钟信号端CLKA和第三时钟信号端CLKC输入高电平信号，第三晶体管M3和第四晶体管M4导通，使得第三时钟信号端CLKC输入的高电平可以对上拉节点Q进行充电，将上拉节点Q上拉至高电位。然后在第二子时钟信号线CLK2输入高电平信号时，移位信号输出端CR和像素信号输出端OUT输出高电平信号，同时对第三级移位寄存器单元中的上拉控制节点H进行充电。在第二帧消隐时段的最后阶段，第六子时钟信号线CLK6输入高电平信号，由于偶数级的移位寄存器单元的第二时钟信号端CLKB均和第六子时钟信号线CLK6连接，所以可以完成对所有偶数级移位寄存器单元中的上拉控制节点H和上拉节点Q的复位。

至此，第二帧的驱动时序结束。后续在第三帧、第四帧、第五帧等更多阶段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。

如上所述，在每一帧的消隐时段，栅极驱动电路输出用于显示面板中子像素单元中的感测晶体管的驱动信号，且该驱动信号是逐行顺序提供的。例如，在第一帧的消隐时段，栅极驱动电路输出用于显示面板第一行子像素单元的驱动信号，在第二帧的消隐时段，栅极驱动电路输出用于显示面板第二行子像素单元的驱动信号，依次类推，完成逐行顺序补偿。

下面结合图9中的信号时序图，对图7中所示的栅极驱动电路20在用于随机补偿时的工作原理进行说明，例如，图7中所示的栅极驱动电路20中的移位寄存器单元可以采用图4中所示的移位寄存器单元。

在第一帧的显示时段，栅极驱动电路的工作原理和上述逐行顺序补偿时类似，下面只描述不同之处。如图9所示，在第一级移位寄存器单元的像素信号输出端OUT<1>(即移位信号输出端CR)输出高电平信号时，补偿选择控制端OE也施加高电平信号，此时第一级移位寄存器单元的上拉控制节点H<1>被充电至高电平，接着因为OUT<1>和OUT<2>的输出脉冲有交叠，所以第二级移位寄存器单元的上拉控制节点H<2>也被充电至高电平。

由上述可知，在第一帧的显示时段中，第一级移位寄存器单元的上拉控制节点H<1>和第二级移位寄存器单元的上拉控制节点H<2>均被充电至高电平，但在第一帧的消隐时段中，例如在该帧中需要输出用于检测显示面板中第一行子像素单元的驱动信号时，则在第一帧的消隐时段中进行如下操作。

在第一阶段T1中，使第六子时钟信号线CLK6输入高电平信号，从而对偶数级移位寄存器单元的上拉控制节点H进行放电，也就是消除H<2>的高电位(例如，如果在该帧中需要对第n行进行检测，则消除第n-1级和第n+1级移位寄存器单元中上拉控制节点H的高电位)。

在第二阶段T2中，第七子时钟信号线CLK7(与第一时钟信号端CLKA连接)输入高电平信号，第一级的移位寄存器单元的第三时钟信号端CLKC保持输入高电平信号，第三晶体管M3和第四晶体管M4导通，完成对上拉节点Q的充电。

在第三阶段T3中，第六子时钟信号线CLK6和第七子时钟信号线CLK7输入低电平信号，第一子时钟信号线CLK1输入高电平信号，所以移位信号输出端和像素信号输出端OUT输出高电平信号。例如像素信号输出端OUT输出的信号可以用于驱动显示面板中第一行子像素单元中的感测晶体管进行外部补偿。然后第一子时钟信号线CLK1变为低电平信号，相应地，移位信号输出端和像素信号输出端OUT输出低电平信号。

在第四阶段T4中，即在第一帧消隐时段的最后阶段，第五子时钟信号线CLK5输入高电平信号，由于奇数级的移位寄存器单元的第二时钟信号端CLKB均和第五子时钟信号线CLK5连接，所以可以完成对所有奇数级移位寄存器单元中的上拉控制节点H和上拉节点Q的复位，特别是对第一级移位寄存器单元的上拉节点Q和上拉控制节点H进行复位。

例如，在第二帧的消隐时段中需要输出用于检测显示面板中第二行子像素单元的驱动信号时，则在第二帧中进行如下操作。

在第二帧的显示阶段中，使得补偿选择控制端OE输入的信号和第二级移位寄存器单元的像素信号输出端OUT<2>(即移位信号输出端CR)输出的信号相同，由于OUT<2>和OUT<1>以及第三级移位寄存器单元的像素信号输出端OUT<3>(图9中未示出)的输出脉冲有交叠，所以第一级、第二极、第三级移位寄存器单元的上拉控制节点H<1>、H<2>和H<3>在补偿选择控制端OE的控制下均被充电至高电平。因为第一级移位寄存器单元中的第一晶体管M1的第一极和第一级移位寄存器单元的移位信号输出端CR连接，所以H<1>被充电至高电平后会迅速被移位信号输出端CR(即OUT<1>)的低电平拉低。

关于在第二帧的消隐时段中的工作原理可以参考第一帧的消隐时段中的相应描述，这里不再赘述。

需要说明是，为了更方便地对信号时序进行示意，在上述对随机补偿的工作原理进行描述时，是以第一帧的消隐时段输出对应于显示面板的第一行子像素单元的驱动信号为例进行说明的，本公开对此不作限定。例如，如图11所示的时序仿真图中，当在某一帧的消隐时段中需要输出对应于显示面板的第五行子像素单元的驱动信号时，则需要控制使得提供至补偿选择控制端OE的信号和第五级移位寄存器单元的移位信号输出端CR<5>的信号时序相同。这里需要说明的是，两个信号时序相同指的是位于高电平的时间同步，而不要求两个信号的幅值相同。图11中CR<4>和CR<6>分别表示第四级移位寄存器单元的移位信号输出端和第六级移位寄存器单元的移位信号输出端。

如上所述，通过设置补偿选择电路400(第一晶体管M1)，在某一帧的消隐时段中需要输出对应于显示面板的第n行子像素单元的驱动信号时，需要将提供至补偿选择控制端OE的信号和第n级移位寄存器单元的移位信号输出端CR的信号时序相同，由此可以实现随机补偿，n为大于0的整数。

如图10所示，本公开的另一个实施例还提供一种栅极驱动电路20，该栅极驱动电路20和图7中所示的栅极驱动电路20的区别包括：除了第一级移位寄存器单元外，第n+1级移位寄存器单元的消隐输入信号端STU1以及显示输入信号端STU2与第n级移位寄存器单元的移位信号输出端CR连接；除了最后一级移位寄存器单元外，第n级移位寄存器单元的显示复位信号端STD和第n+1级移位寄存器单元的移位信号输出端CR连接。采用图10所示的栅极驱动电路20输出的信号脉冲之间无交叠。

本公开的实施例还提供一种显示装置1，如图12所示，该显示装置1包括本公开实施例提供的栅极驱动电路20。该显示装置1还包括显示面板40，显示面板40包括由多个子像素单元410构成的阵列。例如，该显示装置1还可以包括数据驱动电路30。数据驱动电路30用于提供数据信号给像素阵列；栅极驱动电路20用于提供驱动信号给像素阵列，例如该驱动信号可以驱动子像素单元410中的扫描晶体管和感测晶体管。数据驱动电路30通过数据线DL与子像素单元410电连接，栅极驱动电路20通过栅线GL与子像素单元410电连接。

需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。

本公开的实施例还提供一种驱动方法，可以用于驱动本公开的实施例提供的移位寄存器单元10，该驱动方法包括如下操作。

在一帧的显示时段，包括：第一上拉阶段，显示输入电路200响应于显示输入信号将显示上拉信号输入到上拉节点Q；第一输出阶段，输出电路300在上拉节点Q的电平的控制下输出第一输出信号。例如，该第一输出信号可以用于驱动显示面板中的子像素单元进行显示。

在一帧的消隐时段，包括：第二上拉阶段，消隐输入电路100将消隐输入信号输入到上拉控制节点H并将消隐上拉信号输入到上拉节点Q；第二输出阶段，输出电路300在上拉节点Q的电平的控制下输出第二输出信号。例如，该第二输出信号可以用于驱动显示面板中的子像素单元进行外部补偿。复合输出信号包括第一输出信号和第二输出信号。

在另一个实施例中，上述驱动方法还可以包括：在一帧的显示时段，补偿选择电路400响应于补偿选择控制信号、利用第一输出信号对上拉控制节点进行充电。

本公开的实施例还提供一种驱动方法，可以用于驱动本公开的实施例提供的栅极驱动电路20，该驱动方法包括如下操作。

在栅极驱动电路20驱动一显示面板时，在任意一帧的显示时段中，第n级移位寄存器单元10的输出端输出第一输出信号，将输出端输出的信号作为补偿选择控制信号提供至第n级移位寄存器单元10中的补偿选择电路400；在一帧的消隐时段中，第n级移位寄存器单元的输出端输出第二输出信号。复合输出信号包括第一输出信号和第二输出信号，n为大于0的整数。

需要说明的是，关于本公开的实施例提供的驱动方法的详细描述和技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的工作原理的描述，这里不再赘述。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (25)

1.一种移位寄存器单元，包括消隐输入电路、显示输入电路、输出电路和补偿选择电路；其中，

所述消隐输入电路被配置为将消隐输入信号输入到上拉控制节点并在一帧的消隐时段将消隐上拉信号输入到上拉节点；

所述显示输入电路被配置为响应于显示输入信号在一帧的显示时段将显示上拉信号输入到所述上拉节点；

所述输出电路被配置为在所述上拉节点的电平的控制下，将复合输出信号输出至输出端；

所述补偿选择电路与所述输出端电连接，且被配置为响应于补偿选择控制信号、利用所述复合输出信号对所述上拉控制节点进行充电。

2.根据权利要求1所述的移位寄存器单元，其中，所述输出端包括移位信号输出端，所述移位信号输出端输出所述复合输出信号，所述补偿选择电路包括第一晶体管；

所述第一晶体管的栅极和补偿选择控制端连接以接收所述补偿选择控制信号，所述第一晶体管的第一极和所述移位信号输出端连接以接收所述复合输出信号，所述第一晶体管的第二极和所述上拉控制节点连接。

3.根据权利要求2所述的移位寄存器单元，其中，所述消隐输入电路包括：

充电子电路，被配置为响应于第二时钟信号将所述消隐输入信号输入到所述上拉控制节点；

存储子电路，被配置为存储所述充电子电路输入的所述消隐输入信号；

隔离子电路，被配置为在所述上拉控制节点的电平和第一时钟信号的控制下，将所述消隐上拉信号输入到所述上拉节点。

4.根据权利要求3所述的移位寄存器单元，其中，

所述充电子电路包括第二晶体管，所述第二晶体管的栅极和第二时钟信号端连接以接收所述第二时钟信号，所述第二晶体管的第一极和消隐输入信号端连接以接收所述消隐输入信号，所述第二晶体管的第二极和所述上拉控制节点连接；

所述存储子电路包括第一电容，所述第一电容的第一极和所述上拉控制节点连接，所述第一电容的第二极和第一电压端连接以接收第一电压；

所述隔离子电路包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述上拉控制节点连接，所述第三晶体管的第一极和第三时钟信号端连接以接收第三时钟信号作为所述消隐上拉信号，所述第三晶体管的第二极和所述第四晶体管的第一极连接，所述第四晶体管的栅极和第一时钟信号端连接以接收所述第一时钟信号，所述第四晶体管的第二极和所述上拉节点连接。

5.根据权利要求1-4任一所述的移位寄存器单元，其中，所述显示输入电路包括第五晶体管；

所述第五晶体管的栅极和显示输入信号端连接以接收所述显示输入信号，所述第五晶体管的第一极和第二电压端连接以接收第二电压作为所述显示上拉信号，所述第五晶体管的第二极和所述上拉节点连接。

6.根据权利要求2-4任一所述的移位寄存器单元，其中，所述输出端还包括像素信号输出端，所述像素信号输出端输出所述复合输出信号，所述输出电路包括第六晶体管、第七晶体管和第二电容；

所述第六晶体管的栅极和所述上拉节点连接，所述第六晶体管的第一极和第四时钟信号端连接以接收第四时钟信号作为所述复合输出信号，所述第六晶体管的第二极和所述移位信号输出端连接；

所述第七晶体管的栅极和所述上拉节点连接，所述第七晶体管的第一极和所述第四时钟信号端连接以接收所述第四时钟信号作为所述复合输出信号，所述第七晶体管的第二极和所述像素信号输出端连接；

所述第二电容的第一极和所述上拉节点连接，所述第二电容的第二极和所述第六晶体管的第二极连接。

7.根据权利要求2所述的移位寄存器单元，还包括下拉电路和第一下拉控制电路；其中，

所述输出端还包括像素信号输出端，所述像素信号输出端输出所述复合输出信号；

所述第一下拉控制电路被配置为在所述上拉节点的电平的控制下，对下拉节点的电平进行控制；

所述下拉电路被配置为在所述下拉节点的电平的控制下，对所述上拉节点、所述移位信号输出端和所述像素信号输出端进行降噪。

8.根据权利要求7所述的移位寄存器单元，其中，所述第一下拉控制电路包括第八晶体管、第九晶体管和第十晶体管；

所述第八晶体管的栅极和第一极连接且被配置为和第四电压端连接以接收第四电压，所述第八晶体管的第二极和所述下拉节点连接；

所述第九晶体管的栅极和第一极连接且被配置为和第五电压端连接以接收第五电压，所述第九晶体管的第二极和所述下拉节点连接；

所述第十晶体管的栅极和所述上拉节点连接，所述第十晶体管的第一极和所述下拉节点连接，所述第十晶体管的第二极和第一电压端连接以接收第一电压。

9.根据权利要求7所述的移位寄存器单元，其中，所述下拉电路包括第十一晶体管、第十二晶体管和第十三晶体管；

所述第十一晶体管的栅极和所述下拉节点连接，所述第十一晶体管的第一极和所述上拉节点连接，所述第十晶体管的第二极和第一电压端连接以接收第一电压；

所述第十二晶体管的栅极和所述下拉节点连接，所述第十二晶体管的第一极和所述移位信号输出端连接，所述第十二晶体管的第二极和所述第一电压端连接以接收所述第一电压；

所述第十三晶体管的栅极和所述下拉节点连接，所述第十三晶体管的第一极和所述像素信号输出端连接，所述第十三晶体管的第二极和第三电压端连接以接收第三电压。

10.根据权利要求7所述的移位寄存器单元，还包括第二下拉控制电路；其中，

所述第二下拉控制电路被配置为响应于消隐下拉控制信号对所述下拉节点的电平进行控制。

11.根据权利要求10所述的移位寄存器单元，其中，所述第二下拉控制电路包括第十四晶体管，所述消隐下拉控制信号包括第一时钟信号；

所述第十四晶体管的栅极和第一时钟信号端连接以接收所述第一时钟信号，所述第十四晶体管的第一极和所述下拉节点连接，所述第十四晶体管的第二极和第一电压端连接以接收第一电压。

12.根据权利要求7所述的移位寄存器单元，还包括第三下拉控制电路；其中，

所述第三下拉控制电路被配置为响应于显示下拉控制信号对所述下拉节点的电平进行控制。

13.根据权利要求12所述的移位寄存器单元，其中，所述第三下拉控制电路包括第十五晶体管，所述显示下拉控制信号包括所述显示输入信号；

所述第十五晶体管的栅极和显示输入信号端连接以接收所述显示输入信号，所述第十五晶体管的第一极和所述下拉节点连接，所述第十五晶体管的第二极和第一电压端连接以接收第一电压。

14.根据权利要求1-3任一所述的移位寄存器单元，还包括消隐复位电路，其中，所述消隐复位电路被配置为响应于消隐复位信号对所述上拉节点进行复位。

15.根据权利要求14所述的移位寄存器单元，其中，所述消隐复位电路包括第十六晶体管；

所述第十六晶体管的栅极和第二时钟信号端连接以接收第二时钟信号并作为所述消隐复位信号，所述第十六晶体管的第一极和所述上拉节点连接，所述第十六晶体管的第二极和第一电压端连接以接收第一电压。

16.根据权利要求1-3任一所述的移位寄存器单元，还包括显示复位电路，其中，所述显示复位电路被配置为响应于显示复位信号对所述上拉节点进行复位。

17.根据权利要求16所述的移位寄存器单元，其中，所述显示复位电路包括第十七晶体管；

所述第十七晶体管的栅极和显示复位信号端连接以接收所述显示复位信号，所述第十七晶体管的第一极和所述上拉节点连接，所述第十七晶体管的第二极和第一电压端连接以接收第一电压。

18.一种栅极驱动电路，包括多个级联的如权利要求1-17任一所述的移位寄存器单元。

19.根据权利要求18所述的栅极驱动电路，还包括第一子时钟信号线、第二子时钟信号线、第三子时钟信号线和第四子时钟信号线；其中，在所述移位寄存器单元包括第四时钟信号端的情形下，

第4n-3级移位寄存器单元的第四时钟信号端和所述第一子时钟信号线连接；

第4n-2级移位寄存器单元的第四时钟信号端和所述第二子时钟信号线连接；

第4n-1级移位寄存器单元的第四时钟信号端和所述第三子时钟信号线连接；

第4n级移位寄存器单元的第四时钟信号端和所述第四子时钟信号线连接；

n为大于0的整数。

20.根据权利要求19所述的栅极驱动电路，还包括第五子时钟信号线和第六子时钟信号线；其中，在所述移位寄存器单元包括第二时钟信号端和第三时钟信号端的情形下，

第2n-1级移位寄存器单元的第二时钟信号端和所述第五子时钟信号线连接，第三时钟信号端和所述第六子时钟信号线连接；

第2n级移位寄存器单元的第二时钟信号端和所述第六子时钟信号线连接，第三时钟信号端和所述第五子时钟信号线连接；

n为大于0的整数。

21.根据权利要求18所述的栅极驱动电路，其中，在所述移位寄存器单元包括消隐输入信号端、显示输入信号端和移位信号输出端的情形下，

第n+1级移位寄存器单元的消隐输入信号端和第n级移位寄存器单元的移位信号输出端连接；

第n+2级移位寄存器单元的显示输入信号端和第n级移位寄存器单元的移位信号输出端连接；

n为大于0的整数。

22.一种显示装置，包括如权利要求18-21任一所述的栅极驱动电路。

23.一种如权利要求1-17任一所述的移位寄存器单元的驱动方法，包括：

在一帧的显示时段，包括：

第一上拉阶段，所述显示输入电路响应于所述显示输入信号将所述显示上拉信号输入到所述上拉节点；

第一输出阶段，所述输出电路在所述上拉节点的电平的控制下输出第一输出信号；

在一帧的消隐时段，包括：

第二上拉阶段，所述消隐输入电路将所述消隐输入信号输入到所述上拉控制节点并将所述消隐上拉信号输入到所述上拉节点；

第二输出阶段，所述输出电路在所述上拉节点的电平的控制下输出第二输出信号；

其中，所述复合输出信号包括所述第一输出信号和所述第二输出信号。

24.根据权利要求23所述的驱动方法，还包括：

在一帧的显示时段，所述补偿选择电路响应于所述补偿选择控制信号、利用所述第一输出信号对所述上拉控制节点进行充电。

25.一种如权利要求18-21任一所述的栅极驱动电路的驱动方法，包括：

在所述栅极驱动电路驱动一显示面板时，

在任意一帧的显示时段中，第n级移位寄存器单元的输出端输出第一输出信号，将所述输出端输出的信号作为所述补偿选择控制信号提供至所述第n级移位寄存器单元中的补偿选择电路；

在所述一帧的消隐时段中，所述第n级移位寄存器单元的输出端输出第二输出信号；

其中，所述复合输出信号包括所述第一输出信号和所述第二输出信号，n为大于0的整数。