CN110428772B - 移位寄存器及其驱动方法、栅极驱动电路、显示面板 - Google Patents

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Abstract

本发明提出一种移位寄存器及其驱动方法、栅极驱动电路、显示面板，其中，移位寄存器包括：显示控制模块，显示控制模块分别与上拉节点、第一电源和第一控制端相连；级联输出模块，级联输出模块与第二时钟端、上拉节点和级联输出端相连；感测控制模块，感测控制模块分别与上拉节点、级联输出端、第二控制端和第三控制端相连；第一输出模块，第一输出模块与上拉节点、第一时钟端和第一输出端相连。由此，可输出用于显示和补偿的混合脉冲，并可实现在任意帧的显示模式对任意行像素进行补偿。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示面板。
背景技术
在显示技术领域，一般采用栅极驱动电路替代栅极驱动芯片以减少成本。相关技术的OLED(Organic Light-Emitting Diode，有机发光二极管)栅极驱动电路，要实现显示和补偿两种不同周期不同脉宽的波形是非常困难的，并且输出波形复杂，需要的电路结构通常也非常复杂。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的第一个目的在于提出一种移位寄存器，以实现能够输出用于显示和补偿的混合脉冲。
本发明的第二个目的在于提出一种栅极驱动电路。
本发明的第三个目的在于提出一种显示面板。
本发明的第四个目的在于提出一种移位寄存器的驱动方法。
为达上述目的，本发明第一方面实施例提出了一种移位寄存器，包括：显示控制模块，所述显示控制模块分别与上拉节点、第一电源和第一控制端相连，所述显示控制模块用于在显示模式，在所述第一控制端的控制下将所述第一电源提供的电位写入所述上拉节点；级联输出模块，所述级联输出模块与第二时钟端、所述上拉节点和级联输出端相连，所述级联输出模块用于在所述显示模式，根据所述上拉节点的电位和所述第二时钟端的第二时钟信号控制所述级联输出端输出级联控制信号；感测控制模块，所述感测控制模块分别与所述上拉节点、所述级联输出端、第二控制端和第三控制端相连，所述感测控制模块用于在所述显示模式，根据所述第二控制端的第二控制信号和所述级联输出端的级联控制信号控制所述保持节点的电位，以及在感测模式，根据所述保持节点的电位和所述第三控制端的第三控制信号控制所述上拉节点的电位；第一输出模块，所述第一输出模块与所述上拉节点、第一时钟端和第一输出端相连，所述第一输出模块用于在所述显示模式或感测模式，根据所述上拉节点的电位和所述第一时钟端的第一时钟信号控制所述第一输出端输出栅极驱动信号或感测驱动信号。
根据本发明实施例提出的移位寄存器，显示控制模块分别与上拉节点、第一电源和第一控制端相连，显示控制模块用于在显示模式，在第一控制端的控制下将第一电源提供的电位写入上拉节点，级联输出模块与第二时钟端、上拉节点和级联输出端相连，级联输出模块用于在显示模式，根据上拉节点的电位和第二时钟端的第二时钟信号控制级联输出端输出级联控制信号，感测控制模块分别与上拉节点、级联输出端、第二控制端和第三控制端相连，感测控制模块用于在显示模式，根据第二控制端的第二控制信号和级联输出端的级联控制信号控制保持节点的电位，以及在感测模式，根据保持节点的电位和第三控制端的第三控制信号控制上拉节点的电位，第一输出模块与上拉节点、第一时钟端和第一输出端相连，第一输出模块用于在显示模式或感测模式，根据上拉节点的电位和第一时钟端的第一时钟信号控制第一输出端输出栅极驱动信号或感测驱动信号。由此，本发明实施例的移位寄存器可实现输出用于显示和补偿的混合脉冲，并可实现在任意帧的显示模式对任意行像素进行补偿，且该电路结构简单。
根据本发明的一个实施例，所述感测控制模块包括：感测输入单元，所述感测输入单元分别与所述级联输出端、所述保持节点和所述第二控制端相连，所述感测输入单元用于在所述显示模式，根据所述第二控制端的第二控制信号和所述级联输出端的级联控制信号控制所述保持节点的电位；感测上拉单元，所述感测上拉单元分别与所述上拉节点、所述保持节点和所述第三控制端相连，所述感测上拉单元用于在所述感测模式，根据所述保持节点的电位和所述第三控制端的第三控制信号控制所述上拉节点的电位。
根据本发明的一个实施例，所述感测输入单元包括：第一晶体管，所述第一晶体管的第一极与所述级联输出端相连，所述第一晶体管的控制极与所述第二控制端相连；第二晶体管，所述第二晶体管的第一极与所述第一晶体管的第二极相连，所述第二晶体管的第二极与所述保持节点相连，所述第二晶体管的控制极与所述第二控制端相连；第一电容，所述第一电容的一端与所述保持节点相连，所述第一电容的另一端与第二电源相连。
根据本发明的一个实施例，所述感测上拉单元用于在所述感测模式，在所述保持节点和所述第三控制端的控制下将所述第三控制端的电位写入所述上拉节点，所述感测上拉单元包括：第三晶体管，所述第三晶体管的第一极与所述第三控制端相连，所述第三晶体管的控制极与所述保持节点相连；第四晶体管，所述第四晶体管的第一极与所述第三晶体管的第二极相连，所述第四晶体管的控制极与所述第四晶体管的第一极相连；第五晶体管，所述第五晶体管的第一极与所述第四晶体管的第二极相连，所述第五晶体管的控制极与所述第三控制端相连，所述第五晶体管的第二极与所述上拉节点相连。
根据本发明的一个实施例，所述的移位寄存器还包括第一保护单元，所述第一保护单元与所述保持节点相连以对所述保持节点进行漏电保护，其中，所述第一保护单元包括：第六晶体管，所述第六晶体管的第一极与所述第一电源相连，所述第六晶体管的第二极与所述第二晶体管的第一极和所述第一晶体管的第二极相连，所述第六晶体管的控制极与所述保持节点相连。
根据本发明的一个实施例，所述第一输出模块包括：第七晶体管，所述第七晶体管的第一极与所述第一时钟端相连，所述第七晶体管的第二极与所述第一输出端相连，所述第七晶体管的控制极与所述上拉节点相连；第二电容，所述第二电容的一端与所述第七晶体管的控制极相连，所述第二电容的另一端与所述第七晶体管的第二极相连。
根据本发明的一个实施例，所述级联输出模块包括：第八晶体管，所述第八晶体管的第一极与所述第二时钟端相连，所述第八晶体管的第二极与所述级联输出端相连，所述第八晶体管的控制极与所述上拉节点相连。
根据本发明的一个实施例，所述显示控制模块包括：输入单元，所述输入单元分别与所述上拉节点、所述第一电源和所述第一控制端相连，所述输入单元用于在显示模式，在所述第一控制端的控制下将所述第一电源提供的电位写入所述上拉节点；放电单元，所述放电单元分别与所述上拉节点、第二电源端和放电控制端相连，所述放电单元用于根据所述放电控制端的放电控制信号控制所述上拉节点对所述第二电源端放电；下拉控制单元，所述下拉控制单元分别与所述上拉节点、下拉节点和第一电源相连，所述下拉控制单元用于在所述上拉节点的控制下，将所述第一电源的电位写入所述下拉节点；第一下拉单元，所述第一下拉单元分别与所述下拉节点、所述上拉节点、所述级联输出端和第二电源相连，所述第一下拉单元用于在所述下拉节点的控制下，将所述上拉节点和所述级联输出端下拉至所述第二电源的电位；第二下拉单元，所述第二下拉单元分别与所述下拉节点、所述第一输出端和第二电源，所述第二下拉单元用于在所述下拉节点的控制下，将所述第一输出端下拉至所述第二电源的电位；复位单元，所述复位单元分别与所述复位控制端、所述上拉节点和所述第二电源相连，所述复位单元用于在所述复位控制端的控制下，将所述上拉节点下拉至所述第二电源的电位。
根据本发明的一个实施例，所述显示控制模块还包括第二保护单元，所述第二保护单元与所述上拉节点相连以对所述上拉节点进行漏电保护，其中，所述第二保护单元包括：第九晶体管，所述第九晶体管的第一极与所述第一电源相连，所述第九晶体管的第二极与所述感测上拉单元、所述放电单元、所述第一下拉单元和所述复位单元相连，所述第九晶体管的控制极与所述上拉节点相连。
根据本发明的一个实施例，所述第一控制端连接前两级移位寄存器的级联输出端，所述放电控制端连接后三级移位寄存器的级联输出端。
为达上述目的，本发明第二方面实施例提出了一种栅极驱动电路，包括多级如本发明第一方面实施例所述移位寄存器。
根据本发明实施例提出的栅极驱动电路，通过设置的多级移位寄存器，可实现输出用于显示和补偿的混合脉冲，并可实现在任意帧的显示模式对任意行像素进行补偿，且该电路结构简单。
为达上述目的，本发明第三方面实施例提出了一种显示面板，包括多级如本发明第二方面实施例所述栅极驱动电路。
根据本发明实施例提出的显示面板，通过设置的多级栅极驱动电路，可实现输出用于显示和补偿的混合脉冲，并可实现在任意帧的显示模式对任意行像素进行补偿，且该电路结构简单。
为了实现上述目的，本发明第四方面实施例提出了一种移位寄存器的驱动方法，包括：在显示模式，显示控制模块在第一控制端的控制下将第一电源提供的电位写入所述上拉节点，级联输出模块根据所述上拉节点的电位和第二时钟端的第二时钟信号控制所述级联输出端输出级联控制信号，第一输出模块根据所述上拉节点的电位和第一时钟端的第一时钟信号控制第一输出端输出栅极驱动信号，同时感测控制模块根据第二控制端的第二控制信号和所述级联输出端的级联控制信号控制保持节点的电位；感测模式，所述感测控制模块根据所述保持节点的电位和第三控制端的第三控制信号控制所述上拉节点的电位，所述第一输出模块根据所述上拉节点的电位和所述第一时钟端的第一时钟信号控制所述第一输出端输出感测驱动信号。
根据本发明实施例提出的移位寄存器的驱动方法，在显示模式，显示控制模块在第一控制端的控制下将第一电源提供的电位写入上拉节点，级联输出模块根据上拉节点的电位和第二时钟端的第二时钟信号控制级联输出端输出级联控制信号，第一输出模块根据上拉节点的电位和第一时钟端的第一时钟信号控制第一输出端输出栅极驱动信号，同时感测控制模块根据第二控制端的第二控制信号和级联输出端的级联控制信号控制保持节点的电位，感测模式，感测控制模块根据保持节点的电位和第三控制端的第三控制信号控制上拉节点的电位，第一输出模块根据上拉节点的电位和第一时钟端的第一时钟信号控制第一输出端输出感测驱动信号。由此，本发明实施例的移位寄存器的驱动方法，可实现输出用于显示和补偿的混合脉冲，并可实现在任意帧的显示模式对任意行像素进行补偿，且该电路结构简单。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本发明实施例的移位寄存器的方框示意图；
图2为根据本发明一个实施例的移位寄存器的方框示意图；
图3为根据本发明一个实施例的移位寄存器的电路原理图；
图4为根据本发明另一个实施例的移位寄存器的电路原理图；
图5为根据本发明一个实施例的移位寄存器的控制时序图；
图6为根据本发明一个实施例的多级移位寄存器的级联连接示意图；
图7为根据本发明实施例的移位寄存器的驱动方法流程示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参考附图描述本发明实施例的移位寄存器及其驱动方法、栅极驱动电路、显示面板。
图1为根据本发明实施例的移位寄存器的方框示意图。如图1所示，本发明实施例的移位寄存器包括：显示控制模块10、级联输出模块20、感测控制模块30和第一输出模块40。
其中，显示控制模块10分别与上拉节点Q、第一电源VDD和第一控制端G1相连，显示控制模块10用于在显示模式，在第一控制端G1的控制下将第一电源VDD提供的电位写入上拉节点Q；级联输出模块20与第二时钟端CLKD、上拉节点Q和级联输出端CR<N>相连，级联输出模块20用于在显示模式，根据上拉节点Q的电位和第二时钟端CLKD的第二时钟信号控制级联输出端CR<N>输出级联控制信号；感测控制模块30分别与上拉节点Q、级联输出端CR<N>、第二控制端OE和第三控制端CLKA相连，感测控制模块30用于在显示模式，根据第二控制端OE的第二控制信号和级联输出端CR<N>的级联控制信号控制保持节点H的电位，以及在感测模式，根据保持节点H的电位和第三控制端CLKA的第三控制信号控制上拉节点Q的电位；第一输出模块40与上拉节点Q、第一时钟端CLKE和第一输出端OUT<N>相连，第一输出模块40用于在显示模式或感测模式，根据上拉节点Q的电位和第一时钟端CLKE的第一时钟信号控制第一输出端OUT<N>输出栅极驱动信号或感测驱动信号。
需要说明的是，第一电源VDD的电位可以为直流高电位。
具体地，根据本发明的一个实施例，如图2所示，感测控制模块30包括：感测输入单元31和感测上拉单元32，感测输入单元31分别与级联输出端CR<N>、保持节点H和第二控制端OE相连，感测输入单元31用于在显示模式，根据第二控制端OE的第二控制信号和级联输出端CR<N>的级联控制信号控制保持节点H的电位；感测上拉单元32分别与上拉节点Q、保持节点H和第三控制端CLKA相连，感测上拉单元32用于在感测模式，根据保持节点H的电位和第三控制端CLKA的第三控制信号控制上拉节点Q的电位。
其中，第二控制端OE的第二控制信号可为外部电路例如FPGA(Field-Programmable Gate Array，现场可编程门阵列)产生的随机信号。
进一步地，根据本发明的一个实施例，如图2所示，移位寄存器还包括第一保护单元50，第一保护单元50与保持节点H相连以对保持节点H进行漏电保护。
可理解，如图3-4所示，在保持节点H为高电位时，第六晶体管M6导通，从而第一电源VDD提供的电位即高电位写入第一晶体管M1的第二极，从而可对上拉节点Q进行漏电保护。
进一步地，根据本发明的一个实施例，如图2所示，显示控制模块10包括：输入单元11、放电单元12、下拉控制单元13、第一下拉单元14、第二下拉单元15和复位单元16，输入单元11分别与上拉节点Q、第一电源VDD和第一控制端G1相连，输入单元11用于在显示模式，在第一控制端G1的控制下将第一电源VDD提供的电位写入上拉节点Q；放电单元12分别与上拉节点Q、第二电源端VGL1和放电控制端G2相连，放电单元12用于根据放电控制端G2的放电控制信号控制上拉节点Q对第二电源端VGL1放电；下拉控制单元13分别与上拉节点Q、下拉节点P和第一电源VDD相连，下拉控制单元13用于在上拉节点Q的控制下，将第一电源VDD的电位写入下拉节点P；第一下拉单元14分别与下拉节点P、上拉节点Q、级联输出端CR<N>和第二电源VGL1相连，第一下拉单元14用于在下拉节点P的控制下，将上拉节点Q和级联输出端CR<N>下拉至第二电源VGL1的电位；第二下拉单元15分别与下拉节点P、第一输出端OUT<N>和第二电源VGL1相连，第二下拉单元15用于在下拉节点P的控制下，将第一输出端OUT<N>下拉至第二电源VGL1的电位；复位单元16分别与复位控制端TRST、上拉节点Q和第二电源VGL1相连，复位单元15用于在复位控制端TRST的控制下，将上拉节点Q下拉至第二电源VGL1的电位。
需要说明的是，第二电源VGL1的电位可以为直流负电位。
进一步地，根据本发明的一个实施例，如图2所示，显示控制模块10还包括第二保护单元17，第二保护单元17与上拉节点Q相连以对上拉节点Q进行漏电保护。
可理解，如图3-4所示，在上拉节点Q为高电位时，第九晶体管M9导通，从而第一电源VDD提供的电位即高电位写入第五晶体管M5的第一极，第十九晶体管M19的第二极，第十一晶体管M11的第二极，第十五晶体管M15的第二极，从而可对上拉节点Q进行漏电保护。
根据本发明的一个实施例，第一控制端G1连接前两级移位寄存器的级联输出端CR<N>，放电控制端G2连接后三级移位寄存器的级联输出端CR<N>。
举例而言，如图6所示，第一级移位寄存器A1和第二级移位寄存器A2的第一控制端G1输入预设输入信号即图中STU信号，第一级移位寄存器A1的放电控制端G2连接后三级移位寄存器即第四级移位寄存器A4的级联输出端CR<4>，第二级移位寄存器A2的放电控制端G2连接后三级移位寄存器即第五级移位寄存器A5的级联输出端CR<5>(图中未示出)，第三级移位寄存器A2的放电控制端G2连接后三级移位寄存器即第六级移位寄存器A6的级联输出端CR<6>(图中未示出)，第四级移位寄存器A4的放电控制端G2连接后三级移位寄存器即第七级移位寄存器A7的级联输出端CR<7>(图中未示出)，第三级移位寄存器A3的第一控制端G1连接第一级移位寄存器A1的级联输出端CR<1>，第四级移位寄存器A4的第一控制端G1连接第二级移位寄存器A2的级联输出端CR<2>。
下面结合图3-4对本发明实施例的移位寄存器的结构进行说明。
如图3-4所示，感测输入单元31包括：第一晶体管M1、第二晶体管M2和第一电容C1，第一晶体管M1的第一极与级联输出端CR<N>相连，第一晶体管M1的控制极与第二控制端OE相连；第二晶体管M2的第一极与第一晶体管M1的第二极相连，第二晶体管M2的第二极与保持节点H相连，第二晶体管M2的控制极与第二控制端OE相连；第一电容C1的一端与保持节点H相连，第一电容C1的另一端与第二电源VGL1相连。
如图3所示，感测上拉单元32用于在感测模式，在保持节点H和第三控制端CLKA的控制下将第三控制端CLKA的电位写入上拉节点Q，感测上拉单元32包括：第三晶体管M3、第四晶体管M4和第五晶体管M5，第三晶体管M3的第一极与第三控制端CLKA相连，第三晶体管M3的控制极与保持节点H相连；第四晶体管M4的第一极与第三晶体管M3的第二极相连，第四晶体管M4的控制极与第四晶体管M4的第一极相连；第五晶体管M5的第一极与第四晶体管M4的第二极相连，第五晶体管M5的控制极与第三控制端CLKA相连，第五晶体管M5的第二极与上拉节点Q相连。
如图4所示，感测上拉单元32用于在感测模式，在第三控制端CLKA的控制下将保持节点H的电位写入上拉节点Q，感测上拉单元32包括：第三晶体管M3、第四晶体管M4和第五晶体管M5，第三晶体管M3的第一极与保持节点H相连，第三晶体管M3的控制极与第三晶体管M3的第一极相连；第四晶体管M4的第一极与第三晶体管M3的第二极相连，第四晶体管M4的控制极与第三控制端CLKA相连；第五晶体管M5的第一极与第四晶体管M4的第二极相连，第五晶体管M5的控制极与第三控制端CLKA相连，第五晶体管M5的第二极与上拉节点Q相连。
如图3-4所示，第一保护单元50包括：第六晶体管M6，第六晶体管M6的第一极与第一电源VDD相连，第六晶体管M6的第二极与第二晶体管M2的第一极和第一晶体管M1的第二极相连，第六晶体管M6的控制极与保持节点H相连。
如图3-4所示，第一输出模块40包括：第七晶体管M7和第二电容C2，第七晶体管M7的第一极与第一时钟端CLKE相连，第七晶体管M7的第二极与第一输出端OUT<N>相连，第七晶体管M7的控制极与上拉节点Q相连；第二电容C2的一端与第七晶体管M7的控制极相连，第二电容C2的另一端与第七晶体管M7的第二极相连。
如图3-4所示，级联输出模块20包括：第八晶体管M8，第八晶体管M8的第一极与第二时钟端CLKD相连，第八晶体管M8的第二极与级联输出端CR<N>相连，第八晶体管M8的控制极与上拉节点Q相连。
如图3-4所示，第二保护单元17包括：第九晶体管M9，第九晶体管M9的第一极与第一电源VDD相连，第九晶体管M9的第二极与感测上拉单元32、放电单元12、第一下拉单元14和复位单元16相连，第九晶体管M9的控制极与上拉节点Q相连。
如图3-4所示，输入单元11包括：第十晶体管M10，第十晶体管M10的第一极与第一电源VDD相连，第十晶体管M10的第二极与上拉节点Q相连，第十晶体管M10的控制极与第一控制端G1相连。
如图3-4所示，放电单元12包括：第十一晶体管M11和第十二晶体管M12，第十一晶体管M11的第一极与上拉节点Q相连，第十一晶体管M11与放电控制端G2相连，第十一晶体管M11的第二极与第十二晶体管M12的第一极相连；第十二晶体管M12的第二极与第二电源VGL1相连，第十二晶体管M12的控制极与放电控制端G2相连。
如图3-4所示，下拉控制单元13包括：第十三晶体管M13和第十四晶体管M14，第十三晶体管M13的控制极和第一极均与第一电源VDD相连，第十三晶体管M13的第二极与下拉节点P相连，第十四晶体管M14的第一极与下拉节点P相连，第十四晶体管M14的控制极与上拉节点Q相连，第十四晶体管M14的第二极与第二电源VGL1相连。
如图3-4所示，第一下拉单元14包括：第十五晶体管M15、第十六晶体管M16和第十七晶体管M17，第十五晶体管M15的第一极与上拉节点Q相连，第十五晶体管M15的第二极与第十五晶体管M15的第一极相连，第十五晶体管M15与下拉节点P相连；第十六晶体管M16的第二极与第二电源VGL1相连，第十六晶体管M16的控制极与下拉节点P相连；第十七晶体管M17的第一极与级联输出端CR<N>相连，第十七晶体管M17的第二极与第二电源VGL1相连，第十七晶体管M17的控制极与下拉节点P相连。
如图3-4所示，第二下拉单元15包括：第十八晶体管M18，第十八晶体管M18的第一极与第一输出端OUT<N>相连，第十八晶体管M18的第二极与第二电源VGL1相连，第十八晶体管M18的控制极与下拉节点P相连。
如图3-4所示，复位单元16包括：第十九晶体管M19和第二十晶体管M20，第十九晶体管M19的第一极与上拉节点Q相连，第十九晶体管M19的第二极与第二十晶体管M20的第一极相连，第十九晶体管M19的控制极与复位控制端TRST相连；第二十晶体管M20的第二极与第二电源VGL1相连，第二十晶体管M20的控制极与复位控制端TRST相连。
需要说明的是，在本发明实施例中，以NPN型MOSFET或IGBT晶体管为例说明。
还需说明的是，第一电容C1和第二电容C2可以为晶体管的寄生电容，也可以为外接电容。
结合图5的时序图，图3和图4实施例的工作原理如下：
其中，G1’为第一控制端G1的输出信号，OE’为第二控制端OE的输出的第二控制信号，CLKA’为第三控制端CLKA的输出的第三控制信号，CLKD_1为第二时钟端CLKD输出到第一行的第二时钟信号，CLKD_2为第二时钟端CLKD输出到第二行的第二时钟信号，CLKD_3为第二时钟端CLKD输出到第三行的第二时钟信号，CLKD_4为第二时钟端CLKD输出到第四行的第二时钟信号，从第五行开始重复CLKD_1-CLKD_4，CLKE_1为第一时钟端CLKE输出到第一行的第一时钟信号，CLKE_2为第一时钟端CLKE输出到第二行的第一时钟信号，CLKE_3为第一时钟端CLKE输出到第三行的第一时钟信号，CLKE_4为第一时钟端CLKE输出到第四行的第一时钟信号，从第五行开始重复CLKE_1-CLKE_4，TRST’为复位控制端TRST的输出信号，G2’为放电控制端G2的输出信号，H<4>为第四行保持节点H的电位信号，Q<3>为第三行上拉节点Q的电位信号，Q<4>为第四行上拉节点的电位信号，OUT<3>为第三行第一输出端OUT<N>的输出信号，OUT<4>为第四行第一输出端OUT<N>的输出信号。其中，第三控制端CLKA的输出的第三控制信号、第二时钟端CLKD输出的第二时钟信号、第一时钟端CLKE输出的第一时钟信号以及复位控制端TRST的输出信号的脉宽关系可调。
如图5所示，以第四行为例：
在显示模式的第一阶段T1，第二行级联输出端CR<2>为高电位，从而第四行第一控制端G1输出高电平信号，第十晶体管M10导通，第一电源VDD提供的高电位通过第十晶体管M10写入第四行上拉节点Q，并对第二电容C2进行充电，第八晶体管M8和第七晶体管M7预开启，预设输入信号STD为低电位，从而第四行的放电控制端G2输出低电平信号，第十一晶体管M11和第十二晶体管M12关断，第三控制端CLKA输出的第三控制信号为低电平信号，如图3所示，第五晶体管M5关断，如图4所示，第四晶体管M4和第五晶体管M5关断，第一时钟端CLKE输出到第四行的第一时钟信号为低电位信号，从而第四行的级联输出端CR<4>输出低电位，第二时钟端CLKD输出到第四行的第二时钟信号为低电位信号，从而第四行的第一输出端OUT<4>的输出低电位。
在显示模式的第二阶段T2，第一时钟端CLKE输出到第四行的第一时钟信号为高电位信号，第二时钟端CLKD输出到第四行的第二时钟信号为高电位信号，此时，第四行上拉节点Q的电位通过第二电容C2的作用自举，第八晶体管M8和第七晶体管M7完全开启，从而，第四行的级联输出端CR<4>输出高电位，第四行的第一输出端OUT<4>的输出高电位即栅极驱动信号。此时，第三控制端CLKA的输出的第三控制信号依然为低电平信号，第二行级联输出端CR<2>变为低电位，从而第四行第一控制端G1输出变为低电平信号，预设输入信号STD为低电位，从而第四行的放电控制端G2输出低电平信号，第十一晶体管M11和第十二晶体管M12关断，复位控制端TRST的输出信号为低电平信号，第十九晶体管M19和第二十晶体管M20关断，第二控制端OE输出的第二控制信号为高电平信号，第一晶体管M1和第二晶体管M2导通，从而第四行的级联输出端CR<4>输出的高电位写入第四行保持节点H。
在显示模式的第三阶段T3，第一时钟端CLKE输出到第四行的第一时钟信号变为低电位信号，第二时钟端CLKD输出到第四行的第二时钟信号变为低电位信号，使得第四行的级联输出端CR<4>输出低电位，第四行的第一输出端OUT<4>输出低电位，完成对第四行的级联输出端CR<4>和第一输出端OUT<4>的复位。
在显示模式的第四阶段T4，预设输入信号STD为高电位，从而第四行的放电控制端G2输出高电平信号，第十一晶体管M11和第十二晶体管M12导通，第四行上拉节点Q对第二电源端VGL1放电，第四行上拉节点Q的电位被拉低，第四行上拉节点Q复位完成。
需要说明的是，在显示模式，第四行的保持节点H一直保持在高电位直至Blank(空白显示)区。其中，需要说明的是，感测模式在Blank区中。
如图5所示，在感测模式，以第四行为例：
在感测模式的第一阶段T11，第三控制端CLKA的输出的第三控制信号为高电平信号，如图3所示，第五晶体管M5导通，另外，需要说明的是，在第一帧的显示模式，第四行的保持节点H被写入了高电平信号，所以此时第四行保持节点H为高电位，第三晶体管M3导通，并将第三控制端CLKA的电位即高电位写入第四晶体管M4的控制极和第一极，从而第四晶体管M4导通，从而第三控制端CLKA的电位即高电位通过第三晶体管M3、第四晶体管M4和第五晶体管M5写入第四行上拉节点Q。
如图4所示，当第三控制端CLKA的输出的第三控制信号为高电平信号时，第四晶体管M4和第五晶体管M5导通，此时第四行保持节点H为高电位，第三晶体管M3导通，并将第四行保持节点H的电位即高电位写入第四晶体管M4的第一极，从而第四行保持节点H的电位即高电位通过第三晶体管M3、第四晶体管M4和第五晶体管M5写入第四行上拉节点Q，并通过第二电容C2保持。
在感测模式的第二阶段T22，第三控制端CLKA的输出的第三控制信号变为低电平信号，第一时钟端CLKE输出到第四行的第一时钟信号为高电位信号，此时在第四行上拉节点Q的控制下第七晶体管M7导通，从而第四行的第一输出端OUT<4>输出高电位即感测驱动信号。
在感测模式的第三阶段T33，第一时钟端CLKE输出的第一时钟信号变为低电位信号，此时，在第四行上拉节点Q的控制下第七晶体管M7导通，从而第四行的第一输出端OUT<4>输出低电位。
在感测模式的第四阶段T44，第二控制端OE输出的第二控制信号为高电平信号，第一晶体管M1和第二晶体管M2导通，从而第四行的级联输出端CR<4>输出的低电位写入保持节点H，以对保持节点H进行复位，复位控制端TRST的输出信号为高电平信号，第十九晶体管M19和第二十晶体管M20导通，上拉节点Q下拉至第二电源VGL1的电位即低电位，以对上拉节点Q进行复位。
由此，可实现输出用于显示和补偿的混合脉冲，并可实现随机感测，即在任意帧的显示模式对任意行像素进行补偿。
具体而言，在感测模式的第四阶段，第二控制端OE输出的第二控制信号和复位控制端TRST的输出信号均为高电平信号，从而第一晶体管M1、第二晶体管M2和第二十晶体管M20导通，以对所有行的保持节点H和上拉节点Q进行复位，接着，在显示模式时，可实现对任意像素行进行补偿。
根据本发明实施例提出的移位寄存器，显示控制模块分别与上拉节点、第一电源和第一控制端相连，显示控制模块用于在显示模式，在第一控制端的控制下将第一电源提供的电位写入上拉节点，级联输出模块与第二时钟端、上拉节点和级联输出端相连，级联输出模块用于在显示模式，根据上拉节点的电位和第二时钟端的第二时钟信号控制级联输出端输出级联控制信号，感测控制模块分别与上拉节点、级联输出端、第二控制端和第三控制端相连，感测控制模块用于在显示模式，根据第二控制端的第二控制信号和级联输出端的级联控制信号控制保持节点的电位，以及在感测模式，根据保持节点的电位和第三控制端的第三控制信号控制上拉节点的电位，第一输出模块与上拉节点、第一时钟端和第一输出端相连，第一输出模块用于在显示模式或感测模式，根据上拉节点的电位和第一时钟端的第一时钟信号控制第一输出端输出栅极驱动信号或感测驱动信号。由此，本发明实施例的移位寄存器可实现输出用于显示和补偿的混合脉冲，并可实现在任意帧的显示模式对任意行像素进行补偿，且该电路结构简单。
基于上述实施例的移位寄存器，本发明实施例还提出一种栅极驱动电路，包括多级前述的移位寄存器。
根据本发明实施例提出的栅极驱动电路，通过设置的多级移位寄存器，可实现输出用于显示和补偿的混合脉冲，并可实现在任意帧的显示模式对任意行像素进行补偿，且该电路结构简单。
基于上述实施例的栅极驱动电路，本发明实施例还提出一种显示面板，包括多级前述的栅极驱动电路。
根据本发明实施例提出的显示面板，通过设置的栅极驱动电路，可实现输出用于显示和补偿的混合脉冲，并可实现在任意帧的显示模式对任意行像素进行补偿，且该电路结构简单。
基于上述实施例的移位寄存器，本发明实施例还提出一种移位寄存器的驱动方法。
图7为根据本发明实施例的移位寄存器的驱动方法的流程示意图。如图7所示，本发明实施例的移位寄存器的驱动方法包括以下步骤：
S1，在显示模式，显示控制模块在第一控制端的控制下将第一电源提供的电位写入上拉节点，级联输出模块根据上拉节点的电位和第二时钟端的第二时钟信号控制级联输出端输出级联控制信号，第一输出模块根据上拉节点的电位和第一时钟端的第一时钟信号控制第一输出端输出栅极驱动信号，同时感测控制模块根据第二控制端的第二控制信号和级联输出端的级联控制信号控制保持节点的电位。
S2，在感测模式，感测控制模块根据保持节点的电位和第三控制端的第三控制信号控制上拉节点的电位，第一输出模块根据上拉节点的电位和第一时钟端的第一时钟信号控制第一输出端输出感测驱动信号。
需要说明的是，前述对移位寄存器实施例的解释说明也适用于本发明实施例的移位寄存器的驱动方法，此处不再赘述。
综上，根据本发明实施例提出的移位寄存器的驱动方法，在显示模式，显示控制模块在第一控制端的控制下将第一电源提供的电位写入上拉节点，级联输出模块根据上拉节点的电位和第二时钟端的第二时钟信号控制级联输出端输出级联控制信号，第一输出模块根据上拉节点的电位和第一时钟端的第一时钟信号控制第一输出端输出栅极驱动信号，同时感测控制模块根据第二控制端的第二控制信号和级联输出端的级联控制信号控制保持节点的电位，感测模式，感测控制模块根据保持节点的电位和第三控制端的第三控制信号控制上拉节点的电位，第一输出模块根据上拉节点的电位和第一时钟端的第一时钟信号控制第一输出端输出感测驱动信号。由此，本发明实施例的移位寄存器的驱动方法，可实现输出用于显示和补偿的混合脉冲，并可实现在任意帧的显示模式对任意行像素进行补偿，且该电路结构简单。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如，如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (14)

1.一种移位寄存器，其特征在于，包括：
显示控制模块，所述显示控制模块分别与上拉节点、第一电源和第一控制端相连，所述显示控制模块用于在显示模式，在所述第一控制端的控制下将所述第一电源提供的电位写入所述上拉节点；
级联输出模块，所述级联输出模块与第二时钟端、所述上拉节点和级联输出端相连，所述级联输出模块用于在所述显示模式，根据所述上拉节点的电位和所述第二时钟端的第二时钟信号控制所述级联输出端输出级联控制信号；
感测控制模块，所述感测控制模块分别与所述上拉节点、所述级联输出端、第二控制端和第三控制端相连，所述感测控制模块用于在所述显示模式，根据所述第二控制端的第二控制信号和所述级联输出端的级联控制信号控制保持节点的电位，以及在感测模式，根据所述保持节点的电位和所述第三控制端的第三控制信号控制所述上拉节点的电位；
第一输出模块，所述第一输出模块与所述上拉节点、第一时钟端和第一输出端相连，所述第一输出模块用于在所述显示模式或感测模式，根据所述上拉节点的电位和所述第一时钟端的第一时钟信号控制所述第一输出端输出栅极驱动信号或感测驱动信号；
其中，在所述感测模式下，当所述第二控制信号为高电平信号时，对所述保持节点的电位进行复位。
2.根据权利要求1所述的移位寄存器，其特征在于，所述感测控制模块包括：
感测输入单元，所述感测输入单元分别与所述级联输出端、所述保持节点和所述第二控制端相连，所述感测输入单元用于在所述显示模式，根据所述第二控制端的第二控制信号和所述级联输出端的级联控制信号控制所述保持节点的电位；
感测上拉单元，所述感测上拉单元分别与所述上拉节点、所述保持节点和所述第三控制端相连，所述感测上拉单元用于在所述感测模式，根据所述保持节点的电位和所述第三控制端的第三控制信号控制所述上拉节点的电位。
3.根据权利要求2所述的移位寄存器，其特征在于，所述感测输入单元包括：
第一晶体管，所述第一晶体管的第一极与所述级联输出端相连，所述第一晶体管的控制极与所述第二控制端相连；
第二晶体管，所述第二晶体管的第一极与所述第一晶体管的第二极相连，所述第二晶体管的第二极与所述保持节点相连，所述第二晶体管的控制极与所述第二控制端相连；
第一电容，所述第一电容的一端与所述保持节点相连，所述第一电容的另一端与第二电源相连。
4.根据权利要求2所述的移位寄存器，其特征在于，所述感测上拉单元用于在所述感测模式，在所述保持节点和所述第三控制端的控制下将所述第三控制端的电位写入所述上拉节点，所述感测上拉单元包括：
第三晶体管，所述第三晶体管的第一极与所述第三控制端相连，所述第三晶体管的控制极与所述保持节点相连；
第四晶体管，所述第四晶体管的第一极与所述第三晶体管的第二极相连，所述第四晶体管的控制极与所述第四晶体管的第一极相连；
第五晶体管，所述第五晶体管的第一极与所述第四晶体管的第二极相连，所述第五晶体管的控制极与所述第三控制端相连，所述第五晶体管的第二极与所述上拉节点相连。
5.根据权利要求2所述的移位寄存器，其特征在于，所述感测上拉单元用于在所述感测模式，在所述第三控制端的控制下将所述保持节点的电位写入所述上拉节点，所述感测上拉单元包括：
第三晶体管，所述第三晶体管的第一极与所述保持节点相连，所述第三晶体管的控制极与所述第三晶体管的第一极相连；
第四晶体管，所述第四晶体管的第一极与所述第三晶体管的第二极相连，所述第四晶体管的控制极与所述第三控制端相连；
第五晶体管，所述第五晶体管的第一极与所述第四晶体管的第二极相连，所述第五晶体管的控制极与所述第三控制端相连，所述第五晶体管的第二极与所述上拉节点相连。
6.根据权利要求3所述的移位寄存器，其特征在于，还包括第一保护单元，所述第一保护单元与所述保持节点相连以对所述保持节点进行漏电保护，其中，所述第一保护单元包括：
第六晶体管，所述第六晶体管的第一极与所述第一电源相连，所述第六晶体管的第二极与所述第二晶体管的第一极和所述第一晶体管的第二极相连，所述第六晶体管的控制极与所述保持节点相连。
7.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出模块包括：
第七晶体管，所述第七晶体管的第一极与所述第一时钟端相连，所述第七晶体管的第二极与所述第一输出端相连，所述第七晶体管的控制极与所述上拉节点相连；
第二电容，所述第二电容的一端与所述第七晶体管的控制极相连，所述第二电容的另一端与所述第七晶体管的第二极相连。
8.根据权利要求1所述的移位寄存器，其特征在于，所述级联输出模块包括：
第八晶体管，所述第八晶体管的第一极与所述第二时钟端相连，所述第八晶体管的第二极与所述级联输出端相连，所述第八晶体管的控制极与所述上拉节点相连。
9.根据权利要求2所述的移位寄存器，其特征在于，所述显示控制模块包括：
输入单元，所述输入单元分别与所述上拉节点、所述第一电源和所述第一控制端相连，所述输入单元用于在显示模式，在所述第一控制端的控制下将所述第一电源提供的电位写入所述上拉节点；
放电单元，所述放电单元分别与所述上拉节点、第二电源端和放电控制端相连，所述放电单元用于根据所述放电控制端的放电控制信号控制所述上拉节点对所述第二电源端放电；
下拉控制单元，所述下拉控制单元分别与所述上拉节点、下拉节点和第一电源相连，所述下拉控制单元用于在所述上拉节点的控制下，将所述第一电源的电位写入所述下拉节点；
第一下拉单元，所述第一下拉单元分别与所述下拉节点、所述上拉节点、所述级联输出端和第二电源相连，所述第一下拉单元用于在所述下拉节点的控制下，将所述上拉节点和所述级联输出端下拉至所述第二电源的电位；
第二下拉单元，所述第二下拉单元分别与所述下拉节点、所述第一输出端和第二电源相连，所述第二下拉单元用于在所述下拉节点的控制下，将所述第一输出端下拉至所述第二电源的电位；
复位单元，所述复位单元分别与所述复位控制端、所述上拉节点和所述第二电源相连，所述复位单元用于在所述复位控制端的控制下，将所述上拉节点下拉至所述第二电源的电位。
10.根据权利要求9所述的移位寄存器，其特征在于，所述显示控制模块还包括第二保护单元，所述第二保护单元与所述上拉节点相连以对所述上拉节点进行漏电保护，其中，所述第二保护单元包括：
第九晶体管，所述第九晶体管的第一极与所述第一电源相连，所述第九晶体管的第二极与所述感测上拉单元、所述放电单元、所述第一下拉单元和所述复位单元相连，所述第九晶体管的控制极与所述上拉节点相连。
11.根据权利要求9所述的移位寄存器，其特征在于，所述第一控制端连接前两级移位寄存器的级联输出端，所述放电控制端连接后三级移位寄存器的级联输出端。
12.一种栅极驱动电路，其特征在于，包括多级如权利要求1-11中任一项所述移位寄存器。
13.一种显示面板，其特征在于，包括多级如权利要求12所述栅极驱动电路。
14.一种移位寄存器的驱动方法，其特征在于，包括以下步骤：
在显示模式，显示控制模块在第一控制端的控制下将第一电源提供的电位写入上拉节点，级联输出模块根据所述上拉节点的电位和第二时钟端的第二时钟信号控制所述级联输出端输出级联控制信号，第一输出模块根据所述上拉节点的电位和第一时钟端的第一时钟信号控制第一输出端输出栅极驱动信号，同时感测控制模块根据第二控制端的第二控制信号和所述级联输出端的级联控制信号控制保持节点的电位；
在感测模式，所述感测控制模块根据所述保持节点的电位和第三控制端的第三控制信号控制所述上拉节点的电位，所述第一输出模块根据所述上拉节点的电位和所述第一时钟端的第一时钟信号控制所述第一输出端输出感测驱动信号；
其中，在所述感测模式下，当所述第二控制信号为高电平信号时，对所述保持节点的电位进行复位。
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