CN101645308B - 包括多个级电路单元的移位寄存器 - Google Patents

Abstract

本发明涉及一种包括多个级电路单元的移位寄存器，其中各个级电路单元包括脉冲输出模块、复位模块、第一下拉模块与第二下拉模块，各个级电路单元接收频率相同电平相反的第一时钟信号和第二时钟信号，当级电路单元的输入信号为低电平时，第一下拉模块根据第一时钟信号的高电平信号用于向脉冲输出模块的状态输入端和信号输出端输出低电平信号；当级电路单元的输入信号为低电平时，第二下拉模块根据第二时钟信号的高电平信号用于向脉冲输出模块的状态输入端和信号输出端输出低电平信号。本发明移位寄存器通过使第一下拉模块和第二下拉模块，交替地向脉冲输出模块的状态输入端和信号输出端输出低电平，从而克服了现有技术的缺陷。

Description

包括多个级电路单元的移位寄存器

技术领域

本发明涉及移位寄存器领域，特别涉及移位寄存器及使用该移位寄存器的驱动器，还涉及用于液晶显示装置的移位寄存器及驱动器。 

背景技术

移位寄存器是一种常见的半导体器件，经常使用在各种电子产品中，如液晶显示装置(Liquid Crystal Display，以下简称为LCD)等。液晶显示装置中的移位寄存器是n级(n-stage)移位寄存器，如果该n级移位寄存器用于栅线驱动器时，n大于或等于液晶显示装置的栅线的数量；如果该n级移位寄存器用于数据线驱动器时，n大于或等于液晶显示装置的数据线的数量。n级移位寄存器中的每一级都是一个能够存储二进制代码的电路，并且将该电路称为级电路单元(stage circuit unit)。 

在液晶显示装置的栅线驱动器中，每一个栅线与移位寄存器的一个级电路单元对应连接。液晶显示装置在工作时，移位寄存器向面板(panel)输出扫描信号，具体为：在时钟信号的控制下，与每一个栅线对应连接的级电路单元依次向面板输出扫描信号。 

液晶显示装置工作时，级电路单元分为两个状态，具体为：当前级电路单元接收STV信号到接收复位信号的状态称为有效(enable)状态，其余的时序，即当前级电路单元接收复位信号之后到接收STV信号之前的状态称为无效(disable)状态。在每一帧的扫描信号中，对于一个级电路单元来讲，除状态为有效之外，所有时间内若浮动(floating)输出(output)端，则在面板上相邻的两个栅线之间的连接处会产生噪音(noise)电压，有可能导致不能维持无效状态，即有可能导致电路错误。 

为了防止上述缺陷，在级电路单元内设置下拉模块，当状态为无效时通过启动下拉模块，向面板的栅线输入Voff电压。现有的下拉模块由两个薄膜晶体管(Thin Film Transistor，简称为TFT)构成。对具有下拉模块的移位寄存器进行观察，结果如下： 

当级电路单元的状态为无效时，所述下拉模块的栅极施加有设定的直流电压(Direct Current Voltage，简称DC电压)，接着经过所述下拉模块的Voff电压施加到面板的栅线上。所以，位于下拉模块的两个TFT的栅极分别持续地施加有Von电压，源极持续地施加有Voff电压，最终恶化了栅极偏压(gatebias stress)，使得TFT的栅极门限电压(gate threshold voltage)上升，并有可能引起电路错误的缺陷。 

图1为现有的具有下拉模块的级电路单元结构示意图。如图1所示，其结构具体如下： 

UN为上拉节点(pull-up node)；DN为下拉节点(pull-down node)；M1为利用自举效应(bootstrap effect)向面板的栅线施加增幅过的Von电压的TFT；M4和M2为当级电路单元的状态为无效时，向面板的栅线施加Voff电压的TFT，并且M4和M2构成了下拉模块；M3为当STV信号或前端级电路单元的输出信号为高电平时，将Von电压施加到上拉节点的TFT；M5为当复位信号为高电平时，将Voff电压施加到上拉节点；M6为当级电路单元的状态为无效时，经过下拉节点，将Von电压施加到下拉模块的TFT；M7为当STV信号或前端级电路单元的输出信号为高电平时，经过下拉节点，将Voff电压施加到下拉模块的TFT。 

图1所示的级电路单元的工作流程如下： 

当级电路单元为无效状态时，Von信号通过M6传输到下拉节点DN，然后通过下拉节点DN开启M2和M4，使得Voff信号通过M2和M4分别传输到GOUT(N)和上拉节点UN。此时，上拉节点UN处于低电平状态，因此M1处于关闭状态，并且时钟信号也不能通过，即级电路单元输出Voff信号。 

当级电路单元为有效状态时，具体为：当STV信号或者前端级电路单元的输出信号为高电平、时钟信号为低电平时，STV信号或者前端级电路单元的输出信号开启M3，一方面，使得Von信号传输到M7的栅极，并开启M7，使得下拉节点DN放电，从而关闭M2和M4；另一方面，使得Von信号传输到上拉节点UN，并开启M1和充电自举电容C。紧接着，当STV信号或者前端级电路单元的输出信号为低电平、时钟信号为高电平时，已被充电的自举电容C开始放电，使得上拉节点UN依然能维持高电平，即M1和M7依然处于开启状态。此时，处于开启状态的M7将Voff信号传输到下拉节点DN，使得M4和M2维持关闭状态，进而防止Voff信号通过M4和M2；此时，时钟信号的高电平信号通过处于开启状态的M1，最终使得级电路单元输出扫描信号GOUT(n)。 

当级电路单元为有效状态时，具体为：当复位信号为高电平、时钟信号为低电平时，M5被开启；此时，一方面Voff信号通过M5传输到上拉节点UN，使得M1被关闭；另一方面Voff信号通过M5传输到M7的栅极，使得M7被关闭，使得经过M6的Von信号传输到下拉节点DN，使得级电路单元输出Voff信号。 

现有的级电路单元，为了输出Voff直流电压，需要长时间地开启M2和M4，具体为：刷新频率不变的前提下，如果依次连接的级电路单元的数量越多，则在每一帧内开启M2和M4的时间越长；级电路单元的数量不变的前提下，如果依次连接的级电路单元的刷新频率越低，则在每一帧内开启M2和M4的时间越长。M2和M4的栅极长时间施加有Von电压，同时M2和M4的源极施加有Voff电压，这样容易导致TFT的栅极门限电压(gate thresholdvoltage)上升，使得级电路单元不能在Von电压下被开启，进而级电路单元容易出现电路错误。 

发明内容 

本发明的目的是为了提供一种包括多个级电路单元的移位寄存器，克服现有技术中下拉模块的性能不稳定而导致电路错误的缺陷，实现了性能稳定的级电路单元及驱动器。 

为实现上述目的，本发明提供了一种包括多个级电路单元的移位寄存器，其中，所述各个级电路单元包括脉冲输出模块、复位模块、第一下拉模块与第二下拉模块，所述各个级电路单元接收频率相同电平相反的第一时钟信号和第二时钟信号，当所述级电路单元的输入信号为低电平时，所述第一下拉模块根据第一时钟信号的高电平信号用于向脉冲输出模块的状态输入端和信号输出端输出低电平信号；当所述级电路单元的输入信号为低电平时，所述第二下拉模块根据第二时钟信号的高电平信号用于向脉冲输出模块的状态输入端和信号输出端输出低电平信号。 

其中，所述第一下拉模块包括：第一薄膜晶体管，当所述第一时钟信号为高电平时，用于输出高电平；第二薄膜晶体管，当所述第一薄膜晶体管输出高电平时，用于向所述脉冲输出模块的状态输入端输出低电平；以及第三薄膜晶体管，当所述第一薄膜晶体管输出高电平时，用于向所述脉冲输出模块的信号输出端输出低电平。 

其中，所述第一下拉模块还包括：第四薄膜晶体管，当所述第一时钟信号为高电平时，用于向所述第一薄膜晶体管的栅极输出高电平；以及第五薄膜晶体管，当所述第二时钟信号为高电平时，用于向所述第一薄膜晶体管的栅极输出低电平。 

其中，所述第二下拉模块包括：第六薄膜晶体管，当所述第二时钟信号为高电平时，用于向所述脉冲输出模块的状态输入端输出低电平；以及第七薄膜晶体管，当所述第二时钟信号为高电平时，用于向所述脉冲输出模块的信号输出端输出低电平。 

其中，所述级电路单元的输入信号具体为：前端级电路单元的输出信号或者STV信号。 

其中，所述脉冲输出模块包括：第八薄膜晶体管，当所述脉冲输出模块的状态输入端为高电平时，用于向输出所述第一时钟信号；以及电容，用于根据所述脉冲输出模块的状态输入端和信号输出端之间的电位差充电或放电。 

其中，所述复位模块包括：第九薄膜晶体管，当复位信号为高电平时，用于向所述脉冲输出模块的信号输出端输出低电平；以及第十薄膜晶体管，当所述复位信号为高电平时，用于向所述脉冲输出模块的状态输入端输出低电平。 

其中，还包括触发模块，当所述级电路单元的输入信号为高电平时，用于向所述脉冲输出模块的状态输入端输出高电平。 

其中，所述触发模块具体为第十一薄膜晶体管。 

其中，所述触发模块还包括第十二薄膜晶体管，用于根据所述第十一薄膜晶体管的高电平信号向所述第一下拉模块输出低电平。 

其中，还包括第十三薄膜晶体管，当第二时钟信号为高电平时，用于所述第一下拉模块输出低电平。 

为实现上述目的，本发明还提供了一种包括多个级电路单元的移位寄存器，其中，各个级电路单元包括：第一薄膜晶体管，其栅极和源极分别与第一时钟信号连接，其漏极与下拉节点连接；第二薄膜晶体管，其栅极与所述下拉节点连接，其源极与低电平信号连接，其漏极与上拉节点连接；第三薄膜晶体管，其栅极与所述下拉节点连接，其源极与所述低电平信号连接，其漏极与所述级电路单元的输出端连接；第六薄膜晶体管，其栅极与第二时钟信号连接，其源极与所述级电路单元的输入信号连接，其漏极与所述上拉节点连接；第七薄膜晶体管，其栅极与第二时钟信号连接，其源极与所述低电平信号连接，其漏极与所述级电路单元的输出端连接；第八薄膜晶体管，其栅极与所述上拉节点连接，其源极与所述第一时钟信号连接，其漏极与所述级电路单元的输出端连接；第九薄膜晶体管，其栅极与复位信号连接，其源 极与所述低电平信号连接，其漏极与所述级电路单元的输出端连接；第十薄膜晶体管，其栅极与所述复位信号连接，其源极与所述低电平信号连接，其漏极与所述上拉节点连接；第十一薄膜晶体管，其栅极和源极分别与所述级电路单元的输入信号连接，其漏极与所述上拉节点连接；第十二薄膜晶体管，其栅极与所述上拉节点连接，其源极与所述低电平信号连接，其漏极与下拉节点连接；以及电容，其一端与所述上拉节点连接，其另一端与所述级电路单元的输出端连接。 

其中，还包括：第四薄膜晶体管，其栅极和源极分别与所述第一时钟信号连接，其漏极与所述第一薄膜晶体管的栅极连接；以及第五薄膜晶体管，其栅极与所述第二时钟信号连接，其源极与所述低电平信号连接，其漏极与所述第一薄膜晶体管的栅极连接。 

其中，还包括第十三薄膜晶体管，其栅极与所述第二时钟信号连接，其源极与所述低电平信号连接，其漏极与所述下拉节点连接。 

本发明移位寄存器，在级电路单元为无效状态时，通过使第一下拉模块和第二下拉模块交替地向脉冲输出模块的状态输入端和信号输出端输出低电平，从而克服了现有的级电路单元中位于下拉模块的TFT的出现栅极门限电压上升的现象而导致的电路错误。另外，通过交替地使用第一下拉模块和第二下拉模块，从而有效地降低了每个部件的工作时间，并且最大限度地防止了TFT的栅极门限电压的上升，因此不仅延长了部件的使用寿命，而且也提高了部件的稳定性，从而有效地保障了移位寄存器的稳定性。 

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。 

附图说明

图1为现有的具有下拉TFT的级电路单元结构示意图； 

图2a为本发明实施例一的结构示意图； 

图2b为本发明实施例一中第一下拉模块的一种结构示意图； 

图2c为本发明实施例一中第二下拉模块的结构示意图； 

图2d为本发明实施例一中第一下拉模块的另一种结构示意图； 

图2e为本发明实施例一中脉冲输出模块的结构示意图； 

图2f为本发明实施例一中触发模块的一种结构示意图； 

图2g为本发明实施例一中触发模块的另一种结构示意图； 

图2h为本发明实施例一中复位模块的结构示意图； 

图2i为本发明实施例一中第一下拉模块的另一种连接关系示意图； 

图2j为本发明实施例一的一种具体结构示意图； 

图2k为图2i中上拉节点，输出端和下拉节点的仿真试验时序图； 

图21为本发明实施例一中输入信号，第一时钟信号，第二时钟信号，输出端和复位信号的理想状态下的时序图； 

图3为本发明实施例二的结构示意图； 

图4为本发明实施例三的结构示意图。 

具体实施方式

实施例一 

图2a为本发明实施例一的结构示意图，如图2a所示，本发明的移位寄存器包括了多个级电路单元，其中每个级电路单元至少包括：脉冲输出模块、复位模块、第一下拉模块和第二下拉模块，其中，当所述级电路单元的输入信号为低电平时，即当所述级电路单元处于无效状态时，所述第一下拉模块根据第一时钟信号的高电平信号向脉冲输出模块的状态输入端和信号输出端输出低电平信号；当所述级电路单元的输入信号为低电平时，即当所述级电路单元处于无效状态时，所述第二下拉模块根据第二时钟信号的高电平信号向脉冲输出模块的状态输入端和信号输出端输出低电平信号。在这里第一时钟信号和第二时钟信号是高电平和低电平相反的时钟信号。 

本实施例的移位寄存器，在级电路单元为无效状态时，通过使第一下拉 模块和第二下拉模块交替地向脉冲输出模块的状态输入端和信号输出端输出低电平，从而克服了现有的级电路单元中位于下拉模块的TFT的出现栅极门限电压上升的现象而导致的电路错误。另外，通过交替地使用第一下拉模块和第二下拉模块，从而有效地降低了每个部件的工作时间，并且最大限度地防止了TFT的栅极门限电压的上升，因此不仅延长了部件的使用寿命，而且也提高了部件的稳定性，从而有效地保障了移位寄存器的稳定性。 

图2b为本发明实施例一中第一下拉模块的一种结构示意图，如图2b所示，第一下拉模块包括：第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3，具体为： 

第一薄膜晶体管T1的栅极和源极分别与第一时钟信号连接、其漏极同时与所述第二薄膜晶体管T2的栅极和第三薄膜晶体管T3的栅极连接； 

第二薄膜晶体管T2的源极与低电平信号连接(在实际产品中该低电平信号可以是接地信号或者负电压信号)、漏极与所述脉冲输出模块的状态输入端(相当于图2b中的上拉节点UN)连接； 

第三薄膜晶体管T3的源极与低电平信号连接、漏极与脉冲输出模块的信号输出端GOUT(n)连接。 

图2c为本发明实施例一中第二下拉模块的结构示意图，如图2c所示，第二下拉模块包括：第六薄膜晶体管T6和第七薄膜晶体管T7，具体为：第六薄膜晶体管T6的栅极与第二时钟信号连接、源极与所述级电路单元的输入信号连接、漏极与所述脉冲输出模块的状态输入端(相当于图2c中的上拉节点UN)连接；第七薄膜晶体管T7的栅极与所述第二时钟信号连接、源极与低电平信号连接、漏极与所述脉冲输出模块的信号输出端GOUT(n)连接。在这里，级电路单元的输入信号是前端级电路单元的输出信号或者STV信号。 

在本实施例中，级电路单元为无效状态时，具体为：输入到级电路单元里的STV信号或者GOUT(n-1)信号为低电平、复位信号为低电平时，即后端级电路单元输出的信号为低电平，第一下拉模块和第二下拉模块的具体工 作流程如下： 

首先，当第一时钟信号为高电平、第二时钟信号为低电平时，高电平信号经过第一薄膜晶体管T1之后，开启第二薄膜晶体管T2和第三薄膜晶体管T3。此时，与第二薄膜晶体管T2的源极连接的低电平信号和第三薄膜晶体管T3的源极连接的低电平信号分别被传输到上拉节点UN和脉冲输出模块的信号输出端GOUT(n)，使得级电路单元输出低电平。与此同时，由于第二时钟信号为低电平，所以第二下拉模块处于闲置状态。 

其次，当第一时钟信号为低电平、第二时钟信号为高电平时，第二时钟信号直接开启第六薄膜晶体管T6和第七薄膜晶体管T7。此时与第六薄膜晶体管T6的源极连接的STV信号或者GOUT(n-1)信号被传输到上拉节点UN，与第七薄膜晶体管T7的源极连接的低电平信号被传输到脉冲输出模块的信号输出端GOUT(n)，使得级电路单元输出低电平。与此同时，由于第一时钟信号为低电平，所以第一下拉模块处于闲置状态。 

本发明实施例通过使第一下拉模块和第二下拉模块交替地维持级电路单元的输出电压的方法，有效地降低了每个部件的工作时间，从而不仅能够有效地延长每个部件的使用寿命，而且也能够提高每个部件稳定性。 

图2d为本发明实施例一中第一下拉模块的另一种结构示意图，如图2d所示，第一下拉模块包括：第四薄膜晶体管T4、第五薄膜晶体管T5、第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3，具体为：第四薄膜晶体管T4的栅极和源极分别与第一时钟信号连接，其漏极与第一薄膜晶体管T1的栅极连接；第五薄膜晶体管T5的栅极与第二时钟信号连接，其源极与低电平信号连接，其漏极与第一薄膜晶体管T1的栅极连接；第一薄膜晶体管T1的栅极与第一时钟信号连接，其源极分别与第四薄膜晶体管T4的漏极和第五薄膜晶体管T5的漏极连接，其漏极同时与所述第二薄膜晶体管T2的栅极和第一薄膜晶体管T1的栅极连接；第二薄膜晶体管T2的源极与低电平信号连接(在实际产品中该低电平信号可以是接地信号或者负电压信号)，其 漏极与所述脉冲输出模块的状态输入端(相当于图2d中的上拉节点UN)连接；第三薄膜晶体管T3的源极与低电平信号连接，其漏极与脉冲输出模块的信号输出端GOUT(n)连接。 

本实施例提供的第一下拉模块，通过增加第四薄膜晶体管T4和第五薄膜晶体管T5，进一步提高了该模块的稳定性。具体为：当第一时钟信号为高电平、第二时钟信号为低电平时，第一时钟信号经过第六T4之后传输到第一薄膜晶体管T1的栅极，并开启第一薄膜晶体管T1。当第一时钟信号为低电平、第二时钟信号为高电平时，第二时钟信号开启第五薄膜晶体管T5，使得第一薄膜晶体管T1的栅极通过第五薄膜晶体管T5进行放电，使得第五薄膜晶体管T5被关闭，从而提高了第一薄膜晶体管T1的稳定性，并提高了级电路单元的稳定性。 

图2e为本发明实施例一中脉冲输出模块的结构示意图，如图2e所示，脉冲输出模块包括：第八薄膜晶体管T8和电容C，具体为： 

第八薄膜晶体管T8的栅极与状态输入端连接(相当于图2e中上拉节点UN)、源极与第一时钟信号连接、漏极与信号输出端GOUT(n)连接； 

电容C的一端与状态输入端连接(相当于图2e中上拉节点UN)、另一端与信号输出端GOUT(n)连接。 

图2f为本发明实施例一中触发模块的一种结构示意图，如图2f所示，触发模块，用于根据所述级电路单元的输入信号向所述脉冲输出模块的状态输入端输出启动信号。触发模块包括第十一薄膜晶体管T11，具体为：第十一薄膜晶体管T11的栅极和源极分别与级电路单元的输入信号连接，即与前端级电路单元的输出信号GOUT(n-1)或者STV信号连接，其漏极与脉冲输出模块的状态输入端(相当于图2f中上拉节点UN)连接。 

在这里，级电路单元的输入信号为高电平时，第十一薄膜晶体管T11被开启，使得高电平信号经过第十一薄膜晶体管T11之后，被传输到上拉节点UN。然后上拉节点UN的高电平信号传输到脉冲输出模块，并且开启第八薄 膜晶体管T8，同时向电容C充电，使得在下一个时隙里电容C维持第八薄膜晶体管T8的开启状态，并输出第一时钟信号的高电平。 

图2g为本发明实施例一中触发模块的另一种结构示意图，如图2g所示，触发模块包括第十一薄膜晶体管T11和第十二薄膜晶体管T12，具体为： 

第十一薄膜晶体管T11的栅极和源极分别与级电路单元的输入信号连接，即与前端级电路单元的输出信号GOUT(n-1)或者STV信号连接，其漏极与脉冲输出模块的状态输入端(相当于图2g中上拉节点UN)连接，同时其漏极还与第十二薄膜晶体管T12的栅极连接；第十二薄膜晶体管T12的栅极与第十一薄膜晶体管T11的漏极连接，其源极与低电平信号连接，其漏极与第一下拉模块连接。进一步的，第十二薄膜晶体管T12的漏极与第一下拉模块中第二薄膜晶体管T2的栅极和第三薄膜晶体管T3的栅极连接。 

本实施例提供的触发模块，通过第十二薄膜晶体管T12，进一步提高了级电路单元的稳定性。具体为：当级电路单元的输入信号为高电平时，通过第十一薄膜晶体管T11开启第十二薄膜晶体管T12，使得低电平信号传输到第二薄膜晶体管T2的栅极和第三薄膜晶体管T3的栅极，使得第二薄膜晶体管T2和第三薄膜晶体管T3迅速地被关闭，防止低电平信号通过第二薄膜晶体管T2和第三薄膜晶体管T3传输到触发模块，从而降低了级电路单元出错的可能性，并提高了移位寄存器的稳定性。 

图2h为本发明实施例一中复位模块的结构示意图，如图2h所示，复位模块包括第九薄膜晶体管T9和第十薄膜晶体管T10，具体为： 

第九薄膜晶体管T9的栅极与复位信号GOUT(n+1)连接，即与后端级电路单元的输出信号连接，其源极与低电平信号连接，其漏极与脉冲输出模块的信号输出端GOUT(n)连接； 

第十薄膜晶体管T10的栅极与复位信号GOUT(n+1)连接，其源极与所述低电平信号连接，其漏极与脉冲输出模块的状态输入端(相当于图2h中上拉节点UN)连接。 

本实施例提供的复位模块，在级电路单元从有效状态进入无效状态时，根据后端的级电路单元的输出信号开启第九薄膜晶体管T9和第十薄膜晶体管T10，使得低电平信号通过第九薄膜晶体管T9传输到脉冲输出模块的信号输出端GOUT(n)，同时通过第十薄膜晶体管T10传输到脉冲输出模块的状态输入端，从而使得级电路单元从有效状态迅速地进入无效状态，并输出低电平信号。 

图2i为本发明实施例一中第一下拉模块的另一种连接关系示意图，如图2i所示，具体为：第十三薄膜晶体管T13的栅极与第二时钟信号连接，其源极与低电平信号连接，其漏极与第一下拉模块连接，具体为：第十三薄膜晶体管T13的漏极分别与第二薄膜晶体管T2的栅极和第三薄膜晶体管T3的栅极连接。 

当级电路单元的输入信号传输到上拉节点时，若第二薄膜晶体管T2不能根据第一时钟信号及时地被关闭，则有可能导致级电路单元的输入信号不能准确地传输到上拉节点，并有可能引发电路错误。本实施例提供的第一下拉模块的另一种连接方式，可以通过第十三薄膜晶体管T13，将低电平信号传输到第二薄膜晶体管T2的栅极和第三薄膜晶体管T3的栅极，使得第二薄膜晶体管T2的栅极和第三薄膜晶体管T3的栅极迅速地放电，并进入关闭状态，从而可以提高第一下拉模块的稳定性，进而可能提高级电路单元的稳定性。 

图2j为本发明实施例一的一种具体结构示意图，如图2j所示，级电路单元具体为：第十一薄膜晶体管T11，其栅极和源极分别与级电路单元的输入信号(可以是STV信号，也可以是前端级电路单元的输出信号)连接，其漏极与上拉节点UN连接；第十二薄膜晶体管T12，其栅极与上拉节点UN连接，其源极与低电平信号连接，其漏极与下拉节点DN连接；第六薄膜晶体管T6，其栅极与第二时钟信号连接，其源极与级电路单元的输入信号连接，其漏极与下拉节点连接DN；第二薄膜晶体管T2，其栅极与下拉节点DN连接，其源极与低电平信号连接，其漏极与上拉节点UN连接；第七薄膜晶体管T7， 其栅极与第一时钟信号连接，其源极与低电平信号连接，其漏极与级电路单元的输出端GOUT(n)连接；第四薄膜晶体管T4，其栅极和源极分别与第一时钟信号连接，其漏极与第一薄膜晶体管T1的栅极连接；第五薄膜晶体管T5，其栅极与第二时钟信号连接，其源极与低电平信号连接，其漏极与第一薄膜晶体管T1的栅极连接；第一薄膜晶体管T1，其栅极与第四薄膜晶体管T4的漏极连接，其源极与第二时钟信号连接，其漏极与下拉节点DN连接；第十三薄膜晶体管T13，其栅极与第二时钟信号连接，其源极与低电平信号连接，其漏极与下拉节点DN连接；第三薄膜晶体管T3，其栅极与下拉节点DN连接，其源极与低电平信号连接，其漏极与级电路单元的输出端GOUT(n)连接；第九薄膜晶体管T9，其栅极与复位信号GOUT(n-1)连接，其源极与低电平信号连接，其漏极与级电路单元的输出端GOUT(n)连接；第十薄膜晶体管T10，其栅极与复位信号GOUT(n-1)连接，其源极与低电平信号连接，其漏极与上拉节点UN连接；第八薄膜晶体管T8，其栅极与上拉节点UN连接，其源极与第一时钟信号连接，其漏极与级电路单元的输出端GOUT(n)连接；电容C，其一端与上拉节点UN连接，其另一端与级电路单元的输出端GOUT(n)连接。 

图2k为图2i中上拉节点，输出端和下拉节点的仿真试验时序图。图2l为本发明实施例一中输入信号，第一时钟信号，第二时钟信号，输出端和复位信号的理想状态下的时序图。如图2k和图2l所示，当级电路单元进入无效状态之后，第一时钟信号为高电平、第二时钟信号为低电平时，第一时钟信号开启第四薄膜晶体管T4和第一薄膜晶体管T1，将高电平信号传输到下拉节点DN。此时下拉节点DN将第二薄膜晶体管T2和第三薄膜晶体管T3开启，将低电平信号分别传输到上拉节点UN和级电路单元的输出端，最终将低电平信号输出。 

如图2k和图2l所示，级电路单元为无效状态，第一时钟信号为低电平、第二时钟信号为高电平时，第二时钟信号开启第六薄膜晶体管T6和第七薄膜 晶体管T7。此时，由于级电路单元为无效状态，因此级电路单元的输入信号也是低电平信号。第六薄膜晶体管T6将低电平信号传输到上拉节点UN，使得上拉节点UN维持低电平；同时第七薄膜晶体管T7将低电平信号传输到级电路单元的输出端，从而最终将低电平信号输出。 

本实施例公开的级电路单元，通过四个薄膜晶体管(第二薄膜晶体管T2，第三薄膜晶体管T3，第六薄膜晶体管T6和第七薄膜晶体管T7)交替地将低电平信号传输到上拉节点和级电路单元的输出端，并维持级电路单元的低电平信号，从而防止了现有技术中设定的薄膜晶体管长时间处于开启状态而导致的栅极门限电压上升。因此保证了移位寄存器能够正常地工作，即提高了移位寄存器的稳定性。 

实施例二 

图3为本发明实施例二的结构示意图，如图3所示，本发明的移位寄存器包括了多个级电路单元，其中该级电路单元具体包括：第十一薄膜晶体管T11，其栅极和源极分别与级电路单元的输入信号(可以是STV信号，也可以是前端级电路单元的输出信号)连接，其漏极与上拉节点UN连接；第十二薄膜晶体管T12，其栅极与上拉节点UN连接，其源极与低电平信号连接，其漏极与下拉节点DN连接；第六薄膜晶体管T6，其栅极与第二时钟信号连接，其源极与级电路单元的输入信号连接，其漏极与下拉节点连接DN；第二薄膜晶体管T2，其栅极与下拉节点DN连接，其源极与低电平信号连接，其漏极与上拉节点UN连接；第七薄膜晶体管T7，其栅极与第一时钟信号连接，其源极与低电平信号连接，其漏极与级电路单元的输出端GOUT(n)连接；第一薄膜晶体管T1，其栅极和源极与第二时钟信号连接，其漏极与下拉节点DN连接；第十三薄膜晶体管T13，其栅极与第二时钟信号连接，其源极与低电平信号连接，其漏极与下拉节点DN连接；第三薄膜晶体管T3，其栅极与下拉节点DN连接，其源极与低电平信号连接，其漏极与级电路单元的输出端GOUT(n)连接；第九薄膜晶体管T9，其栅极与复位信号GOUT(n-1) 连接，其源极与低电平信号连接，其漏极与级电路单元的输出端GOUT(n)连接；第十薄膜晶体管T10，其栅极与复位信号GOUT(n-1)连接，其源极与低电平信号连接，其漏极与上拉节点UN连接；第八薄膜晶体管T8，其栅极与上拉节点UN连接，其源极与第一时钟信号连接，其漏极与级电路单元的输出端GOUT(n)连接；电容C，其一端与上拉节点UN连接，其另一端与级电路单元的输出端GOUT(n)连接。 

本实施例的级电路单元，在第一时钟信号为高电平、第二时钟信号为低电平时，通过第一薄膜晶体管T1将高电平信号传输到下拉节点DN，使得级电路单元输出低电平信号；在第一时钟信号为低电平、第二时钟信号为高电平时，通过第六薄膜晶体管T6和第三薄膜晶体管T3，使得级电路单元输出低电平信号。从而实现了用4个薄膜晶体管交替地维持级电路单元的低电平信号，从而克服了现有技术中下拉薄膜晶体管性能不稳定而引起的缺陷，并提高了级电路单元的稳定性，进而提高了移位寄存器的稳定性。 

图4为本发明实施例三的结构示意图，如图4所示，本实施例的驱动器利用了多个在实施例一和实施例二公开的级电路单元，其具体结构如下： 

每个级电路单元具有第一时钟信号输入接口A和第二时钟信号输入接口B，每两个相邻的级电路单元中位于前端的级电路单元的输出信号当作输入信号与位于后端的级电路单元的输入端连接；位于后端的级电路单元的输出信号当作复位信号与位于前端的级电路单元的复位信号输入端连接；与奇数行对应的级电路单元的第一时钟信号输入接口A与第一计时器连接、第二时钟信号输入接口B与第二计时器连接；与偶数行对应的级电路单元的第一时钟信号输入接口A与第二计时器连接、第二时钟信号输入接口B与第一计时器连接。 

本实施例中每个级电路单元的工作原理与实施例一和实施例二中级电路单元的工作原理相同，因此在这里不再一一赘述。 

本实施例由于使用了性能稳定的级电路单元，从而保证了该驱动器具有 稳定的性能。并且本实施例公开的驱动器应用于在液晶显示装置时，能够提高液晶显示装置的质量。在本实施例中，虽然以液晶显示装置为例说明了驱动器的应用环境，但是本领域普通技术人员应当理解该实施例并不是对驱动器的应用环境的限制。因此在这里对驱动器的具体应用环境不再一一举例说明。 

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。 

Claims (14)

1.一种包括多个级电路单元的移位寄存器，其特征在于：

所述各个级电路单元包括脉冲输出模块、复位模块、第一下拉模块与第二下拉模块，

所述各个级电路单元接收频率相同电平相反的第一时钟信号和第二时钟信号，

当所述级电路单元的输入信号为低电平时，所述第一下拉模块根据第一时钟信号的高电平信号用于向脉冲输出模块的状态输入端和信号输出端输出低电平信号；当所述级电路单元的输入信号为低电平时，所述第二下拉模块根据第二时钟信号的高电平信号用于向脉冲输出模块的状态输入端和信号输出端输出低电平信号。

2.根据权利要求1所述的移位寄存器，其特征在于所述第一下拉模块包括：

第一薄膜晶体管，当所述第一时钟信号为高电平时，用于输出高电平；

第二薄膜晶体管，当所述第一薄膜晶体管输出高电平时，用于向所述脉冲输出模块的状态输入端输出低电平；以及

第三薄膜晶体管，当所述第一薄膜晶体管输出高电平时，用于向所述脉冲输出模块的信号输出端输出低电平。

3.根据权利要求2所述的移位寄存器，其特征在于所述第一下拉模块还包括：

第四薄膜晶体管，当所述第一时钟信号为高电平时，用于向所述第一薄膜晶体管的栅极输出高电平；以及

第五薄膜晶体管，当所述第二时钟信号为高电平时，用于向所述第一薄膜晶体管的栅极输出低电平。

4.根据权利要求1所述的移位寄存器，其特征在于所述第二下拉模块包括： 

第六薄膜晶体管，当所述第二时钟信号为高电平时，用于向所述脉冲输出模块的状态输入端输出低电平；以及

第七薄膜晶体管，当所述第二时钟信号为高电平时，用于向所述脉冲输出模块的信号输出端输出低电平。

5.根据权利要求4所述的移位寄存器，其特征在于所述级电路单元的输入信号具体为：前端级电路单元的输出信号或者STV信号。

6.根据权利要求1～5所述的任一移位寄存器，其特征在于所述脉冲输出模块包括：

第八薄膜晶体管，当所述脉冲输出模块的状态输入端为高电平时，用于向输出所述第一时钟信号；以及

电容，用于根据所述脉冲输出模块的状态输入端和信号输出端之间的电位差充电或放电。

7.根据权利要求1～5所述的任一移位寄存器，其特征在于所述复位模块包括：

第九薄膜晶体管，当复位信号为高电平时，用于向所述脉冲输出模块的信号输出端输出低电平；以及

第十薄膜晶体管，当所述复位信号为高电平时，用于向所述脉冲输出模块的状态输入端输出低电平。

8.根据权利要求1～5所述的任一移位寄存器，其特征在于还包括触发模块，当所述级电路单元的输入信号为高电平时，用于向所述脉冲输出模块的状态输入端输出高电平。

9.根据权利要求8所述的移位寄存器，其特征在于所述触发模块具体为第十一薄膜晶体管。

10.根据权利要求9所述的移位寄存器，其特征在于所述触发模块还包括第十二薄膜晶体管，用于根据所述第十一薄膜晶体管的高电平信号向所述第一下拉模块输出低电平。 

11.根据权利要求1～5所述的任一移位寄存器，其特征在于还包括第十三薄膜晶体管，当第二时钟信号为高电平时，用于所述第一下拉模块输出低电平。

12.一种包括多个级电路单元的移位寄存器，其特征在于：

各个级电路单元包括：

第一薄膜晶体管，其栅极和源极分别与第一时钟信号连接，其漏极与下拉节点连接；

第二薄膜晶体管，其栅极与所述下拉节点连接，其源极与低电平信号连接，其漏极与上拉节点连接；

第三薄膜晶体管，其栅极与所述下拉节点连接，其源极与所述低电平信号连接，其漏极与所述级电路单元的输出端连接；

第六薄膜晶体管，其栅极与第二时钟信号连接，其源极与所述级电路单元的输入信号连接，其漏极与所述上拉节点连接；

第七薄膜晶体管，其栅极与第二时钟信号连接，其源极与所述低电平信号连接，其漏极与所述级电路单元的输出端连接；

第八薄膜晶体管，其栅极与所述上拉节点连接，其源极与所述第一时钟信号连接，其漏极与所述级电路单元的输出端连接；

第九薄膜晶体管，其栅极与复位信号连接，其源极与所述低电平信号连接，其漏极与所述级电路单元的输出端连接；

第十薄膜晶体管，其栅极与所述复位信号连接，其源极与所述低电平信号连接，其漏极与所述上拉节点连接；

第十一薄膜晶体管，其栅极和源极分别与所述级电路单元的输入信号连接，其漏极与所述上拉节点连接；

第十二薄膜晶体管，其栅极与所述上拉节点连接，其源极与所述低电平信号连接，其漏极与下拉节点连接；以及

电容，其一端与所述上拉节点连接，其另一端与所述级电路单元的输出端连接。

13.根据权利要求12所述的移位寄存器，其特征在于还包括：

第四薄膜晶体管，其栅极和源极分别与所述第一时钟信号连接，其漏极与所述第一薄膜晶体管的栅极连接；以及

第五薄膜晶体管，其栅极与所述第二时钟信号连接，其源极与所述低电平信号连接，其漏极与所述第一薄膜晶体管的栅极连接。

14.根据权利要求12或13所述的移位寄存器，其特征在于还包括第十三薄膜晶体管，其栅极与所述第二时钟信号连接，其源极与所述低电平信号连接，其漏极与所述下拉节点连接。 

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