CN106782282A - 移位寄存器、栅极驱动电路、显示面板及驱动方法 - Google Patents

Abstract

一种移位寄存器、栅极驱动电路、显示面板及驱动方法。该移位寄存器包括：输入电路、输出电路、复位电路、上拉节点下拉电路、第一控制电路、第二控制电路、输出下拉电路和第一存储电路。该移位寄存器可以增强抗干扰能力、提高栅极驱动电路及显示面板的可靠性。

Description

移位寄存器、栅极驱动电路、显示面板及驱动方法

技术领域

本公开的实施例涉及一种移位寄存器、栅极驱动电路、显示面板及驱动方法。

背景技术

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driver on Array，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应一行栅线(例如，每个移位寄存器给一行栅线提供扫描驱动信号)，以实现对显示面板的扫描驱动。这种集成技术可以节省栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。

GOA的可靠性直接影响到显示面板的可靠性，因此，如何提高GOA的可靠性也成为研究的重点之一。

发明内容

本公开的实施例提供一种移位寄存器，包括：输入电路，与上拉节点连接，被配置为将第一时钟信号写入所述上拉节点；输出电路，与所述上拉节点及输出端分别连接，被配置为将第二时钟信号写入所述输出端；复位电路，与所述上拉节点连接，被配置为将第三时钟信号写入所述上拉节点；上拉节点下拉电路，与所述上拉节点、第一下拉节点、第二下拉节点及第一电源端分别连接；第一控制电路，被配置为响应于第一控制信号将第四时钟信号写入所述第一下拉节点、将第一电源电压写入所述第二下拉节点，以及响应于所述上拉节点的电压将所述第一电源电压写入所述第一下拉节点；第二控制电路，被配置为响应于第二控制信号将所述第四时钟信号写入所述第二下拉节点、将所述第一电源电压写入所述第一下拉节点，以及响应于所述上拉节点的电压将所述第一电源电压写入所述第二下拉节点；输出下拉电路，与所述输出端、所述第一下拉节点、所述第二下拉节点及所述第一电源端分别连接；第一存储电路，与所述上拉节点及所述输出端分别连接，其中，所述第一控制信号和所述第二控制信号互为反向信号。

例如，在本公开实施例提供的移位寄存器中，所述输入电路包括第一晶体管，所述第一晶体管的第一极与第一时钟信号端连接以接收所述第一时钟信号，所述第一晶体管的栅极与输入端连接以接收输入信号，所述第一晶体管的第二极与所述上拉节点连接；所述输出电路包括第二晶体管，所述第二晶体管的第一极与第二时钟信号端连接以接收所述第二时钟信号，所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的第二极与所述输出端连接；所述复位电路包括第三晶体管，所述第三晶体管的第一极与第三时钟信号端连接以接收所述第三时钟信号，所述第三晶体管的栅极与复位信号端连接以接收复位信号，所述第三晶体管的第二极与所述上拉节点连接。

例如，在本公开实施例提供的移位寄存器中，所述上拉节点下拉电路包括第四晶体管和第五晶体管，所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的栅极与所述第二下拉节点连接，所述第四晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，所述第五晶体管的第一极与所述上拉节点连接，所述第五晶体管的栅极与所述第一下拉节点连接，所述第五晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

例如，在本公开实施例提供的移位寄存器中，所述第一控制电路包括第六晶体管、第七晶体管和第八晶体管，所述第六晶体管的第一极与所述第二下拉节点连接，所述第六晶体管的栅极与第一控制信号端连接以接收所述第一控制信号，所述第六晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，所述第七晶体管的第一极与所述第一下拉节点连接，所述第七晶体管的栅极与所述上拉节点连接，所述第七晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，所述第八晶体管的第一极被配置为接收第四时钟信号，所述第八晶体管的栅极与所述第一控制信号端连接以接收所述第一控制信号，所述第八晶体管的第二极与所述第一下拉节点连接；所述第二控制电路包括第九晶体管、第十晶体管和第十一晶体管，所述第九晶体管的第一极与所述第一下拉节点连接，所述第九晶体管的栅极与第二控制信号端连接以接收所述第二控制信号，所述第九晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，所述第十晶体管的第一极与所述第二下拉节点连接，所述第十晶体管的栅极与所述上拉节点连接，所述第十晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，所述第十一晶体管的第一极被配置为接收第四时钟信号，所述第十一晶体管的栅极与所述第二控制信号端连接以接收所述第二控制信号，所述第十一晶体管的第二极与所述第二下拉节点连接。

例如，在本公开实施例提供的移位寄存器中，所述输出下拉电路包括第十二晶体管和第十三晶体管，所述第十二晶体管的第一极与所述输出端连接，所述第十二晶体管的栅极与所述第一下拉节点连接，所述第十二晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，所述第十三晶体管的第一极与所述输出端连接，所述第十三晶体管的栅极与所述第二下拉节点连接，所述第十三晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

例如，在本公开实施例提供的移位寄存器中，所述第一存储电路包括第一电容，所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述输出端连接。

例如，本公开实施例提供的移位寄存器，还包括放电电路，与放电信号端、所述输出端、所述第一下拉节点、所述第二下拉节点及所述第一电源端分别连接，被配置为当出现异常掉电时，将放电信号写入所述输出端、将所述第一电源电压分别写入所述第一下拉节点及所述第二下拉节点。

例如，在本公开实施例提供的移位寄存器中，所述放电电路包括第十四晶体管、第十五晶体管和第十六晶体管，所述第十四晶体管的第一极与所述放电信号端连接以接收所述放电信号，所述第十四晶体管的栅极与所述放电信号端连接以接收所述放电信号，所述第十四晶体管的第二极与所述输出端连接，所述第十五晶体管的第一极与所述第二下拉节点连接，所述第十五晶体管的栅极与所述放电信号端连接以接收所述放电信号，所述第十五晶体管的第二极与所述第一电源端连接，所述第十六晶体管的第一极与所述第一下拉节点连接，所述第十六晶体管的栅极与所述放电信号端连接以接收所述放电信号，所述第十六晶体管的第二极与所述第一电源端连接。

例如，本公开实施例提供的移位寄存器，还包括第二存储电路和第三存储电路，其中，所述第二存储电路与所述第一下拉节点及所述第一电源端分别连接，被配置为保持所述第一下拉节点与所述第一电源端之间的电压差，所述第三存储电路与所述第二下拉节点及所述第一电源端分别连接，被配置为保持所述第二下拉节点与所述第一电源端之间的电压差。

例如，在本公开实施例提供的移位寄存器中，所述第二存储电路包括第二电容，所述第二电容的第一端与所述第一下拉节点连接，所述第二电容的第二端与所述第一电源端连接，所述第三存储电路包括第三电容，所述第三电容的第一端与所述第二下拉节点连接，所述第三电容的第二端与所述第一电源端连接。

例如，本公开实施例提供的移位寄存器，还包括第十七晶体管，其中，所述第一控制电路和所述第二控制电路通过所述第十七晶体管接收所述第四时钟信号，所述第十七晶体管的第一极与第四时钟信号端连接，所述第十七晶体管的栅极与所述第四时钟信号端连接，所述第十七晶体管的第二极与所述第一控制电路及所述第二控制电路连接。

本公开的实施例还提供一种栅极驱动电路，包括本公开任一实施例提供的移位寄存器。

例如，本公开实施例提供的栅极驱动电路，包括级联的多个本公开任一实施例提供的移位寄存器，其中，除第一级和最后一级移位寄存器之外，本级移位寄存器的输入端与上一级移位寄存器的输出端连接；本级移位寄存器的复位信号端与下一级移位寄存器的输出端连接。

本公开的实施例还提供一种显示面板，包括本公开任一实施例提供的栅极驱动电路。

本公开的实施例还提供一种本公开任一实施例提供的移位寄存器的驱动方法，包括：在一帧显示时间内，将第一控制信号设置为高电平电压，将第二控制信号设置为低电平电压，其中，当所述第一控制信号为高电平电压时，将第四时钟信号写入第一下拉节点、将第一电源电压写入第二下拉节点，以及响应于所述上拉节点的电压为高电平电压，将所述第一电源电压写入所述第一下拉节点；在至少另一帧显示时间内，将所述第二控制信号设置为高电平电压，将所述第一控制信号设置为低电平电压，其中，当所述第二控制信号为高电平电压时，将所述第四时钟信号写入所述第二下拉节点、将所述第一电源电压写入所述第一下拉节点，以及响应于所述上拉节点的电压为高电平电压，将所述第一电源电压写入所述第二下拉节点。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。

图1是本公开实施例提供的一种移位寄存器的示意图之一；

图2是本公开实施例提供的一种移位寄存器的示意图之二；

图3是本公开实施例提供的一种移位寄存器的示意图之三；

图4是本公开实施例提供的一种移位寄存器的示意图之四；

图5是本公开实施例提供的一种移位寄存器的驱动时序图；

图6是本公开实施例提供的一种栅极驱动电路的示意图；

图7是本公开实施例提供的一种显示面板的示意图；以及

图8是本公开实施例提供的一种移位寄存器的驱动方法的流程图。

具体实施方式

下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。所给出的示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，这些示例不应被理解为对本公开的实施例的范围的限制。

除非另外特别定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本公开各个实施例中，相同或类似的参考标号表示相同或类似的构件。

本公开实施例提供的移位寄存器、栅极驱动电路、显示面板及驱动方法可以增强抗干扰能力、提高栅极驱动电路及显示面板的可靠性。

本公开的实施例提供一种移位寄存器100，如图1所示，该移位寄存器100包括输入电路105、输出电路110、复位电路120、上拉节点下拉电路130、第一控制电路140、第二控制电路150、输出下拉电路160和第一存储电路170。

例如，输入电路105与上拉节点PU连接，被配置为将第一时钟信号CK1写入上拉节点PU；输出电路110与上拉节点PU及输出端OUTPUT分别连接，被配置为将第二时钟信号CK2写入输出端OUTPUT；复位电路120与上拉节点PU连接，被配置为将第三时钟信号CK3写入上拉节点PU；上拉节点下拉电路130与上拉节点PU、第一下拉节点PD1、第二下拉节点PD2及第一电源端(例如，第一电源端用于提供第一电源电压VGL)分别连接；第一控制电路140分别与上拉节点PU、第一下拉节点PD1、第二下拉节点PD2、第一控制信号端(用于提供第一控制信号GCH1)、第一电源端(用于提供第一电源电压VGL)以及第四时钟信号端(用于提供第四时钟信号CK4)连接，第一控制电路140被配置为响应于第一控制信号GCH1将第四时钟信号CK4写入第一下拉节点PD1、将第一电源电压VGL写入第二下拉节点PD2，以及响应于上拉节点PU的电压将第一电源电压VGL写入第一下拉节点PD1；第二控制电路150分别与上拉节点PU、第一下拉节点PD1、第二下拉节点PD2、第二控制信号端(用于提供第二控制信号GCH2)、第一电源端(用于提供第一电源电压VGL)以及第四时钟信号端(用于提供第四时钟信号CK4)连接，第二控制电路150被配置为响应于第二控制信号GCH2将第四时钟信号CK4写入第二下拉节点PD2、将第一电源电压VGL写入第一下拉节点PD1，以及响应于上拉节点PU的电压将第一电源电压VGL写入第二下拉节点PD2；输出下拉电路160与输出端OUTPUT、第一下拉节点PD1、第二下拉节点PD2及第一电源端(用于提供第一电源电压VGL)分别连接；第一存储电路170，与上拉节点PU及输出端OUTPUT分别连接。

例如，第一控制信号GCH1和第二控制信号GCH2互为反向信号。互为反向信号是指当第一控制信号GCH1为高电平(例如5V、10V或其他电平数值)时，第二控制信号GCH2为低电平(例如0V、1V或其他电平数值)；当第一控制信号GCH1为低电平(例如0V)时，第二控制信号GCH2为高电平(例如5V)。值得注意的是，高电平是相对低电平而言的，高电平的数值大于低电平的数值。在不同的实施方式中，高电平的数值可能不同，低电平的数值也可能不同。又例如，输入电路105，与上拉节点PU连接，被配置为在输入电路105开启或导通时，将第一时钟信号写入所述上拉节点；输出电路110，与所述上拉节点PU及输出端OUTPUT分别连接，被配置为在输出电路110开启时，将第二时钟信号写入所述输出端；复位电路120，与所述上拉节点PU连接，被配置为在复位电路120开启时，将第三时钟信号写入所述上拉节点；上拉节点下拉电路130，与所述上拉节点、第一下拉节点、第二下拉节点及第一电源端分别连接；第一控制电路140，被配置为响应于第一控制信号为高电平，在第一控制电路140开启时，将第四时钟信号写入所述第一下拉节点、将第一电源电压写入所述第二下拉节点，以及响应于所述上拉节点的电压为高电压时，将所述第一电源电压写入所述第一下拉节点；第二控制电路150，被配置为响应于第二控制信号为高电平电压，在第二控制电路150开启时，将所述第四时钟信号写入所述第二下拉节点、将所述第一电源电压写入所述第一下拉节点，以及响应于所述上拉节点的电压为高电平电压，将所述第一电源电压写入所述第二下拉节点。

例如，参见图2，在本公开实施例提供的移位寄存器100中，输入电路105包括第一晶体管T1，第一晶体管T1的第一极与第一时钟信号端连接以接收第一时钟信号CK1，第一晶体管T1的栅极与输入端连接以接收输入信号INPUT，第一晶体管T1的第二极与上拉节点PU连接。

例如，参见图2，输出电路110包括第二晶体管T2，第二晶体管T2的第一极与第二时钟信号端连接以接收第二时钟信号CK2，第二晶体管T2的栅极与上拉节点PU连接，第二晶体管T2的第二极与输出端OUTPUT连接。

例如，参见图2，复位电路120包括第三晶体管T3，第三晶体管T3的第一极与第三时钟信号端连接以接收第三时钟信号CK3，第三晶体管T3的栅极与复位信号端连接以接收复位信号RESET，第三晶体管T3的第二极与上拉节点PU连接。

例如，参见图2，在本公开实施例提供的移位寄存器100中，上拉节点下拉电路130包括第四晶体管T4和第五晶体管T5，第四晶体管T4的第一极与上拉节点PU连接，第四晶体管T4的栅极与第二下拉节点PD2连接，第四晶体管T4的第二极与第一电源端连接以接收第一电源电压VGL，第五晶体管T5的第一极与上拉节点PU连接，第五晶体管T5的栅极与第一下拉节点PD1连接，第五晶体管T5的第二极与第一电源端连接以接收第一电源电压VGL。

例如，参见图2，在本公开实施例提供的移位寄存器100中，第一控制电路140包括第六晶体管T6、第七晶体管T7和第八晶体管T8，第六晶体管T6的第一极与第二下拉节点PD2连接，第六晶体管T6的栅极与第一控制信号端连接以接收第一控制信号GCH1，第六晶体管T6的第二极与第一电源端连接以接收第一电源电压VGL，第七晶体管T7的第一极与第一下拉节点PD1连接，第七晶体管T7的栅极与上拉节点PU连接，第七晶体管T7的第二极与第一电源端连接以接收第一电源电压VGL，第八晶体管T8的第一极被配置为接收第四时钟信号CK4，第八晶体管T8的栅极与第一控制信号端连接以接收第一控制信号GCH1，第八晶体管T8的第二极与第一下拉节点PD1连接.

例如，参见图2，在本公开实施例提供的移位寄存器100中，第二控制电路150包括第九晶体管T9、第十晶体管T10和第十一晶体管T11，第九晶体管T9的第一极与第一下拉节点PD1连接，第九晶体管T9的栅极与第二控制信号端连接以接收第二控制信号GCH2，第九晶体管T9的第二极与第一电源端连接以接收第一电源电压VGL，第十晶体管T10的第一极与第二下拉节点PD2连接，第十晶体管T10的栅极与上拉节点PU连接，第十晶体管T10的第二极与第一电源端连接以接收第一电源电压VGL，第十一晶体管T11的第一极被配置为接收第四时钟信号CK4，第十一晶体管T11的栅极与第二控制信号端连接以接收第二控制信号GCH2，第十一晶体管T11的第二极与第二下拉节点PD2连接。

例如，参见图2，在本公开实施例提供的移位寄存器100中，输出下拉电路160包括第十二晶体管T12和第十三晶体管T13，第十二晶体管T12的第一极与输出端OUTPUT连接，第十二晶体管T12的栅极与第一下拉节点PD1连接，第十二晶体管T12的第二极与第一电源端连接以接收第一电源电压VGL，第十三晶体管T13的第一极与输出端OUTPUT连接，第十三晶体管T13的栅极与第二下拉节点PD2连接，第十三晶体管T13的第二极与第一电源端连接以接收第一电源电压VGL。

例如，参见图2，在本公开实施例提供的移位寄存器100中，第一存储电路170包括第一电容C1，第一电容C1的第一端与上拉节点PU连接，第一电容C1的第二端与输出端OUTPUT连接。

例如，第一电源电压VGL为低电平电压(例如0V)。

例如，参见图3和图4，本公开实施例提供的移位寄存器100，还包括放电电路180。放电电路180与放电信号端(用于提供放电信号EN)、输出端OUTPUT、第一下拉节点PD1、第二下拉节点PD2及第一电源端(用于提供第一电源电压VGL)分别连接。放电电路180被配置为当出现异常掉电时，将放电信号EN写入输出端OUTPUT、将第一电源电压VGL分别写入第一下拉节点PD1及第二下拉节点PD2。

例如，参见图4，在本公开实施例提供的移位寄存器100中，放电电路180包括第十四晶体管T14、第十五晶体管T15和第十六晶体管T16。第十四晶体管T14的第一极与放电信号端连接以接收放电信号EN，第十四晶体管T14的栅极与放电信号端连接以接收放电信号EN，第十四晶体管T14的第二极与输出端OUTPUT连接，第十五晶体管T15的第一极与第二下拉节点PD2连接，第十五晶体管T15的栅极与放电信号端连接以接收放电信号EN，第十五晶体管T15的第二极与第一电源端连接，第十六晶体管T16的第一极与第一下拉节点PD1连接，第十六晶体管T16的栅极与放电信号端连接以接收放电信号EN，第十六晶体管T16的第二极与第一电源端连接。

例如，设置放电电路180可以在电路出现异常掉电时，对移位寄存器放电，防止电路损坏。

例如，参见图3和图4，本公开实施例提供的移位寄存器100，还包括第二存储电路190和第三存储电路195。第二存储电路190与第一下拉节点PD1及第一电源端分别连接，第二存储电路190被配置为保持第一下拉节点PD1与第一电源端之间的电压差。第三存储电路195与第二下拉节点PD2及第一电源端分别连接，第三存储电路195被配置为保持第二下拉节点PD2与第一电源端之间的电压差。

例如，参见图4，在本公开实施例提供的移位寄存器100中，第二存储电路190包括第二电容C2，第二电容C2的第一端与第一下拉节点PD1连接，第二电容C2的第二端与第一电源端连接。第三存储电路195包括第三电容C3，第三电容C3的第一端与第二下拉节点PD2连接，第三电容C3的第二端与第一电源端连接。

例如，设置第二存储电路190可以提高第一下拉节点PD1电压的稳定性，防止第一下拉节点PD1电压突变，进而提高移位寄存器的稳定性。

例如，设置第三存储电路195可以提高第二下拉节点PD2电压的稳定性，防止第二下拉节点PD2电压突变，进而提高移位寄存器的稳定性。

例如，参见图4，本公开实施例提供的移位寄存器100，还包括第十七晶体管T17。第一控制电路140(例如，第一控制电路140中的第八晶体管T8)和第二控制电路150(例如，第二控制电路150中的第十一晶体管T11)通过第十七晶体管T17接收第四时钟信号CK4，第十七晶体管T17的第一极与第四时钟信号端连接，第十七晶体管T17的栅极与第四时钟信号端连接，第十七晶体管T17的第二极与第一控制电路140(例如，第一控制电路140中的第八晶体管T8)及第二控制电路150(例如，第二控制电路150中的第十一晶体管T11)连接。

例如，设置第十七晶体管T17可以防止电路异常时电流反向流动，提高移位寄存器的稳定性。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V)，关闭电压为高电平电压(例如，5V)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V)，关闭电压为低电平电压(例如，0V)。本公开的实施例以第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16和第十七晶体管T17均为N型晶体管为例进行说明。基于本公开对该实现方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够容易想到本公开实施例采用P型晶体管或N型和P型晶体管组合的实现方式，因此，这些实现方式也是在本公开的保护范围内的。

例如，图5是本公开实施例提供的一种移位寄存器100的驱动时序图。接下来以图4所示的移位寄存器和图5所示的驱动时序为例介绍本公开实施例提供的移位寄存器的工作原理。例如，本公开实施例提供的移位寄存器100可以实现正向扫描和反向扫描，也就是说，输入电路105和复位电路120的功能可以交换，在下文中以正向扫描为例说明。

例如，如图5所示，在一帧的显示时间内(包括第一阶段t1、第二阶段t2、第三阶段t3和第四阶段t4)，第一控制信号GCH1为高电平电压(例如5V)，第二控制信号GCH2为低电平电压(例如0V)。由于第一控制信号GCH1为高电平电压，第六晶体管T6和第八晶体管T8开启；第二控制信号GCH2为低电平电压，第九晶体管T9和第十一晶体管T11关闭。由于第六晶体管T6将第一电源端(提供第一电源电压VGL)和第二下拉节点PD2导通，所以，第二下拉节点PD2在该一帧的显示时间内为低电平电压。在另一帧显示时间内(包括第五阶段t5、第六阶段t6、第七阶段t7和第八阶段t8)，第一控制信号GCH1为低电平电压(例如0V)，第二控制信号GCH2为高电平电压(例如5V)。由于第一控制信号GCH1为低电平电压，第六晶体管T6和第八晶体管T8关闭；第二控制信号GCH2为高电平电压，第九晶体管T9和第十一晶体管T11开启。由于第九晶体管T9将第一电源端(提供第一电源电压VGL)和第一下拉节点PD1导通，所以，第一下拉节点PD1在该另一帧的显示时间内为低电平电压。

在一帧显示时间内，例如，该一帧显示时间包括第一阶段t1、第二阶段t2、第三阶段t3和第四阶段t4。

例如，在第一阶段t1，第一时钟信号CK1为高电平，第二时钟信号CK2为低电平，第三时钟信号CK3为低电平，第四时钟信号CK4为低电平，输入信号INPUT为高电平，复位信号RESET为低电平。由于输入信号INPUT为高电平，第一晶体管T1开启，将第一时钟信号CK1写入上拉节点PU，使上拉节点PU为第一高电平电压(约等于第一时钟信号CK1的高电平电压)，也就是说，输入电路105在开启时被配置为将第一时钟信号CK1写入上拉节点PU(第一晶体管T1在被开启时，将第一时钟信号CK1写入上拉节点PU)。由于上拉节点PU具有第一高电平电压，第七晶体管T7和第十晶体管T10开启，第七晶体管T7将第一电源电压VGL写入第一下拉节点PD1，第十晶体管T10将第一电源电压VGL写入第二下拉节点PD2。在第一阶段t1，第一电容C1被充电。

例如，在第二阶段t2，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，第三时钟信号CK3为低电平，第四时钟信号CK4为低电平，输入信号INPUT为低电平，复位信号RESET为低电平。由于第一电容C1的自举作用，上拉节点PU的电压进一步升高为第二高电平电压(约等于第一高电平电压与第二时钟信号CK2的高电平电压之和)，第二晶体管T2开启，将第二时钟信号CK2的高电平电压写入输出端OUTPUT，也就是说，输出电路110被配置为将第二时钟信号CK2写入输出端OUTPUT。

例如，在第三阶段t3，第一时钟信号CK1为低电平，第二时钟信号CK2为低电平，第三时钟信号CK3为高电平，第四时钟信号CK4为低电平，输入信号INPUT为低电平，复位信号RESET为高电平。第三晶体管T3开启，将第三时钟信号CK3的高电平电压写入上拉节点PU，也就是说，复位电路120被配置为将第三时钟信号CK3写入上拉节点PU。此时，上拉节点PU的电压例如与第一高电平电压(约等于第一时钟信号CK1的高电平电压)相同，输出端OUTPUT降低为低电平电压。

例如，在第四阶段t4，第一时钟信号CK1为低电平，第二时钟信号CK2为低电平，第三时钟信号CK3为低电平，第四时钟信号CK4为高电平，输入信号INPUT为低电平，复位信号RESET为低电平。第八晶体管T8将第四时钟信号CK4写入第一下拉节点PD1，第二电容C2充电。由于第一下拉节点PD1为高电平，第五晶体管T5开启，第五晶体管T5将第一电源电压VGL写入上拉节点PU；第十二晶体管T12开启，第十二晶体管T12将第一电源电压VGL写入输出端OUTPUT。

在另一帧显示时间内，例如，该另一帧显示时间包括第五阶段t5、第六阶段t6、第七阶段t7和第八阶段t8。

例如，在第五阶段t5，第一时钟信号CK1为高电平，第二时钟信号CK2为低电平，第三时钟信号CK3为低电平，第四时钟信号CK4为低电平，输入信号INPUT为高电平，复位信号RESET为低电平。第一晶体管T1开启，将第一时钟信号CK1写入上拉节点PU，使上拉节点PU为第一高电平电压(约等于第一时钟信号CK1的高电平电压)，也就是说，输入电路105被配置为将第一时钟信号CK1写入上拉节点PU。由于上拉节点PU具有第一高电平电压，第七晶体管T7和第十晶体管T10开启，第七晶体管T7将第一电源电压VGL写入第一下拉节点PD1，第十晶体管T10将第一电源电压VGL写入第二下拉节点PD2。在第五阶段t5，第一电容C1被充电。

例如，在第六阶段t6，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平，第三时钟信号CK3为低电平，第四时钟信号CK4为低电平，输入信号INPUT为低电平，复位信号RESET为低电平。由于第一电容C1的自举作用，上拉节点PU的电压进一步升高为第二高电平电压(约等于第一高电平电压与第二时钟信号CK2的高电平电压之和)，第二晶体管T2开启，将第二时钟信号CK2的高电平电压写入输出端OUTPUT，也就是说，输出电路110被配置为将第二时钟信号CK2写入输出端OUTPUT。

例如，在第七阶段t7，第一时钟信号CK1为低电平，第二时钟信号CK2为低电平，第三时钟信号CK3为高电平，第四时钟信号CK4为低电平，输入信号INPUT为低电平，复位信号RESET为高电平。第三晶体管T3开启，将第三时钟信号CK3的高电平电压写入上拉节点PU，也就是说，复位电路120被配置为将第三时钟信号CK3写入上拉节点PU。此时，上拉节点PU的电压例如与第一高电平电压(约等于第一时钟信号CK1的高电平电压)相同，输出端OUTPUT降低为低电平电压。

例如，在第八阶段t8，第一时钟信号CK1为低电平，第二时钟信号CK2为低电平，第三时钟信号CK3为低电平，第四时钟信号CK4为高电平，输入信号INPUT为低电平，复位信号RESET为低电平。第十一晶体管T11将第四时钟信号写入第二下拉节点PD2，第三电容C3充电。由于第二下拉节点PD2为高电平，第四晶体管T4开启，第四晶体管T4将第一电源电压VGL写入上拉节点PU；第十三晶体管T13开启，第十三晶体管T13将第一电源电压VGL写入输出端OUTPUT。

例如，在本公开实施例提供的移位寄存器100中，在不同的帧中，第一控制电路140和第二控制电路150可以控制第一下拉节点PD1和第二下拉节点PD2分别工作，这样可以使得上拉节点下拉电路130中的两个晶体管T4和T5分时工作、使得输出下拉电路160中的两个晶体管T12和T13分时工作，大大降低了晶体管长时间处于开启状态导致故障的可能性，提高了移位寄存器的抗干扰能力，进而提高了移位寄存器的可靠性。

例如，在本公开实施例中所述的“一帧”和“另一帧”可以是相邻的两帧，也可以是不相邻的两帧，在此不做限定。例如，移位寄存器的各信号的驱动时序可以为该“一帧”的驱动时序和该“另一帧”的驱动时序的交替，交替的周期可以为每帧进行交替、每两帧进行交替、每三帧进行交替等，本公开在此不作限定。例如，对于连续的N帧(F(1)～F(N))：当每帧进行交替时，奇数帧的驱动时序为该“一帧”的驱动时序，偶数帧的驱动时序为该“另一帧”的驱动时序。当每两帧进行交替时，F(2n-1)和F(2n)帧的驱动时序为该“一帧”的驱动时序，F(2n+1)和F(2n+2)帧的驱动时序为该“另一帧”的驱动时序，其中，n为大于0的整数。当每三帧进行交替时，F(3n-2)、F(3n-1)和F(3n)帧的驱动时序为该“一帧”的驱动时序，F(3n+1)、F(3n+2)和F(3n+3)帧的驱动时序为该“另一帧”的驱动时序，其中，n为大于0的整数。

例如，以当移位寄存器正常工作时，放电信号EN为低电平，第十四晶体管T14、第十五晶体管T15和第十六晶体管T16关闭，此时放电电路180为移位寄存器没有影响。当电路出现异常掉电时，放电信号EN变为高电平，第十四晶体管T14、第十五晶体管T15和第十六晶体管T16开启，放电信号EN通过第十四晶体管T14将输出端OUTPUT设置为高电平，这样可以将受到移位寄存器输出端OUTPUT信号控制的像素电路开启，提供了放电通道，防止异常掉电损坏移位寄存器、栅极驱动电路或显示面板；第十五晶体管T15将第一电源电压VGL写入第二下拉节点PD2以将其设置为低电平电压，防止第二下拉节点PD2的电荷积累损坏电路；第十六晶体管T16将第一电源电压VGL写入第一下拉节点PD1以将其设置为低电平电压，防止第一下拉节点PD1的电荷积累损坏电路。

本公开的实施例还提供一种栅极驱动电路10，如图6所示，栅极驱动电路10包括本公开任一实施例提供的移位寄存器100。

例如，参见图6，本公开实施例提供的栅极驱动电路10，包括级联的多个本公开任一实施例提供的移位寄存器100，除第一级和最后一级移位寄存器100之外，本级移位寄存器100的输入端(用于接收输入信号INPUT)与上一级移位寄存器100的输出端OUTPUT连接；本级移位寄存器100的复位信号端(用于接收复位信号RESET)与下一级移位寄存器100的输出端OUTPUT连接。

例如，第一级移位寄存器的输入端与第一触发信号端连接以接收第一触发信号STV1；最后一级移位寄存器的复位信号端与第二触发信号端连接以接收第二触发信号STV2。

例如，当栅极驱动电路10正向扫描时，第一触发信号STV1作为第一级移位寄存器的输入信号，第二触发信号STV2作为最后一级移位寄存器的复位信号；当栅极驱动电路10反向扫描时，第二触发信号STV2作为最后一级移位寄存器的输入信号，第一触发信号STV1作为第一级移位寄存器的复位信号。例如，在反向扫描时，移位寄存器的输入电路与复位电路的功能互换。

例如，如图6所示，栅极驱动电路10包括n级移位寄存器SR1、SR2……SRn，这些移位寄存器SR1、SR2……SRn均可以是本公开任一实施例提供的移位寄存器100。移位寄存器SR1、SR2……SRn的输出端OUTPUT分别与栅线G1、G2……Gn对应连接。

需要说明的是，由于本公开实施例提供的栅极驱动电路10可以实现正向扫描和逆向扫描，在扫描方向切换时，时序上的“上一级”和“下一级”会相应变换，因此，上述的“上一级”和“下一级”并不是指扫描时序上的上一级和下一级，而是指物理连接上的上一级和下一级。

本公开的实施例还提供一种显示面板1，如图7所示，显示面板1包括本公开任一实施例提供的栅极驱动电路10。

例如，如图7所示，本公开实施例提供的显示面板1还包括栅线11、数据线12以及由栅线11和数据线12交叉限定的多个像素单元13，栅极驱动电路10被配置为向栅线11提供栅极驱动信号。

例如，栅线11可以包括图6中所示的栅线G1、G2……Gn，移位寄存器SR1、SR2……SRn中每级移位寄存器用于向对应的栅线G1、G2……Gn输出一行栅极驱动信号。

本公开的实施例还提供一种本公开任一实施例提供的移位寄存器100的驱动方法，如图8所示，该方法包括如下步骤：

步骤S10：在一帧显示时间内，将第一控制信号GCH1设置为高电平电压，将第二控制信号GCH2设置为低电平电压，其中，当所述第一控制信号为高电平电压时，将第四时钟信号写入第一下拉节点、将第一电源电压写入第二下拉节点，以及响应于所述上拉节点的电压为高电平电压，将所述第一电源电压写入所述第一下拉节点；

步骤S20：在至少另一帧显示时间内，将第二控制信号GCH2设置为高电平电压，将第一控制信号GCH1设置为低电平电压，其中，当所述第二控制信号为高电平电压时，将所述第四时钟信号写入所述第二下拉节点、将所述第一电源电压写入所述第一下拉节点，以及响应于所述上拉节点的电压为高电平电压，将所述第一电源电压写入所述第二下拉节点。

例如，在每帧显示时间内，将第一控制信号GCH1和第二控制信号GCH2均设置为与上一帧显示时间内信号的反向信号。也就是说，每帧第一控制信号GCH1和第二控制信号GCH2均是上一帧的反向信号。例如，在上一帧中，第一控制信号GCH1为高电平电压(例如5V)，第二控制信号GCH2为低电平电压(例如0V)，则在本帧中，第一控制信号GCH1为低电平电压(例如0V)，第二控制信号GCH2为高电平电压(例如5V)。

例如，根据电路的具体情况，可以灵活选择每隔若干帧将第一控制信号GCH1和第二控制信号GCH2变换一次。

例如，本公开实施例提供的移位寄存器、栅极驱动电路、显示面板及驱动方法可以使第一控制电路和第二控制电路分时工作，降低了晶体管长时间处于开启状态导致的风险、增强了抗干扰能力、提高了栅极驱动电路及显示面板的可靠性。

例如，本公开实施例提供的移位寄存器、栅极驱动电路、显示面板及驱动方法可以应用于车载显示系统。

虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。

Claims (15)

1.一种移位寄存器，包括：

输入电路，与上拉节点连接，被配置为将第一时钟信号写入所述上拉节点；

输出电路，与所述上拉节点及输出端分别连接，被配置为将第二时钟信号写入所述输出端；

复位电路，与所述上拉节点连接，被配置为将第三时钟信号写入所述上拉节点；

上拉节点下拉电路，与所述上拉节点、第一下拉节点、第二下拉节点及第一电源端分别连接；

第一控制电路，被配置为响应于第一控制信号将第四时钟信号写入所述第一下拉节点、将第一电源电压写入所述第二下拉节点，以及响应于所述上拉节点的电压将所述第一电源电压写入所述第一下拉节点；

第二控制电路，被配置为响应于第二控制信号将所述第四时钟信号写入所述第二下拉节点、将所述第一电源电压写入所述第一下拉节点，以及响应于所述上拉节点的电压将所述第一电源电压写入所述第二下拉节点；

输出下拉电路，与所述输出端、所述第一下拉节点、所述第二下拉节点及所述第一电源端分别连接；

第一存储电路，与所述上拉节点及所述输出端分别连接，

其中，所述第一控制信号和所述第二控制信号互为反向信号。

2.根据权利要求1所述的移位寄存器，其中，

所述输入电路包括第一晶体管，所述第一晶体管的第一极与第一时钟信号端连接以接收所述第一时钟信号，所述第一晶体管的栅极与输入端连接以接收输入信号，所述第一晶体管的第二极与所述上拉节点连接；

所述输出电路包括第二晶体管，所述第二晶体管的第一极与第二时钟信号端连接以接收所述第二时钟信号，所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的第二极与所述输出端连接；

所述复位电路包括第三晶体管，所述第三晶体管的第一极与第三时钟信号端连接以接收所述第三时钟信号，所述第三晶体管的栅极与复位信号端连接以接收复位信号，所述第三晶体管的第二极与所述上拉节点连接。

3.根据权利要求1所述的移位寄存器，其中，所述上拉节点下拉电路包括第四晶体管和第五晶体管，

所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的栅极与所述第二下拉节点连接，所述第四晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，

所述第五晶体管的第一极与所述上拉节点连接，所述第五晶体管的栅极与所述第一下拉节点连接，所述第五晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

4.根据权利要求1所述的移位寄存器，其中，

所述第一控制电路包括第六晶体管、第七晶体管和第八晶体管，

所述第六晶体管的第一极与所述第二下拉节点连接，所述第六晶体管的栅极与第一控制信号端连接以接收所述第一控制信号，所述第六晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，

所述第七晶体管的第一极与所述第一下拉节点连接，所述第七晶体管的栅极与所述上拉节点连接，所述第七晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，

所述第八晶体管的第一极被配置为接收第四时钟信号，所述第八晶体管的栅极与所述第一控制信号端连接以接收所述第一控制信号，所述第八晶体管的第二极与所述第一下拉节点连接；

所述第二控制电路包括第九晶体管、第十晶体管和第十一晶体管，

所述第九晶体管的第一极与所述第一下拉节点连接，所述第九晶体管的栅极与第二控制信号端连接以接收所述第二控制信号，所述第九晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，

所述第十晶体管的第一极与所述第二下拉节点连接，所述第十晶体管的栅极与所述上拉节点连接，所述第十晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，

所述第十一晶体管的第一极被配置为接收第四时钟信号，所述第十一晶体管的栅极与所述第二控制信号端连接以接收所述第二控制信号，所述第十一晶体管的第二极与所述第二下拉节点连接。

5.根据权利要求1所述的移位寄存器，其中，所述输出下拉电路包括第十二晶体管和第十三晶体管，

所述第十二晶体管的第一极与所述输出端连接，所述第十二晶体管的栅极与所述第一下拉节点连接，所述第十二晶体管的第二极与所述第一电源端连接以接收所述第一电源电压，

所述第十三晶体管的第一极与所述输出端连接，所述第十三晶体管的栅极与所述第二下拉节点连接，所述第十三晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

6.根据权利要求1所述的移位寄存器，其中，所述第一存储电路包括第一电容，所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述输出端连接。

7.根据权利要求1-6任一项所述的移位寄存器，还包括放电电路，与放电信号端、所述输出端、所述第一下拉节点、所述第二下拉节点及所述第一电源端分别连接，被配置为当出现异常掉电时，将放电信号写入所述输出端、将所述第一电源电压分别写入所述第一下拉节点及所述第二下拉节点。

8.根据权利要求7所述的移位寄存器，其中，所述放电电路包括第十四晶体管、第十五晶体管和第十六晶体管，

所述第十四晶体管的第一极与所述放电信号端连接以接收所述放电信号，所述第十四晶体管的栅极与所述放电信号端连接以接收所述放电信号，所述第十四晶体管的第二极与所述输出端连接，

所述第十五晶体管的第一极与所述第二下拉节点连接，所述第十五晶体管的栅极与所述放电信号端连接以接收所述放电信号，所述第十五晶体管的第二极与所述第一电源端连接，

所述第十六晶体管的第一极与所述第一下拉节点连接，所述第十六晶体管的栅极与所述放电信号端连接以接收所述放电信号，所述第十六晶体管的第二极与所述第一电源端连接。

9.根据权利要求1-6任一项所述的移位寄存器，还包括第二存储电路和第三存储电路，其中，

所述第二存储电路与所述第一下拉节点及所述第一电源端分别连接，被配置为保持所述第一下拉节点与所述第一电源端之间的电压差，

所述第三存储电路与所述第二下拉节点及所述第一电源端分别连接，被配置为保持所述第二下拉节点与所述第一电源端之间的电压差。

10.根据权利要求9所述的移位寄存器，其中，

所述第二存储电路包括第二电容，所述第二电容的第一端与所述第一下拉节点连接，所述第二电容的第二端与所述第一电源端连接，

所述第三存储电路包括第三电容，所述第三电容的第一端与所述第二下拉节点连接，所述第三电容的第二端与所述第一电源端连接。

11.根据权利要求1-6任一项所述的移位寄存器，还包括第十七晶体管，其中，所述第一控制电路和所述第二控制电路通过所述第十七晶体管接收所述第四时钟信号，所述第十七晶体管的第一极与第四时钟信号端连接，所述第十七晶体管的栅极与所述第四时钟信号端连接，所述第十七晶体管的第二极与所述第一控制电路及所述第二控制电路连接。

12.一种栅极驱动电路，包括如权利要求1-11任一项所述的移位寄存器。

13.根据权利要求12所述的栅极驱动电路，包括级联的多个所述移位寄存器，其中，除第一级和最后一级移位寄存器之外，本级移位寄存器的输入端与上一级移位寄存器的输出端连接；本级移位寄存器的复位信号端与下一级移位寄存器的输出端连接。

14.一种显示面板，包括如权利要求12或13所述的栅极驱动电路。

15.一种如权利要求1-11任一项所述的移位寄存器的驱动方法，包括：

在一帧显示时间内，将第一控制信号设置为高电平电压，将第二控制信号设置为低电平电压，其中，当所述第一控制信号为高电平电压时，将第四时钟信号写入第一下拉节点、将第一电源电压写入第二下拉节点，以及响应于所述上拉节点的电压为高电平电压，将所述第一电源电压写入所述第一下拉节点；

在至少另一帧显示时间内，将所述第二控制信号设置为高电平电压，将所述第一控制信号设置为低电平电压，其中，当所述第二控制信号为高电平电压时，将所述第四时钟信号写入所述第二下拉节点、将所述第一电源电压写入所述第一下拉节点，以及响应于所述上拉节点的电压为高电平电压，将所述第一电源电压写入所述第二下拉节点。