CN104252853A - 移位寄存器单元及驱动方法、栅极驱动电路及显示器件 - Google Patents

Abstract

本发明实施例提供移位寄存器单元及驱动方法、栅极驱动电路及显示器件，涉及显示技术领域，能够在移位寄存器单元的非工作时间，使得与所述移位寄存器单元相对应的栅线一直保持无输出的状态。该移位寄存器单元包括输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块。

Description

移位寄存器单元及驱动方法、栅极驱动电路及显示器件

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路及显示器件。

背景技术

液晶显示器(Liquid Crystal Display，简称LCD)具有低辐射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。液晶显示器是由位于水平和垂直两个方向的像素矩阵交错构成，当液晶显示器进行显示时，数据驱动电路可以将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶面板的数据线，栅级驱动电路则可以将输入的时钟信号经过移位寄存器转换成控制像素开启/关断的电压，并逐行施加到液晶面板的栅级线上。

为了进一步降低液晶显示器产品的生产成本，现有的栅极驱动电路常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示面板可以做到两边对称和窄边框的美观设计。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。

现有的GOA电路中，需要TFT的开启或关断来实现对应行的栅线的打开或关闭。具体的，可以通过信号输入端向GOA电路中的TFT输入控制信号使得TFT关断，从而控制该TFT对应行的栅线无信号输出。然而，当该控制信号为交流方波时，会使得TFT的关断状态出现间隙，从而不能保证该TFT对应行的栅线在非输出阶段一直保持无输出的状态。如果采用直流信号来控制TFT关断时，虽然可以避免上述间隙的产生，但是长时间处于该直流高电平会的TFT会产生阈值电压漂移，降低TFT的使用寿命，最终导致TFT无法正常开启，从而降低TFT以及GOA电路的稳定性。

发明内容

本发明的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路及显示器件，能够在移位寄存器单元的非工作时间，使得与所述移位寄存器单元相对应的栅线一直保持无输出的状态。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括：输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块；

所述输入模块，分别连接第一信号输入端、第一电压端、上拉控制节点，用于根据所述第一信号输入端输入的信号控制所述上拉控制节点的电位；

所述上拉模块，分别连接第一时钟信号端、所述上拉控制节点以及本级信号输出端，用于在所述上拉控制节点的控制下使得所述本级信号输出端输出所述第一时钟信号端的信号；

所述下拉控制模块，分别连接所述第一时钟信号端、第二时钟信号端、所述上拉控制节点、第一下拉控制节点、第二下拉控制节点以及第二电压端；用于通过所述上拉控制节点的电位、以及所述第一时钟信号端和所述第二时钟信号端输入的信号，控制所述第一下拉控制节点和所述第二下拉控制节点的电位；

所述第一下拉模块，分别连接所述第一下拉控制节点、所述第二电压端、所述上拉控制节点以及所述本级信号输出端；用于在所述第一下拉控制节点的控制下分别将所述上拉控制节点的电位和所述本级信号输出端输出的信号下拉为低电平；

所述第二下拉模块，分别连接所述第二下拉控制节点、所述第二电压端、所述上拉控制节点以及所述本级信号输出端；用于在所述第二下拉控制节点的控制下分别将所述上拉控制节点的电位和所述本级信号输出端输出的信号下拉为低电平；

所述复位模块，分别连接第二信号输入端、所述上拉控制节点以及第三电压端；用于根据所述第二信号输入端输入的信号复位所述上拉控制节点的电位。

本发明实施例的另一方面，提供一种栅极驱动电路，包括多级如上所述的任意一种移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的第一信号输入端与其相邻的上一级移位寄存器单元的本级信号输出端相连接；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的第二信号输入端与其相邻的下一级移位寄存器单元的本级信号输出端相连接。

本发明实施例的又一方面，提供一种显示器件包括如上所述的任意一种栅极驱动电路。

本发明实施例的又一方面，提供一种移位寄存器单元的驱动方法，包括：

第一阶段，输入模块通过第一信号输入端输入的信号将上拉控制节点的电位拉升至第一电压端的电压，通过上拉模块将所述第一电压端的电压进行存储；

第二阶段，所述上拉控制节点控制所述上拉模块将所述第一时钟信号端输入的信号提供至本级信号输出端；下拉控制模块将第一下拉控制节点和第二下拉控制节点的电位下拉至第二电压端的电压；

第三阶段，复位模块通过第二信号输入端输入的信号将所述上拉控制节点的电位拉低至第三电压端的电压；

所述下拉控制模块通过第二时钟信号端将所述第一下拉控制节点的电位上拉至所述第一电压端的电压；所述第一下拉控制节点通过第一下拉模块将所述上拉控制节点的电位以及所述本级信号输出端的输出信号下拉至所述第二电压端的电压；

第四阶段，所述下拉控制模块通过所述第一时钟信号端将所述第二下拉控制节点的电位上拉至所述第一电压端的电压；所述第二下拉控制节点通过第二下拉模块将所述上拉控制节点的电位以及所述本级信号输出端的输出信号下拉至所述第二电压端的电压；

第五阶段，所述下拉控制模块通过所述第二时钟信号端将所述第一下拉控制节点的电位上拉至所述第一电压端的电压；所述第一下拉控制节点通过所述第一下拉模块将所述上拉控制节点的电位以及所述本级信号输出端的输出信号下拉至所述第二电压端的电压。

本发明实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路及显示器件。该移位寄存器单元包括输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块。在移位寄存器单元的非工作时间，通过第一下拉模块和第二下拉模块交替将与它们相连接的上拉模块的输出电压下拉至低电平，从而使得与所述移位寄存器单元相对应的栅线能够保持无输出的状态。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为本发明实施例提供的一种栅极驱动电路的结构示意图；

图3为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图4为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图5为本发明实施例提供的一种移位寄存器单元的信号时序图；

图6为本发明实施例提供的又一种移位寄存器单元的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1所示，可以包括输入模块10、上拉模块20、下拉控制模块30、第一下拉模块40、第二下拉模块50以及复位模块60。

具体的，输入模块10，可以分别连接第一信号输入端Input、第一电压端VDD、上拉控制节点PU，用于根据第一信号输入端Input输入的信号控制上拉控制节点PU的电位。

上拉模块20，可以分别连接第一时钟信号端CLK、上拉控制节点PU以及本级信号输出端Output，用于在上拉控制节点PU的控制下使得本级信号输出端Output输出第一时钟信号端CLK的信号。

下拉控制模块30，可以分别连接第一时钟信号端CLK、第二时钟信号端CLKB、上拉控制节点PU、第一下拉控制节点PD1、第二下拉控制节点PD2以及第二电压端VGL；用于通过上拉控制节点PU的电位、以及第一时钟信号端CLK和第二时钟信号端CLKB输入的信号，控制第一下拉控制节点PD1和第二下拉控制节点PD2的电位。

第一下拉模块40，分别连接第一下拉控制节点PD1、第二电压端VGL、上拉控制节点PU以及本级信号输出端Output；用于在第一下拉控制节点PD1的控制下分别将上拉控制节点PU的电位和本级信号输出端Output输出的信号下拉为低电平。

第二下拉模块50，分别连接第二下拉控制节点PD2、第二电压端VGL、上拉控制节点PU以及本级信号输出端Output；用于在第二下拉控制节点PD2的控制下分别将上拉控制节点PU的电位和本级信号输出端Output输出的信号下拉为低电平。

复位模块60，分别连接第二信号输入端Reset、上拉控制节点PU以及第三电压端VSS；用于根据第二信号输入端Reset输入的信号复位上拉控制节点PU的电位。

需要说明的是，本发明实施例中，是以第一电压端VDD输入高电平，第二电压端VGL以及第三电压端VSS输入低电平或接地为例进行的说明。

本发明实施例提供一种移位寄存器单元，包括输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块。在移位寄存器单元的非工作时间，通过第一下拉模块和第二下拉模块交替将与它们相连接的上拉模块的输出电压下拉至低电平，从而使得与所述移位寄存器单元相对应的栅线能够保持无输出的状态。

需要说明的是：第一、多级如上所述的移位寄存器单元(SR0、SR1…SRn)能够构成一种栅极驱动电路。

其中，除第一级移位寄存器单元SR0外，其余每个移位寄存器单元的第一信号输入端Input与其相邻的上一级移位寄存器单元的本级信号输出端Output相连接；

除最后一级移位寄存器单元SRn外，其余每个移位寄存器单元的第二信号输入端Reset与其相邻的下一级移位寄存器单元的本级信号输出端Output相连接。

第二、当移位寄存器单元的输入信号和连接电压的电位不同时，栅极驱动电路对每一行栅线进行扫描的功能也不尽相同，例如栅极驱动电路可以具有双向扫描功能或只具有单向扫描功能。

实施例一，栅极驱动电路具有双向扫描功能：

如图2所示，当上述栅极驱动电路的各级移位寄存器单元(SR0、SR1…SRn)中的第一极移位寄存器单元SR0的第一信号输入端Input输入正向扫描信号STV-U时，各级移位寄存器(SR0、SR1…SRn)的本级信号输出端Output按正向(从上至下)顺序地将扫描信号输出到与其相对应的栅线(G1、G2…Gn)上。其中，上述移位寄存器单元的结构如图1所示。

当改变移位寄存器单元连接电压的电位，即将图1中的第一电压端VDD与第三电压端VSS互换时。上述栅极驱动电路的各级移位寄存器单元(SR0、SR1…SRn)中的最后一级移位寄存器单元SRn的第二信号输入端Reset能够输入反向扫描信号STV_D，各级的本级信号输出端Output按反向(从下至上)顺序地将扫描信号输出到与其相对应的栅线(Gn、Gn-1…G1)上。

这样一来，通过改变移位寄存器单元的输入信号和连接电压的电位就可以对各行栅线进行不同方向的扫描，本领域技术人员可以根据具体情况对其进行调整。

实施例二，栅极驱动电路具有单向扫描功能：

通过改变移位寄存器单元的输入信号和连接电压的电位使得栅极驱动电路仅具有单向扫描的功能。具体的如图3所示，将图1中的第一电压VDD采用第一信号输入端代替，并将第三电压端VSS采用第二电压端VGL代替。这样一来，构成的栅极驱动电路的各级移位寄存器单元(SR0、SR1…SRn)中的第一极移位寄存器单元SR0的第一信号输入端Input接收帧起始信号STV(图中未示出)，各级移位寄存器(SR0、SR1…SRn)的本级信号输出端Output按正向(从上至下)顺序地将扫描信号输出到与其相对应的栅线(G1、G2…Gn)上。此外，最后一级移位寄存器单元SRn的第二信号输入端Reset可以输入复位信号RST，或者最后一级移位寄存器单元SRn的输出Output(Gn)作为本级的复位信号RST(图中未示出)。

上述栅极驱动电路具有前述实施例中的移位寄存器单元相同的有益效果，由于已经对移位寄存器单元的结构和有益效果进行了描述，在此不再赘述。

以下，对如图1所示的移位寄存器单元的具体结构进行详细的举例说明。其它连接方式的移位寄存器单元同理可得，在此不再一一赘述。

需要说明的是，移位寄存器单元的上述各个模块中包括多个晶体管，以下实施例中是以移位寄存器单元中的晶体管均采用N型晶体管为例进行的说明。

实施例三

如图4所示，上述输入模块10可以包括：

第一晶体管M1，其第一极连接第一电压端VDD，栅极连接第一信号输入端Input，第二极与上拉控制节点PU相连接。

上拉模块20可以包括：第二晶体管M2和电容C；

其中，第二晶体管M2的第一极连接第一时钟信号端CLK，栅极连接上述上拉控制节点PU，第二极与本级信号输出端Output相连接。

电容C，其一端与第二晶体管M2的栅极相连接，另一端连接本级信号输出端Output。

下拉控制模块30可以包括：第三晶体管M3、第四晶体管M4、第五晶体管M5以及第六晶体管M6。

其中，第三晶体管M3的第一极和栅极连接第二时钟信号端CLKB，第二极与第一下拉控制节点PD1相连接。

第四晶体管M4的第一极和栅极连接第一时钟信号端CLK，第二极与第二下拉控制节点PD2相连接。

第五晶体管M5的第一极连接第一下拉控制节点PD1，栅极连接上拉控制节点PU，第二极与第二电压端VGL相连接。

第六晶体管M6的第一极连接第二下拉控制节点PD2，栅极连接上拉控制节点PU，第二极与第二电压端VGL相连接。

第一下拉模块40可以包括：第一晶体管M7和第八晶体管M8。

其中，第七晶体管M7的第一极连接上拉控制节点PU，栅极连接第一下拉控制节点PD1，第二极与第二电压端VGL相连接。

第八晶体管M8的第一极连接本级信号输出端Output，栅极连接第一下拉控制节点PD1，第二极与第二电压端VGL相连接。

第二下拉模块包括：第九晶体管M9和第十晶体管M10；

第九晶体管M9的第一极连接上拉控制节点PU，栅极连接第二下拉控制节点PD2，第二极与第二电压端VGL相连接。

第十晶体管M10的第一极连接本级信号输出端Output，栅极连接第二下拉控制节点PD2，第二极与第二电压端VGL相连接。

复位模块60可以包括：

第十一晶体管M11的第一极连接第三电压端VSS，栅极连接第二信号输入端Reset，第二极与上拉控制节点PU相连接。

以及下结合移位寄存器单元的时序图，如图5所示，对上述移位寄存器单元的工作过程进行详细的描述。

第一阶段T1，CLK＝0；CLKB＝1；PU＝1；PD1＝0；PD2＝0；Input＝1；Output＝0；Reset＝0。需要说明的是，以下实施例中，“0”表示低电平VGL；“1”表示高电平VGH。

第一信号输入端Input输入高电平，将第一晶体管M1导通，将上拉控制节点PU的电位上拉至第一电压端VDD输入的高电平，并对电容C进行充电。上拉控制节点PU将第二晶体管M2导通，本级信号输出端Output将第一时钟信号端CLK输入的低电平进行输出。

第二时钟信号端CLKB输入高电平，将第三晶体管M3导通，但是由于上拉控制节点PU将第五晶体管M5导通，因此第一下拉控制节点PD1的电位被拉至第二电压端VGL输入的低电平，在此情况下，第七晶体管M7和第八晶体管M8处于截止状态。

由于第一时钟信号端CLK输入低电平，第二下拉控制节点PD2的电位为低电平，因此第九晶体管M9和第十晶体管M10处于截止状态。第二信号输入端Rsest输入低电平，第十一晶体管处于截止状态。

综上所述，第一阶段T1为该移位寄存器单元中电容C的预充电阶段。

第二阶段T2，CLK＝1；CLKB＝0；PU＝1；PD1＝0；PD2＝0；Input＝0；Output＝1；Reset＝0。

第一信号输入端Input输入低电平，第一晶体管M1处于截止状态，但是在电容C的自举作用下，将上拉控制节点PU的电位进一步拉高，第二晶体管M2、第五晶体管M5以及第六晶体管M6导通。这时，第一时钟信号输入端CLK输入高电平，并传输至本级信号输出端Output，使得本级信号输出端Output输出高电平，并对与其相对应的栅线进行扫描。

第二时钟信号输入端CLKB输入低电平，第一下拉控制节点PD1的电位为低电平。导通的第六晶体管M6将第二下拉控制节点PD2的电位下拉至第二电压端VGL输入的低电平。在此情况下，第七晶体管M7和第八晶体管M8，以及第九晶体管M9和第十晶体管M10处于截止状态。第二信号输入端Rsest输入低电平，第十一晶体管处于截止状态。

综上所述，第二阶段T2为该移位寄存器单元打开的阶段。

第三阶段T3，CLK＝0；CLKB＝1；PU＝0；PD1＝1；PD2＝0；Input＝0；Output＝0；Reset＝1。

第一信号输入端Input输入低电平，第一晶体管M1处于截止状态。在此情况下，第二信号输入端Reset输入高电平，将第十一晶体管M11导通，使得上拉控制节点PU的电位被拉至第三电压端VSS输入的低电平。由于上拉控制节点PU的电位为低电平，因此第五晶体管M5、第六晶体管M6以及第二晶体管M2处于截止状态，本级信号输出端Output无输出。

第一时钟信号端CLK输入低电平，第四晶体管M4处于截止状态，第二下拉控制节点PD2的电位为低电平。在此情况下，第九晶体管M9和第十晶体管M10处于截止状态。

第二时钟信号端CLKB输入高电平，第三晶体管M3导通，将第一下拉控制节点PD1的电位上拉至高电平。在此情况下，第七晶体管M7和第八晶体管M8导通，其分别将上拉控制节点PU的电位和本级信号输出端Output的输出信号下拉至第二电压端VGL输入的低电平。这样一来，在非工作状态下，可以有效避免移位寄存器单元的上拉控制节点PU和本级信号输出端Output噪声的产生。

综上所述，第三阶段T3可以为该移位寄存器单元的复位阶段。

第四阶段T4，CLK＝1；CLKB＝0；PU＝0；PD1＝0；PD2＝1；Input＝0；Output＝0；Reset＝0。

第一信号输入端Input、第二信号输入端Reset均输入低电平，第一晶体管M1和第十一晶体管M11处于截止状态。上拉控制节点PU的电位为低电平，第五晶体管M5、第六晶体管M6以及第二晶体管M2处于截止状态。本级信号输出端Output无输出。

第二时钟信号端CLKB输入低电平，第三晶体管M3处于截止状态，第一下拉控制节点PD1的电位为低电平。在此情况下，第七晶体管M7和第八晶体管M8处于截止状态。

第一时钟信号端CLK输入高电平，第四晶体管M4导通，第二下拉控制节点PD2的电位被拉至高电平。在此情况下，第九晶体管M9和第十晶体管M10导通，其分别将上拉控制节点PU的电位和本级信号输出端Output的输出信号下拉至第二电压端VGL输入的低电平。这样一来，在非工作状态下，可以有效避免移位寄存器单元的上拉控制节点PU和本级信号输出端Output噪声的产生。

第五阶段T5，CLK＝0；CLKB＝1；PU＝0；PD1＝1；PD2＝0；Input＝0；Output＝0；Reset＝0。

与上述第四阶段T4不同之处在于，第一时钟信号端CLK输入低电平，第四晶体管M4处于截止状态，第二下拉控制节点PD2的电位为低电平。在此情况下，第九晶体管M9和第十晶体管M10处于截止状态。

第二时钟信号端CLKB输入高电平，第三晶体管M3导通，将第一下拉控制节点PD1的电位上拉至高电平。在此情况下，第七晶体管M7和第八晶体管M8导通，其分别将上拉控制节点PU的电位和本级信号输出端Output的输出信号下拉至第二电压端VGL输入的低电平。这样一来，在非工作状态下，可以有效避免移位寄存器单元的上拉控制节点PU和本级信号输出端Output噪声的产生。

需要说明的是，此后直到下一次第一信号输入端Input为高电平时，该移位寄存器单元重复T4和T5阶段，这一时期可以称为移位寄存器单元的非工作时间。在上述非工作时间内，第一下拉控制节点PD1和第二下拉控制节点PD2的电位被交替拉至高电平，从而使得第七晶体管M7、第八晶体管M8和第九晶体管M9、第十晶体管M10交替导通，以使得上拉控制节点PU的电位和本级信号输出端Output的输出信号，在上述非工作时间内，一直处于低电平。

而T1～T3阶段可以称为移位寄存器单元的工作时间。本级信号输出端Output只有在T2阶段，即移位寄存器的打开阶段，才输出高电平，其它非输出时间均无信号输出。

实施例四

进一步地，为了确保在T1～T3阶段之后，第一下拉控制节点PD1和第二下拉控制节点PD2的电位被交替拉至高电平。从而避免第一下拉控制节点PD1和第二下拉控制节点PD2的电位同时处于高电平，而导致其控制的晶体管长时间处于导通状态，以减小晶体管的寿命。本发明提供了另外一种移位寄存器单元的结构，如图6所示。

下拉控制模块30还可以包括：

第十二晶体管M12，其第一极连接第一下拉控制节点PD1，栅极连接第一时钟信号端CLB，第二极与第二电压端VGL相连接。

这样一来，当第一时钟信号端CLK输入高电平、第二时钟信号端CLKB输入低电平时(例如上述第四阶段T4)，第四晶体管M4导通，第二下拉控制节点PD2的电位被拉至高电平，使得第九晶体管M9、第十晶体管M10导通，以分别将上拉控制节点PU的电位和本级信号输出端Output的输出信号拉至低电平。

在此情况下，第一时钟信号端CLK输入高电平将第十二晶体管M12导通，以使得第一下拉控制节点PD1的电位被拉至第二电压端VGL输入的低电平。这样一来，即使第二时钟信号端CLKB误输入高电平，将第一下拉控制节点PD1的电位拉高，也可以通过第十二晶体管M12将第一下拉控制节点PD1的电位拉直低电平。从而确保第二下拉控制节点PD2的电位为高电平时，第一下拉控制节点PD1的电位为低电平。

在此基础上，下拉控制模块30还可以包括：

第十三晶体管M13，其第一极连接第二时钟信号端CLKB，栅极连接第二下拉控制节点PD2，第二极与第二电压端VGL相连接。

这样一来，当第二时钟信号端CLKB输入高电平、第一时钟信号端CLK输入低电平时(例如上述第五阶段T5)，第三晶体管M3导通，第一下拉控制节点PD1的电位被拉至高电平，使得第七晶体管M7、第八晶体管M8导通，以分别将上拉控制节点PU的电位和本级信号输出端Output的输出信号拉至低电平。

在此情况下，第二时钟信号端CLKB输入高电平将第十三晶体管M13导通，以使得第二下拉控制节点PD2的电位被拉至第二电压端VGL输入的低电平。这样一来，即使第一时钟信号端CLK误输入高电平，将第二下拉控制节点PD2的电位拉高，也可以通过第十三晶体管M13将第二下拉控制节点PD2的电位拉直低电平。从而确保第一下拉控制节点PD1的电位为高电平时，第二下拉控制节点PD2的电位为低电平。

这样一来，在T1～T3阶段之后，第一下拉控制节点PD1和第二下拉控制节点PD2的电位被交替拉至高电平。

需要说明的是，上述实施例中的晶体管均是以N型晶体管为例进行的说明，当均采用P型晶体管时。具体的工作过程可以参照上述N型晶体管构成的移位寄存器单元的工作原理，其中需要相应调整驱动信号的时序，此处不再赘述。

本发明实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路。具有与本发明前述实施例提供的栅极驱动电路相同的有益效果，由于栅极驱动电路在前述实施例中已经进行了详细说明，此处不再赘述。

该显示装置具体可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等任何具有显示功能的液晶显示产品或者部件。

本发明实施例提供一种移位寄存器单元的驱动方法，可以包括：

第一阶段T1，输入模块10通过第一信号输入端Input输入的信号将上拉控制节点PU的电位拉升至第一电压端VDD的电压，通过上拉模块20将第一电压端VDD的电压进行存储。

第二阶段T2，上拉控制节点PU控制上拉模块20将第一时钟信号端CLK输入的信号提供至本级信号输出端Output；下拉控制模块30将第一下拉控制节点PD1和第二下拉控制节点PD2的电位下拉至第二电压端VGL的电压。

第三阶段T3，复位模块60通过第二信号输入端Reset输入的信号将上拉控制节点PU的电位拉低至第三电压端VSS的电压。

下拉控制模块30通过第二时钟信号端CLKB将第一下拉控制节点PD1的电位上拉至第一电压端VDD的电压；第一下拉控制节点PD1通过第一下拉模块40将上拉控制节点PU的电位以及本级信号输出端Output的输出信号下拉至第二电压端VGL的电压。

第四阶段T4，下拉控制模块30通过第一时钟信号端CLK将第二下拉控制节点PD2的电位上拉至第一电压端VDD的电压；第二下拉控制节点PD2通过第二下拉模块50将上拉控制节点PU的电位以及本级信号输出端Output的输出信号下拉至第二电压端VGL的电压。

第五阶段T5，下拉控制模块30通过第二时钟信号端CLKB将第一下拉控制节点PD1的电位上拉至第一电压端VDD的电压；第一下拉控制节点PD1通过第一下拉模块40将上拉控制节点PU的电位以及本级信号输出端Output的输出信号下拉至第二电压端VGL的电压。

此后直到下一次第一信号输入端Input为高电平时，该移位寄存器单元重复T4和T5阶段，这一时期可以称为移位寄存器单元的非工作时间。在上述非工作时间内，第一下拉控制节点PD1和第二下拉控制节点PD2的电位被交替拉至高电平，从而使得第七晶体管M7、第八晶体管M8和第九晶体管M9、第十晶体管M10交替导通，以使得上拉控制节点PU的电位和本级信号输出端Output的输出信号，在上述非工作时间内，一直处于低电平。而T1～T3阶段可以称为移位寄存器单元的工作时间。本级信号输出端Output只有在T2阶段，即移位寄存器的打开阶段，才输出高电平，其它非输出时间均无信号输出。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种移位寄存器单元，其特征在于，包括：输入模块、上拉模块、下拉控制模块、第一下拉模块、第二下拉模块以及复位模块；

所述输入模块，分别连接第一信号输入端、第一电压端、上拉控制节点，用于根据所述第一信号输入端输入的信号控制所述上拉控制节点的电位；

所述上拉模块，分别连接第一时钟信号端、所述上拉控制节点以及本级信号输出端，用于在所述上拉控制节点的控制下使得所述本级信号输出端输出所述第一时钟信号端的信号；

所述下拉控制模块，分别连接所述第一时钟信号端、第二时钟信号端、所述上拉控制节点、第一下拉控制节点、第二下拉控制节点以及第二电压端；用于通过所述上拉控制节点的电位、以及所述第一时钟信号端和所述第二时钟信号端输入的信号，控制所述第一下拉控制节点和所述第二下拉控制节点的电位；

所述第一下拉模块，分别连接所述第一下拉控制节点、所述第二电压端、所述上拉控制节点以及所述本级信号输出端；用于在所述第一下拉控制节点的控制下分别将所述上拉控制节点的电位和所述本级信号输出端输出的信号下拉为低电平；

所述第二下拉模块，分别连接所述第二下拉控制节点、所述第二电压端、所述上拉控制节点以及所述本级信号输出端；用于在所述第二下拉控制节点的控制下分别将所述上拉控制节点的电位和所述本级信号输出端输出的信号下拉为低电平；

所述复位模块，分别连接第二信号输入端、所述上拉控制节点以及第三电压端；用于根据所述第二信号输入端输入的信号复位所述上拉控制节点的电位。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：

第一晶体管，其第一极连接所述第一电压端，栅极连接所述第一信号输入端，第二极与所述上拉控制节点相连接。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述上拉模块包括：

第二晶体管，其第一极连接所述第一时钟信号端，栅极连接所述上拉控制节点，第二极与所述本级信号输出端相连接；

电容，其一端与所述第二晶体管的栅极相连接，另一端连接所述本级信号输出端。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉控制模块包括：

第三晶体管，其第一极和栅极连接所述第二时钟信号端，第二极与所述第一下拉控制节点相连接；

第四晶体管，其第一极和栅极连接所述第一时钟信号端，第二极与所述第二下拉控制节点相连接；

第五晶体管，其第一极连接所述第一下拉控制节点，栅极连接所述上拉控制节点，第二极与所述第二电压端相连接；

第六晶体管，其第一极连接所述第二下拉控制节点，栅极连接所述上拉控制节点，第二极与所述第二电压端相连接。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一下拉模块包括：

第七晶体管，其第一极连接所述上拉控制节点，栅极连接所述第一下拉控制节点，第二极与所述第二电压端相连接；

第八晶体管，其第一极连接所述本级信号输出端，栅极连接所述第一下拉控制节点，第二极与所述第二电压端相连接。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第二下拉模块包括：

第九晶体管，其第一极连接所述上拉控制节点，栅极连接所述第二下拉控制节点，第二极与所述第二电压端相连接；

第十晶体管，其第一极连接所述本级信号输出端，栅极连接所述第二下拉控制节点，第二极与所述第二电压端相连接。

7.根据权利要求6所述的移位寄存器单元，其特征在于，所述复位模块包括：

第十一晶体管，其第一极连接所述第三电压端，栅极连接所述第二信号输入端，第二极与所述上拉控制节点相连接。

8.根据权利要求7所述的移位寄存器单元，其特征在于，所述下拉控制模块还包括：

第十二晶体管，其第一极连接所述第一下拉控制节点，栅极连接所述第一时钟信号端，第二极与所述第二电压端相连接。

9.根据权利要求7或8所述的移位寄存器单元，其特征在于，所述下拉控制模块还包括：

第十三晶体管，其第一极连接所述第二时钟信号端，栅极连接所述第二下拉控制节点，第二极与所述第二电压端相连接。

10.一种栅极驱动电路，其特征在于，包括多级如权利要求1至9任一项所述的移位寄存器单元；

除第一级移位寄存器单元外，其余每个移位寄存器单元的第一信号输入端与其相邻的上一级移位寄存器单元的本级信号输出端相连接；

除最后一级移位寄存器单元外，其余每个移位寄存器单元的第二信号输入端与其相邻的下一级移位寄存器单元的本级信号输出端相连接。

11.一种显示器件，其特征在于，包括如权利要求10所述的栅极驱动电路。

12.一种移位寄存器单元的驱动方法，其特征在于，包括：

第一阶段，输入模块通过第一信号输入端输入的信号将上拉控制节点的电位拉升至第一电压端的电压，通过上拉模块将所述第一电压端的电压进行存储；

第二阶段，所述上拉控制节点控制所述上拉模块将所述第一时钟信号端输入的信号提供至本级信号输出端；下拉控制模块将第一下拉控制节点和第二下拉控制节点的电位下拉至第二电压端的电压；

第三阶段，复位模块通过第二信号输入端输入的信号将所述上拉控制节点的电位拉低至第三电压端的电压；

所述下拉控制模块通过第二时钟信号端将所述第一下拉控制节点的电位上拉至所述第一电压端的电压；所述第一下拉控制节点通过第一下拉模块将所述上拉控制节点的电位以及所述本级信号输出端的输出信号下拉至所述第二电压端的电压；

第四阶段，所述下拉控制模块通过所述第一时钟信号端将所述第二下拉控制节点的电位上拉至所述第一电压端的电压；所述第二下拉控制节点通过第二下拉模块将所述上拉控制节点的电位以及所述本级信号输出端的输出信号下拉至所述第二电压端的电压；

第五阶段，所述下拉控制模块通过所述第二时钟信号端将所述第一下拉控制节点的电位上拉至所述第一电压端的电压；所述第一下拉控制节点通过所述第一下拉模块将所述上拉控制节点的电位以及所述本级信号输出端的输出信号下拉至所述第二电压端的电压。