CN114677984A - 移位寄存单元及其驱动方法、栅极驱动电路、显示设备 - Google Patents

Abstract

本申请提供一种移位寄存单元及其驱动方法、栅极驱动电路、显示设备。移位寄存单元包括输入模块、输出模块、储能模块、第一下拉模块和第二下拉模块。输入模块与输入端、上拉节点都电连接；输出模块与时钟信号端、输出端、上拉节点都电连接；储能模块的两端分别与上拉节点、输出端电连接；第一下拉模块与第一下拉节点、第一信号端、输出端都电连接；第二下拉模块与上拉节点、第一下拉节点、第一信号端都电连接。本申请的移位寄存单元，通过增加第一下拉模块，保证第二下拉模块在第二阶段保持关闭，降低漏电流，从而使得上拉节点的电压能够顺利抬升至并稳定地保持在期望的第二电压，保证显示面板灰阶亮度显示正常。

Description

移位寄存单元及其驱动方法、栅极驱动电路、显示设备

技术领域

本申请涉及显示技术领域，具体而言，本申请涉及一种移位寄存单元及其驱动方法、栅极驱动电路、显示设备。

背景技术

移位寄存器通常包括多个级联的移位寄存单元，每个移位寄存单元用于驱动一行像素单元，由该多个级联的移位寄存单元可以实现对显示面板中各行像素单元的逐行扫描驱动，以显示图像。

传统的移位寄存单元的下拉模块由于漏电流存在，会在储能模块工作时导致上拉节点的电压无法抬升至预设电压值，尤其是在高刷新率面板应用时，由于像素充电时间短，需要保证上拉节点的电压的质量，从而使像素TFT(Thin Film Transistor，薄膜晶体管)完全打开，以便保证像素充电率，若上拉节点的电压无法达到预设电压值或存在压降等问题，会导致在较短的时间内无法达到预定的充电效率，从而导致像素充电不足，显示面板灰阶亮度显示异常或出现暗线等不良。

发明内容

本申请针对现有方式的缺点，提出一种移位寄存单元及其驱动方法、栅极驱动电路、显示设备，用以解决现有技术由于漏电流问题，存在上拉节点的电压无法抬升至预设电压值，会导致在较短的时间内无法达到预定的充电效率，从而导致像素充电不足，显示面板灰阶亮度显示异常的技术问题。

第一方面，本申请实施例提供了一种移位寄存单元，包括：

输入模块，与输入端、上拉节点都电连接；

输出模块，与时钟信号端、输出端、上拉节点都电连接；

储能模块，两端分别与上拉节点、输出端电连接；

第一下拉模块，与第一下拉节点、第一信号端、输出端都电连接；

第二下拉模块，与上拉节点、第一下拉节点、第一信号端都电连接；

在第一阶段，输入模块导通，将输入端的第一电压传输至上拉节点，输出模块根据第一电压导通；

在第二阶段，输入模块关断，输出模块用于将时钟信号端的高电平的时钟信号输出至输出端；第一下拉模块用于根据高电平的时钟信号导通，将第一信号端的第三电压传输至第一下拉节点，第二下拉模块根据第三电压保持在关闭状态，使得储能模块根据高电平的时钟信号，将上拉节点从第一电压抬升至并保持在第二电压。

第二方面，本申请实施例提供了一种栅极驱动电路，包括至少两个级联的如第一方面的移位寄存单元；

每级所述移位寄存单元的输出端与下一级移位寄存单元的输入端电连接；

每级所述移位寄存单元的复位信号端与下一级移位寄存单元的输出端电连接。

第三方面，本申请实施例提供了一种显示设备，包括如第二方面的栅极驱动电路。

第四方面，本申请实施例提供了一种根据如第一方面提供的移位寄存单元的驱动方法，包括：

在第一阶段，输入模块导通，将输入端的第一电压传输至上拉节点，输出模块根据第一电压导通；

在第二阶段，输入模块关断，输出模块将时钟信号端的高电平的时钟信号输出至输出端；第一下拉模块根据高电平的时钟信号导通，将第一信号端的第三电压传输至第一下拉节点，第二下拉模块根据第三电压保持在关闭状态，使得储能模块根据高电平的时钟信号，将上拉节点从第一电压抬升至并保持在第二电压。

本申请实施例提供的技术方案，至少具有如下有益效果：

本申请实施例提供的移位寄存单元，在第二阶段，第一下拉模块用于根据高电平的时钟信号导通，将第一信号端的第三电压传输至第一下拉节点，第二下拉模块根据第三电压保持在关闭状态，第二下拉模块根据第三电压保持在关闭状态，能够降低第二下拉模块的漏电流，从而保证上拉节点的电压能够抬升到并保持在期望的第二电压，从而确保输出模块能够完全导通，使得输出端传送高电平的时钟信号作为驱动信号(即Gate信号)至显示面板的显示区域对应的行像素单元，每个像素单元包括若干TFT和存储电容，从而使得像素单元中的TFT能够完全打开，完成对像素单元中的存储电容的充电，保证显示面板灰阶亮度显示正常。

也就是说，本申请实施例提供的移位寄存单元，通过增加第一下拉模块，保证第二下拉模块在第二阶段保持关闭降低漏电流，从而使得上拉节点的电压能够达到顺利抬升并稳定保持在期望的第二电压，从而在较短时间内能够对像素充电充足，能够提高对像素的充电效率，保证显示面板灰阶亮度显示正常，尤其是在高刷新率面板应用时，由于像素充电时间短，本申请实施例能够保证上拉节点的电压的质量，从而使像素TFT完全打开，以便保证像素充电效率。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本申请实施例提供的一种移位寄存单元的架构示意图；

图2为本申请实施例提供的另一种移位寄存单元的架构示意图；

图3为本申请实施例提供的又一种移位寄存单元的架构示意图；

图4为本申请实施例提供的一种移位寄存单元的电路原理图；

图5a为传统的一种移位寄存单元的上拉节点PU的电压仿真效果示意图；

图5b为本申请实施例提供的一种移位寄存单元的上拉节点PU的电压仿真效果示意图；

图6为本申请实施例提供的一种栅极驱动电路的结构示意图。

附图标记：

10-输入模块，11-输出模块，12-储能模块；

13-第一下拉模块，14-第二下拉模块，15-第三下拉模块，16-第四下拉模块；

17-第五下拉模块，18-第六下拉模块，19-第七下拉模块，20-第八下拉模块；

21-第九下拉模块，22-第十下拉模块。

具体实施方式

下面详细描述本申请，本申请实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

本申请发明人进行研究发现，传统的移位寄存单元的下拉模块(TFT，Thin FilmTransistor，薄膜晶体管)由于漏电流存在，下拉模块(TFT)无法完全关闭，会导致上拉节点的电压无法抬升至预设电压值或拉升速度慢，在高刷新率面板设计时，会导致输出的电压值偏低，从而使得像素单元中的TFT无法完全打开，在高刷新率面板设计较短的充电时间内，无法完成对像素单元中的存储电容的充电，从而产生灰阶异常。

本申请提供的一种移位寄存单元及其驱动方法、栅极驱动电路、显示设备，旨在解决现有技术的如上技术问题。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

本申请实施例提供了一种移位寄存单元，如图1所示，移位寄存单元包括：输入模块10、输出模块11、储能模块12、第一下拉模块13、第二下拉模块14、输入端INPUT、输出端OUTPUT、上拉节点PU和第一下拉节点PD1。

输入模块10，与输入端INPUT、上拉节点PU都电连接。

输出模块11，与时钟信号端CLK、输出端OUTPUT、上拉节点PU都电连接。

储能模块12，两端分别与上拉节点PU、输出端OUTPUT电连接。

第一下拉模块13、与第一下拉节点PD1、第一信号端VGL、输出端OUTPUT都电连接。

第二下拉模块14，与上拉节点PU、第一下拉节点PD1、第一信号端VGL都电连接。

在第一阶段T1，输入模块10导通，将输入端INPUT的第一电压传输至上拉节点PU，并对储能模块12进行充电，输出模块11根据上拉节点PU的第一电压导通。

在第二阶段T2，输入模块10关断，输出模块11用于将时钟信号端CLK的高电平的时钟信号输出至输出端OUTPUT；第一下拉模块13用于根据输出端OUTPUT的高电平的时钟信号导通，将第一信号端VGL的第三电压传输至第一下拉节点PD1，第二下拉模块14根据第一下拉节点PD1的第三电压保持在关闭状态，使得储能模块12根据高电平的时钟信号，以自举方式将上拉节点PU从第一电压抬升至并保持在第二电压。第一电压大于第三电压。

本申请实施例提供的移位寄存单元，在第二阶段，第一下拉模块13用于根据高电平的时钟信号导通，将第一信号端的第三电压传输至第一下拉节点，第二下拉模块14根据第三电压保持在关闭状态，第二下拉模块14根据第三电压保持在关闭状态，能够降低第二下拉模块14的漏电流，从而保证上拉节点的电压能够抬升到并保持在期望的第二电压，从而确保输出模块11能够完全导通，使得输出端传送高电平的时钟信号作为驱动信号(即Gate信号)至显示面板的显示区域对应的行像素单元，每个像素单元包括若干TFT和存储电容，从而使得像素单元中的TFT能够完全打开，完成对像素单元中的存储电容的充电，保证显示面板灰阶亮度显示正常。

也就是说，本申请实施例提供的移位寄存单元，通过增加第一下拉模块13，保证第二下拉模块14在第二阶段保持关闭，降低漏电流，从而使得上拉节点的电压能够达到顺利抬升并稳定保持在期望的第二电压，从而在较短时间内能够对像素充电充足，能够提高对像素的充电效率，保证显示面板灰阶亮度显示正常，尤其是在高刷新率面板应用时，由于像素充电时间短，本申请实施例能够保证上拉节点的电压的质量，从而使像素TFT完全打开，以便保证像素充电效率。

在一些实施例中，如图1所示，移位寄存单元还包括：第三下拉模块15和第二信号端VDD1。

第三下拉模块15，与第二信号端VDD1、上拉节点PU、第一下拉节点PD1、第一信号端VGL都电连接。

在第一阶段T1，第三下拉模块15用于根据第一电压，将第一下拉节点PD1与第一信号端VGL导通，使得第一下拉节点PD1的电压变为第三电压；第二下拉模块14用于根据第一下拉节点PD1的第三电压关闭。

在第二阶段T2，第三下拉模块15用于根据上拉节点PU的第二电压，保持第一下拉节点PD1与第一信号端VGL之间的导通状态，使得第一下拉节点PD1的电平保持为第三电压；第二下拉模块14根据第一下拉节点PD1的第三电压保持关闭。

在一些实施例中，如图2所示，移位寄存单元还包括：第四下拉模块16，与第一下拉节点PD1、输出端OUTPUT、第一信号端VGL都电连接；

在第一阶段T1，第四下拉模块16用于根据第一下拉节点PD1的第三电压关闭；

在第二阶段T2，第四下拉模块16用于根据第一下拉节点PD1的第三电压保持关闭。

在一些实施例中，如图2所示，移位寄存单元还包括：第五下拉模块17、第六下拉模块18和第二下拉节点PD2；

第五下拉模块17，与第二下拉节点PD2、第一信号端VGL、输出端OUTPUT都电连接。

第六下拉模块18，与上拉节点PU、第二下拉节点PD2、第一信号端VGL都电连接。

在第一阶段T1，输入模块10导通，将输入端的第一电压传输至上拉节点PU，并对储能模块12进行充电，输出模块11根据上拉节点PU的第一电压导通；

在第二阶段T2，输入模块10关断，输出模块11用于将时钟信号端CLK的高电平的时钟信号输出至输出端OUTPUT；第五下拉模块17用于根据输出端OUTPUT的高电平的时钟信号导通，将第一信号端VGL的第三电压传输至第二下拉节点，第六下拉模块18根据第二下拉节点PD2的第三电压保持在关闭状态，使得储能模块12根据高电平的时钟信号，以自举方式将上拉节点PU从第一电压抬升至并保持在第二电压。第一电压大于第三电压。

在一些实施例中，如图2所示，移位寄存单元还包括：第七下拉模块19和第三信号端VDD2。

第七下拉模块19，与第三信号端VDD2、上拉节点PU、第二下拉节点PD2、第一信号端VGL都电连接。

在第一阶段T1，第七下拉模块19根据上拉节点PU的第一电压，将第二下拉节点PD2与第一信号端VGL导通，使得第二下拉节点PD2的电平信号为第三电压；第六下拉模块18根据第二下拉节点PD2的第三电压关闭。

在第二阶段T2，第七下拉模块19根据上拉节点PU的第二电压，将第二下拉节点PD2与第一信号端VGL保持导通，使得第二下拉节点PD2的电平信号为第三电压；第六下拉模块18根据第二下拉节点PD2的第三电压保持关闭。

可选地，第三下拉模块15和第七下拉模块19均为直流降噪模块，并且是交替工作的直流降噪模块。当第二信号端VDD1为高电平时，第三信号端VDD2为低电平，第三下拉模块15工作，第七下拉模块19不工作；当第三信号端VDD2为高电平时，第二信号端VDD1为低电平，第三下拉模块15不工作，第七下拉模块19工作；通过交替工作延长TFT的寿命。

例如，在移位寄存单元的第一个工作周期时，第二信号端VDD1为高电平，第三信号端VDD2为低电平，第三下拉模块15工作，第七下拉模块19不工作。

在移位寄存单元的第二个工作周期时，第二信号端VDD1为低电平，第三信号端VDD2为高电平，第三下拉模块15不工作，第七下拉模块19工作。

在移位寄存单元的第三个工作周期时，第二信号端VDD1为高电平，第三信号端VDD2为低电平，第三下拉模块15工作，第七下拉模块19不工作；

在移位寄存单元的第四个工作周期时，第二信号端VDD1为低电平，第三信号端VDD2为高电平，第三下拉模块15不工作，第七下拉模块19工作。

依次类推，在移位寄存单元的第奇数个工作周期时，第二信号端VDD1为高电平，第三信号端VDD2为低电平，第三下拉模块15工作，第七下拉模块19不工作；在移位寄存单元的第偶数个工作周期时，第二信号端VDD1为低电平，第三信号端VDD2为高电平，第三下拉模块15不工作，第七下拉模块19工作；以实现第三下拉模块15和第七下拉模块19的交替工作，从而能够延长TFT的寿命。

或者，也可以在移位寄存单元的第奇数个工作周期时，第二信号端VDD1为低电平，第三信号端VDD2为高电平，第三下拉模块15不工作，第七下拉模块19工作；在移位寄存单元的第偶数个工作周期时，第二信号端VDD1为高电平，第三信号端VDD2为低电平，第三下拉模块15工作，第七下拉模块19不工作；以实现第三下拉模块15和第七下拉模块19的交替工作，从而能够延长TFT的寿命。

需要说明的是，移位寄存单元的一个工作周期包括第一阶段T1和第二阶段T2。

在一些实施例中，移位寄存单元的一个工作周期还可以包括第三阶段T3(例如复位阶段)。

在一些实施例中，如图2所示，移位寄存单元还包括：

第八下拉模块20，与第二下拉节点PD2、输出端OUTPUT、第一信号端VGL都电连接。

在第一阶段T1，第八下拉模块20用于根据第二下拉节点PD2的第三电压关闭。

在第二阶段T2，第八下拉模块20用于根据第二下拉节点PD2的第三电压保持关闭。

在一些实施例中，如图3所示，移位寄存单元还包括：第九下拉模块21和复位信号端RESET。

第九下拉模块21，与上拉节点PU、第一信号端VGL、复位信号端RESET都电连接。

在一些实施例中，如图3所示，移位寄存单元还包括：第十下拉模块22和使能信号端EN。

第十下拉模块22，与输出端OUTPUT、第一信号端VGL、使能信号端EN都电连接。

在具体实施时，各晶体管可以为TFT(Thin Film Transistor，薄膜晶体管)。

可选地，各晶体管可以均为P型TFT，或者各晶体管可以均为N型TFT，本申请不做特别的限定。

下面介绍各功能模块中器件之间的电连接关系，以各晶体管均为N型TFT为例进行说明。

示例性地，如图4所示，输入模块10包括：第三晶体管M3；第三晶体管M3的栅极和漏极，都与输入端INPUT电连接；第三晶体管M3的源极与上拉节点PU电连接。

示例性地，如图4所示，输出模块11包括：第四晶体管M4；第四晶体管M4的漏极与时钟信号端CLK电连接，第四晶体管M4的源极与输出端OUTPUT电连接，第四晶体管M4的栅极与上拉节点PU电连接。

示例性地，如图4所示，储能模块12包括：电容C1；电容C1的两端分别电连接上拉节点PU和输出端OUTPUT。

示例性地，如图4所示，第一下拉模块13包括：第一晶体管M1；第一晶体管M1的栅极与输出端OUTPUT电连接，第一晶体管M1的漏极与第一下拉节点PD1电连接，第一晶体管M1的源极与第一信号端VGL电连接。

示例性地，如图4所示，第三下拉模块15包括：第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。第八晶体管M8的栅极和漏极，都与第二信号端VDD1电连接，第八晶体管M8的源极与第一节点PDCN1电连接；第五晶体管M5的漏极与第二信号端VDD1电连接，第五晶体管M5的栅极与第一节点PDCN1电连接，第五晶体管M5的源极与第一下拉节点PD1电连接；第六晶体管M6的漏极与第一下拉节点PD1电连接，第六晶体管M6的源极与第一信号端VGL电连接，第六晶体管M6的栅极与上拉节点PU电连接；第七晶体管M7的漏极与第一节点PDCN1电连接，第七晶体管M7的源极与第一信号端VGL电连接，第七晶体管M7的栅极与上拉节点PU电连接。

示例性地，如图4所示，第二下拉模块14包括：第九晶体管M9；第九晶体管M9的漏极与上拉节点PU电连接，第九晶体管M9的源极与第一信号端VGL电连接，第九晶体管M9的栅极与第一下拉节点PD1电连接。

示例性地，如图4所示，第四下拉模块16包括：第十一晶体管M11；第十一晶体管M11的漏极与输出端OUTPUT电连接，第十一晶体管M11的源极与第一信号端VGL电连接，第十一晶体管M11的栅极与第一下拉节点PD1电连接。

示例性地，如图4所示，第五下拉模块17包括：第二晶体管M2；第二晶体管M2的栅极与输出端OUTPUT电连接，第二晶体管M2的漏极与第二下拉节点PD2电连接，第二晶体管M2的源极与第一信号端VGL电连接。

示例性地，如图4所示，第七下拉模块19包括：第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16。第十六晶体管M16的栅极和漏极，都与第三信号端VDD2电连接，第十六晶体管M16的源极与第二节点PDCN2电连接；第十三晶体管M13的漏极与第三信号端VDD2电连接，第十三晶体管M13的栅极与第二节点PDCN2电连接，第十三晶体管M13的源极与第二下拉节点PD2电连接；第十四晶体管M14的漏极与第二下拉节点PD2电连接，第十四晶体管M14的源极与第一信号端VGL电连接，第十四晶体管M14的栅极与上拉节点PU电连接；第十五晶体管M15的漏极与第二节点PDCN2电连接，第十五晶体管M15的源极与第三信号端VGL电连接，第十五晶体管M15的栅极与上拉节点PU电连接。

示例性地，如图4所示，第六下拉模块18包括：第十晶体管M10；第十晶体管M10的漏极与上拉节点PU电连接，第十晶体管M10的源极与第一信号端VGL电连接，第十晶体管M10的栅极与第二下拉节点PD2电连接。

示例性地，如图4所示，第八下拉模块20包括：第十二晶体管M12；第十二晶体管M12的漏极与输出端OUTPUT电连接，第十二晶体管M12的源极与第一信号端VGL电连接，第十二晶体管M12的栅极与第二下拉节点PD2电连接。

示例性地，如图4所示，第九下拉模块21包括：第十七晶体管M17；第十七晶体管M17的漏极与上拉节点PU电连接，第十七晶体管M17的源极与第一信号端VGL电连接，第十七晶体管M17的栅极与复位信号端RESET电连接。

示例性地，如图4所示，第十下拉模块22包括：第十八晶体管M18；第十八晶体管M18的漏极与输出端OUTPUT电连接，第十八晶体管M18的源极与第一信号端VGL电连接，第十八晶体管M18的栅极与使能信号端EN电连接。

参照图4和图5b所示，仅作为示例，介绍移位寄存单元的工作原理。在移位寄存单元的一个工作周期，当第二信号端VDD1为高电平，第三信号端VDD2为低电平的情况下，即晶体管M13、M14、M15、M16、M2、M12、M10均不工作，时钟信号端CLK的信号为固定频率的时钟信号。

在第一阶段T1，输入端INPUT的信号为高电平，时钟信号端CLK的信号为低电平，复位信号端RESET的信号为低电平；使能信号端EN的信号为低电平。M3导通，将输入端INPUT的第一电压V1传输至上拉节点PU，并对C1进行充电，M4根据上拉节点PU的第一电压V1导通，输出端OUTPUT输出低电平的时钟信号。基于上拉节点PU的第一电压V1，M6、M7、M8均导通，将第一下拉节点PD1与第一信号端VGL导通，使得第一下拉节点PD1的电压变为第三电压，M9、M11根据第一下拉节点PD1的第三电压关闭；M17基于复位信号端RESET的信号为低电平关闭；M18基于使能信号端EN的信号为低电平关闭。

在第二阶段T2，输入端INPUT的信号为低电平，时钟信号端CLK的信号为高电平，复位信号端RESET的信号为低电平；使能信号端EN的信号为低电平。M4将时钟信号端CLK的高电平的时钟信号输出至输出端OUTPUT，输出端OUTPUT输出高电平的时钟信号。M1根据输出端OUTPUT的高电平的时钟信号将第一下拉节点PD1与第一信号端VGL导通，将第一下拉节点PD1的电压进一步拉向第一信号端VGL的第三电压，使得M9根据第一下拉节点PD1的第三电压保持在关闭状态。C1根据高电平的时钟信号，以自举方式将上拉节点PU从第一电压V1抬升至第二电压V2，第一电压V1大于第三电压。

在第二阶段T2，通过M1将第一下拉节点PD1的电压钳制在第三信号端VGL的第三电压上，从而保证M9关闭，降低M9的漏电流，保证输入端INPUT的信号对PU点的充电，保证了上拉节点PU的电压抬升正常，从而保证上拉节点PU的电压能够达到预设电压值。M6、M7、M8均保持导通，M9、M11均保持关闭，保证了输出端OUTPUT的信号的稳定输出，M17、M18均保持关闭。

本申请实施例通过增加M1，M1的栅极电连接OUTPUT，M1的漏极电连接PD1，M1的源极电连接VGL，即当OUTPUT的信号为高电平的时钟信号时，M1打开(即导通)，PD1的电压可通过M1保证拉低至VGL的第三电平(具体为低电平)，从而保证M9关闭，降低M9的漏电流。

同理，当第二信号端VDD1为低电平，第三信号端VDD2为高电平的情况下，即晶体管M5、M6、M7、M8、M1、M9、M11均不工作的情况下，通过增加M2，M2的栅极电连接OUTPUT，M2的漏极电连接PD2，M2的源极电连接VGL，即当OUTPUT的信号为高电平的时钟信号时，M2打开(即导通)，PD2的电压可通过M2进一步拉低，从而保证M10关闭，降低M10的漏电流。

本申请实施例能够保证PU的电压能够抬升到预设电压值，从而在较短的时间内能够达到预定的充电效率，保证像素充电充足，显示面板灰阶亮度显示正常，尤其是在高刷新率面板应用时，由于像素充电时间短，本申请实施例能够保证上拉节点的电压的质量，从而使像素TFT完全打开，以便保证像素充电率。

参见图5a和图5b，图5a为传统的一种移位寄存单元的上拉节点PU的电压仿真效果示意图，图5b为本申请实施例提供的一种移位寄存单元的上拉节点PU的电压仿真效果示意图。图5a和图5b中，横坐标轴表示时间(Time)，单位是毫秒(ms)。纵坐标轴表示上拉节点PU的电压，单位是伏特(V)，T1表示第一阶段，T2表示第二阶段。

在图5a中，传统的移位寄存单元的下拉模块(M9)，在实际工作中，由于TFT漏电流的存在，下拉模块(M9)无法完全关闭，会导致上拉节点PU的电压无法抬升至预设电压值或拉升速度慢，在高刷新率面板设计时，会导致输出端OUTPUT输出的驱动信号(即Gate信号)的电压值偏低。输出端OUTPUT输出的驱动信号(即Gate信号)传送至显示面板显示区域对应的一行像素单元，每个像素单元包括若干TFT和存储电容，若输出端OUTPUT输出的驱动信号(即Gate信号)的电压值偏低，会导致像素单元中的TFT无法完全打开，尤其在高刷新率面板设计较短的充电时间内，无法完成对像素单元中的存储电容的充电，从而产生灰阶异常。

结合图4和图5b所示，在INPUT的信号对上拉节点PU完成第一次充电后，上拉节点PU为第一电压V1，M4打开(导通)，当OUTPUT为高电平的时钟信号时，由于电容C1的自举作用，上拉节点PU的电压二次拉升至第二电压V2，但是传统的设计由于TFT漏电流的存在，M9或M10无法完全关闭，会导致上拉节点PU的电压难以保持，存在持续的压降现象(如图5a)，本申请实施例通过在OUTPUT的信号为高电平的时钟信号时，将M1或M2打开，将PD1或PD2的电压进一步拉低，从而确保M9或M10彻底关闭，从而降低上拉节点PU的压降(如图5b)，确保M4彻底打开，OUTPUT的高电平的时钟信号可以充分拉升OUTPUT输出的电压，使得像素区域TFT的栅极电压达到预设值，保证充电效率，保证显示面板灰阶亮度显示正常。

本申请实施例提供的移位寄存单元，可应用于高刷新率的LCD面板，通过增加放电单元(M1和M2)，保证上拉节点PU的电压拉升效果，从而保证移位寄存单元输出的电压的质量，保证像素区域TFT充分打开，保证充电效率。

基于同一发明构思，本申请实施例提供了一种栅极驱动电路，如图6所示，栅极驱动电路包括至少两个级联的移位寄存单元，该移位寄存单元为上述任一实施例提供的移位寄存单元。栅极驱动电路用于驱动显示面板中的各像素单元，以显示图像。

每级移位寄存单元的输出端OUTPUT与下一级移位寄存单元的输入端INPUT电连接。

每级移位寄存单元的复位信号端RESET与下一级移位寄存单元的输出端OUTPUT电连接。

如图6所示，SR1、SR2、SR3……分别表示第一级移位寄存单元、第二级移位寄存单元、第三级移位寄存单元……。每级移位寄存单元可以包括输入端INPUT、输出端OUTPUT、复位信号端RESET、第一信号端VGL、第二信号端VDD1、第三信号端VDD2、时钟信号端CLK和使能信号端EN。

例如，第一级移位寄存单元SR1的输出端OUTPUT与第二级移位寄存单元SR2的输入端INPUT电连接，第二级移位寄存单元SR2的输入端INPUT接收来自第一级移位寄存单元SR1的输出端OUTPUT输出的信号，作为第二级移位寄存单元SR1的输入信号。

第一级移位寄存单元SR1的复位信号端RESET与第二极移位寄存单元SR2的输出端OUTPUT电连接，第一级移位寄存单元SR1的复位信号端RESET接收来自第二级移位寄存单元的输出端OUTPUT输出的信号，作为第一级移位寄存单元SR1的复位信号，以对第一级移位寄存单元SR1的上拉节点PU进行复位。依次类推，实现各移位寄存单元级联。

每级移位寄存单元用于驱动一行像素单元，由该多个级联的移位寄存器单元可以实现对显示面板中各行像素单元的逐行扫描驱动，以显示图像。

本申请实施例提供的栅极驱动电路，能够对显示面板中的各行像素单元进行逐行驱动，以显示图像。此外，本申请实施例提供的栅极驱动电路还能够提高对像素的充电效率，保证显示面板灰阶亮度显示正常，尤其是在高刷新率面板应用时，由于像素充电时间短，本申请实施例能够保证上拉节点的电压的质量，从而使像素TFT完全打开，以便保证像素充电效率。

基于同一发明构思，本申请实施例提供了一种显示设备，包括如上述任一实施例提供的栅极驱动电路和显示面板。

栅极驱动电路与显示面板电连接，用于驱动显示面板中的各像素单元，以显示图像。

栅极驱动电路的每级移位寄存单元与显示面板中的一行像素单元电连接。

基于同一发明构思，本申请实施例提供了一种根据如上述任一实施例提供的移位寄存单元的驱动方法，包括：

在第一阶段，输入模块导通，将输入端的第一电压传输至上拉节点，输出模块根据所述第一电压导通；

在第二阶段，所述输入模块关断，所述输出模块将时钟信号端的高电平的时钟信号输出至所述输出端；所述第一下拉模块根据所述高电平的时钟信号导通，将所述第一信号端的第三电压传输至所述第一下拉节点，所述第二下拉模块根据所述第三电压保持在关闭状态，使得所述储能模块根据所述高电平的时钟信号，以自举方式将所述上拉节点从第一电压抬升至并保持在第二电压。

应用本申请实施例，至少能够实现如下有益效果：

(1)本申请实施例提供的移位寄存单元，在第二阶段，第一下拉模块13用于根据高电平的时钟信号导通，将第一信号端的第三电压传输至第一下拉节点，第二下拉模块14根据第三电压保持在关闭状态，第二下拉模块14根据第三电压保持在关闭状态，能够降低第二下拉模块14的漏电流，从而保证上拉节点的电压能够抬升到并保持在期望的第二电压，从而确保输出模块11能够完全导通，使得输出端传送高电平的时钟信号作为驱动信号(即Gate信号)至显示面板的显示区域对应的行像素单元，每个像素单元包括若干TFT和存储电容，从而使得像素单元中的TFT能够完全打开，完成对像素单元中的存储电容的充电，保证显示面板灰阶亮度显示正常。

也就是说，本申请实施例提供的移位寄存单元，通过增加第一下拉模块13，保证第二下拉模块14在第二阶段保持关闭降低漏电流，从而使得上拉节点的电压能够达到顺利抬升并稳定保持在期望的第二电压，从而在较短时间内能够对像素充电充足，能够提高对像素的充电效率，保证显示面板灰阶亮度显示正常，尤其是在高刷新率面板应用时，由于像素充电时间短，本申请实施例能够保证上拉节点的电压的质量，从而使像素TFT完全打开，以便保证像素充电效率。

(2)在移位寄存单元的第奇数个工作周期时，第二信号端VDD1为高电平，第三信号端VDD2为低电平，第三下拉模块15工作，第七下拉模块19不工作；在移位寄存单元的第偶数个工作周期时，第二信号端VDD1为低电平，第三信号端VDD2为高电平，第三下拉模块15不工作，第七下拉模块19工作；以实现第三下拉模块15和第七下拉模块19的交替工作，从而能够延长TFT的寿命。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (13)

1.一种移位寄存单元，其特征在于，包括：

输入模块，与输入端、上拉节点都电连接；

输出模块，与时钟信号端、输出端、所述上拉节点都电连接；

储能模块，两端分别与所述上拉节点、所述输出端电连接；

第一下拉模块，与第一下拉节点、第一信号端、所述输出端都电连接；

第二下拉模块，与所述上拉节点、所述第一下拉节点、所述第一信号端都电连接；

在第一阶段，所述输入模块导通，将所述输入端的第一电压传输至所述上拉节点，所述输出模块根据所述第一电压导通；

在第二阶段，所述输入模块关断，所述输出模块用于将所述时钟信号端的高电平的时钟信号输出至所述输出端；所述第一下拉模块用于根据所述高电平的时钟信号导通，将所述第一信号端的第三电压传输至所述第一下拉节点，所述第二下拉模块根据所述第三电压保持在关闭状态，使得所述储能模块根据所述高电平的时钟信号，将所述上拉节点从第一电压抬升至并保持在第二电压。

2.根据权利要求1所述的移位寄存单元，其特征在于，还包括：第三下拉模块和第二信号端；

所述第三下拉模块，与所述第二信号端、所述上拉节点、所述第一下拉节点、所述第一信号端都电连接；

在第一阶段，所述第三下拉模块用于根据所述第一电压，将所述第一下拉节点与所述第一信号端导通，使得所述第一下拉节点的电压变为所述第三电压；所述第二下拉模块用于根据所述第三电压关闭。

3.根据权利要求2所述的移位寄存单元，其特征在于，还包括：

第四下拉模块，与所述第一下拉节点、所述输出端、所述第一信号端都电连接；

在第一阶段，所述第四下拉模块用于根据所述第一下拉节点的第三电压关闭；

在第二阶段，所述第四下拉模块用于根据所述第一下拉节点的第三电压保持关闭。

4.根据权利要求1所述的移位寄存单元，其特征在于，所述第一下拉模块包括：第一晶体管；

所述第一晶体管的栅极与所述输出端电连接，所述第一晶体管的漏极与所述第一下拉节点电连接，所述第一晶体管的源极与所述第一信号端电连接。

5.根据权利要求1所述的移位寄存单元，其特征在于，还包括：第五下拉模块、第六下拉模块和第二下拉节点；

所述第五下拉模块，与所述第二下拉节点、所述第一信号端、所述输出端都电连接；

所述第六下拉模块，与所述上拉节点、所述第二下拉节点、所述第一信号端都电连接。

6.根据权利要求5所述的移位寄存单元，其特征在于，还包括：第七下拉模块和第三信号端；

所述第七下拉模块，与所述第三信号端、所述上拉节点、所述第二下拉节点、所述第一信号端都电连接。

7.根据权利要求6所述的移位寄存单元，其特征在于，还包括：

第八下拉模块，与所述第二下拉节点、所述输出端、所述第一信号端都电连接；

在第一阶段，所述第八下拉模块用于根据所述第二下拉节点的第三电压关闭；

在第二阶段，所述第八下拉模块用于根据所述第二下拉节点的第三电压保持关闭。

8.根据权利要求5所述的移位寄存单元，其特征在于，所述第五下拉模块包括：第二晶体管；

所述第二晶体管的栅极与所述输出端电连接，所述第二晶体管的漏极与所述第二下拉节点电连接，所述第二晶体管的源极与所述第一信号端电连接。

9.根据权利要求1所述的移位寄存单元，其特征在于，还包括：第九下拉模块和复位信号端；

所述第九下拉模块，与所述上拉节点、所述第一信号端、所述复位信号端都电连接。

10.根据权利要求1所述的移位寄存单元，其特征在于，还包括：第十下拉模块和使能信号端；

所述第十下拉模块，与所述输出端、所述第一信号端、所述使能信号端都电连接。

11.一种栅极驱动电路，其特征在于，包括至少两个级联的如权利要求1至10任一所述的移位寄存单元；

每级所述移位寄存单元的输出端与下一级移位寄存单元的输入端电连接；

每级所述移位寄存单元的复位信号端与下一级移位寄存单元的输出端电连接。

12.一种显示设备，其特征在于，包括如权利要求11所述的栅极驱动电路和显示面板；

所述栅极驱动电路的每级移位寄存单元与所述显示面板中的一行像素单元电连接。

13.一种根据如上述权利要求1-10中任一移位寄存单元的驱动方法，其特征在于，包括：

在第一阶段，输入模块导通，将输入端的第一电压传输至上拉节点，输出模块根据所述第一电压导通；

在第二阶段，所述输入模块关断，所述输出模块将时钟信号端的高电平的时钟信号输出至所述输出端；所述第一下拉模块根据所述高电平的时钟信号导通，将所述第一信号端的第三电压传输至所述第一下拉节点，所述第二下拉模块根据所述第三电压保持在关闭状态，使得所述储能模块根据所述高电平的时钟信号，将所述上拉节点从第一电压抬升至并保持在第二电压。

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