CN112634974A - 移位寄存器、栅极驱动电路、显示面板以及控制方法 - Google Patents

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CN112634974A CN202011554684.1A CN202011554684A CN112634974A CN 112634974 A CN112634974 A CN 112634974A CN 202011554684 A CN202011554684 A CN 202011554684A CN 112634974 A CN112634974 A CN 112634974A
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Abstract

本发明公开了一种移位寄存器、栅极驱动电路、显示面板以及控制方法。移位寄存器包括输入子电路、下拉节点驱动子电路、输出子电路、降噪子电路和第一复位子电路，其中下拉节点驱动子电路包括第一接入单元、第一减压单元和第二接入单元，配置为：在第一电压信号端和上拉节点的控制下，通过第一接入单元将第一电压信号端提供的第一电压信号传输至第一下拉节点，并通过第一减压单元降低施加在第二接入单元上的电压；在上拉节点的控制下，通过第二接入单元将第二电压信号端提供的第二电压信号传输至第一下拉节点。本发明提供的移位寄存器通过设置减压单元来降低第二接入单元上的电压，提高移位寄存器电路的稳定性，进而提高GOA电路的稳定性。

Description

移位寄存器、栅极驱动电路、显示面板以及控制方法
技术领域
本发明涉及显示技术领域，特别是涉及移位寄存器、栅极驱动电路、显示面板自己控制方法。
背景技术
随着对显示要求的进一步提高，Oxide TFT技术由于迁移率高的优势，正在逐步取代a-Si TFT LCD。但是，Oxide LCD相比a-Si LCD，稳定性和良率方面较差，各大面板产商都在持续优化中。其中，8K 120Hz Oxide等大尺寸产品对驱动电压要求较高。
例如，高端TV产品均采用Gatedriver On Array(GOA)的驱动方式，以实现窄变宽显示，同时降低成本，为减小大尺寸及高分辨率带来的Gate信号衰减和delay，需要更高的驱动电压，通常GOA高电平30V以上，低电平-10V以下，对于大尺寸8k 120Hz产品来说，需要的电压更高。对于IGZO TFT来说，过大的Vds电压易造成热载流子效应，导致漏电流降低，TFT失效。
发明内容
为了解决上述问题至少之一，本发明第一方面提供一种移位寄存器，包括：
输入子电路，输入子电路与输入信号端、上拉节点电连接，其中输入子电路配置为在输入信号端的控制下，将输入信号端提供的输入信号传输至上拉节点；
下拉节点驱动子电路，下拉节点驱动子电路与第一电压信号端、上拉节点、第一下拉节点和第二电压信号端电连接；下拉节点驱动子电路包括第一接入单元、第一减压单元和第二接入单元，下拉节点驱动子电路配置为：
在第一电压信号端和上拉节点的控制下，通过第一接入单元将第一电压信号端提供的第一电压信号传输至第一下拉节点，并通过第一减压单元降低施加在第二接入单元上的电压；在上拉节点的控制下，通过第二接入单元将第二电压信号端提供的第二电压信号传输至第一下拉节点；
输出子电路，输出子电路与上拉节点、时钟信号端、第一下拉节点、第二电压信号端和第一输出信号端电连接；输出子电路配置为在上拉节点的控制下，将时钟信号端提供的时钟信号传输至第一输出信号端，以及在第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至第一输出信号端；
降噪子电路，降噪子电路与上拉节点、第二电压信号端和第一下拉节点电连接；降噪子电路配置为在第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至上拉节点；
第一复位子电路，第一复位子电路与上拉节点、第一复位信号端和第二电压信号端电连接；第一复位子电路配置为在第一复位信号端的控制下，将第二电压信号端提供的第二电压信号传输至上拉节点。
在一些可选的实施例中，
第一减压单元，配置为在第一电压信号端和上拉节点的控制下，与第二接入单元共用第一电压信号以降低施加在第二接入单元上的电压；或者
第一减压单元，配置为在第一电压信号端和上拉节点的控制下，隔断第一电压信号以降低第一电压信号施加在第二接入单元上的电压。
在一些可选的实施例中，
还包括级联子电路，级联子电路与上拉节点、时钟信号端、第一下拉节点、第二电压信号端和第二输出信号端电连接；级联子电路配置为在上拉节点的控制下，将时钟信号端提供的时钟信号传输至第二输出信号端，以及在第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至第二输出信号端；
和/或
移位寄存器还包括第二复位子电路，第二复位子电路与第二复位信号端、上拉节点和第二电压信号端电连接，第二复位子电路配置为在第二复位信号端的控制下，将第二电压信号端提供的第二电压信号传输至上拉节点。
在一些可选的实施例中，下拉节点驱动子电路还与第三电压信号端和第二下拉节点电连接；下拉节点驱动子电路还包括与第一接入单元对应的第三接入单元、与第一减压单元对应的第二减压单元和与第二接入单元对应的第四接入单元，下拉节点驱动子电路配置为：
在第三电压信号端和上拉节点的控制下，通过第三接入单元将第三电压信号端提供的第三电压信号传输至第二下拉节点，并通过第二减压单元降低施加在第四接入单元上的电压，其中，第三电压信号与第一电压信号反相；
在上拉节点的控制下，通过第四接入单元将第二电压信号端提供的第二电压信号传输至第二下拉节点。
在一些可选的实施例中，
降噪子电路还与第二下拉节点电连接，降噪子电路还配置为在第二下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至上拉节点；
和/或
输出子电路还与第二下拉节点电连接，输出子电路还配置为在第二下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至第一输出信号端；
和/或
级联子电路还与第二下拉节点电连接，级联子电路还配置为在第二下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至第二输出信号端。
在一些可选的实施例中，下拉节点驱动子电路还与输入信号端电连接；
下拉节点驱动子电路还包括与第二接入单元对应的第五接入单元，和/或，下拉节点驱动子电路还包括与第四接入单元对应的第六接入单元；下拉节点驱动子电路配置为：
在输入信号端的控制下，通过第五接入单元将第二电压信号端提供的第二电压信号传输至第一下拉节点；
和/或
在输入信号端的控制下，通过第六接入单元将第二电压信号端提供的第二电压信号传输至第二下拉节点。
在一些可选的实施例中，
输入子电路包括第一晶体管，第一晶体管的栅极和第一极与输入信号端电连接，第一晶体管的第二极与上拉节点电连接；
和/或
下拉节点驱动子电路包括作为第一接入单元的第二晶体管、作为第一减压单元的第三晶体管和作为第二接入单元的第四晶体管，其中
第二晶体管的栅极和第一极与第一电压信号端电连接，第二晶体管的第二极与第一下拉节点电连接；
第三晶体管的栅极与第一电压信号端电连接，第三晶体管的第一极与第一下拉节点电连接，第三晶体管的第二极与第四晶体管的第一极电连接；或者第三晶体管的栅极与上拉节点电连接，第三晶体管的第一极与第一下拉节点电连接，第三晶体管的第二极与第四晶体管的第一极电连接；
第四晶体管的栅极与上拉节点电连接，第四晶体管的第二极与第二电压信号端电连接；
和/或
降噪子电路包括第五晶体管，第五晶体管的栅极与第一下拉节点电连接，第五晶体管的第一极与上拉节点电连接，第五晶体管的第二极与第二电压信号端电连接；
和/或
输出子电路包括第六晶体管、第七晶体管和电容，第六晶体管的栅极与上拉节点电连接，第六晶体管的第一极与时钟信号端电连接，第六晶体管的第二极与第一输出信号端电连接；第七晶体管的栅极与第一下拉节点电连接，第七晶体管的第一极与第一输出信号端电连接，第七晶体管的第二极与第二电压信号端电连接；电容的一端与第六晶体管的栅极电连接，另一端与第六晶体管的第二极电连接；
和/或
第一复位子电路包括第八晶体管，第八晶体管的栅极与第一复位信号端电连接，第八晶体管的第一极与上拉节点电连接，第八晶体管的第二极与第二电压信号端电连接。
在一些可选的实施例中，
级联子电路包括第九晶体管和第十晶体管，第九晶体管的栅极与上拉节点电连接，第九晶体管的第一极与时钟信号端电连接，第九晶体管的第二极与第二输出信号端电连接；第十晶体管的栅极与第一下拉节点电连接，第十晶体管的第一极与第二输出信号端电连接，第十晶体管的第二极与第二电压信号端电连接；
和/或
第二复位子电路包括第十一晶体管，第十一晶体管的栅极与第二复位信号端电连接，第十一晶体管的第一极与上拉节点电连接，第十一晶体管的第二极与第二电压信号端电连接。
在一些可选的实施例中，
下拉节点驱动子电路包括作为第三接入单元的第十二晶体管、作为第二减压单元的第十三晶体管和作为第四接入单元的第四晶体管，其中
第十二晶体管的栅极和第一极与第三电压信号端电连接，第十二晶体管的第二极与第二下拉节点电连接；
第十三晶体管的栅极与第三电压信号端电连接，第十三晶体管的第一极与第二下拉节点电连接，第十三晶体管的第二极与第十四晶体管的第一极电连接；或者第十三晶体管的栅极与上拉节点电连接，第十三晶体管的第一极与第二下拉节点电连接，第十三晶体管的第二极与第十四晶体管的第一极电连接；
第十四晶体管的栅极与上拉节点电连接，第十四晶体管的第二极与第二电压信号端电连接。
在一些可选的实施例中，
降噪子电路包括第十五晶体管，第十五晶体管的栅极与第二下拉节点电连接，第十五晶体管的第一极与上拉节点电连接，第十五晶体管的第二极与第二电压信号端电连接；
和/或
输出子电路包括第十六晶体管，第十六晶体管的栅极与第二下拉节点电连接，第十六晶体管的第一极与第一输出信号端电连接，第十六晶体管的第二极与第二电压信号端电连接；
和/或
级联子电路包括第十七晶体管，第十七晶体管的栅极与第二下拉节点电连接，第十七晶体管的第一极与第二输出信号端电连接，第十七晶体管的第二极与第二电压信号端电连接。
在一些可选的实施例中，
第三晶体管的栅极与第一电压信号端电连接，第三晶体管的第一极与第一下拉节点电连接，第三晶体管的第二极与第四晶体管的第一极电连接，第二晶体管、第三晶体管和第四晶体管的沟道宽度的比值为：1:20:7；或者
第三晶体管的栅极与上拉节点电连接，第三晶体管的第一极与第一下拉节点电连接，第三晶体管的第二极与第四晶体管的第一极电连接，第三晶体管和第四晶体管的沟道宽度的比值大于10：1。
在一些可选的实施例中，
第十三晶体管的栅极与第一电压信号端电连接，第十三晶体管的第一极与第二下拉节点电连接，第十三晶体管的第二极与第十四晶体管的第一极电连接，第十二晶体管、第十三晶体管和第十四晶体管的沟道宽度的比值为：1：20：7；或者
第十三晶体管的栅极与上拉节点电连接，第十三晶体管的第一极与第一下拉节点电连接，第十三晶体管的第二极与第十四晶体管的第一极电连接，第十三晶体管和第十四晶体管的沟道宽度的比值大于10：1。
在一些可选的实施例中，下拉节点驱动子电路还包括第十八晶体管和/或第十九晶体管，
第十八晶体管的栅极与输入信号端电连接，第十八晶体管的第一极与第三晶体管的第二极电连接，第十八晶体管的第二极与第二电压信号端电连接；
和/或
第十九晶体管的栅极与输入信号端电连接，第十九晶体管的第一极与第十三晶体管的第二极电连接，第十九晶体管的第二极与第二电压信号端电连接。
本发明第二方面提供一种栅极驱动电路，包括N个级联的第一方面所述的移位寄存器，N为大于2的自然数，其中
第n级移位寄存器的输入信号端与第n-1级移位寄存器的第一输出信号端或第二输出信号端电连接，第n+1级移位寄存器的第一输出信号端或第二输出信号端与第n级移位寄存器的第一复位信号端电连接，n大于等于1且小于等于N；
n等于1时，第一级移位寄存器的输入信号端与栅极驱动电路的起始信号电连接；
n等于N时，最后一级移位寄存器的第一复位信号端与栅极驱动电路的第一复位信号电连接。
本发明第三方面提供一种显示面板，包括第二方面所述的栅极驱动电路。
本发明第四方面提供一种使用第一方面所述的移位寄存器的控制方法，包括：
在第一阶段，向输入信号端提供高电平作为输入信号，输入子电路将输入信号传输至上拉节点，以拉高上拉节点的电位；下拉节点驱动子电路在上拉节点的控制下将第一下拉节点的电位拉低；
在第二阶段，输出子电路在上拉节点的控制下，将时钟信号端提供的时钟信号传输至第一输出信号端；
在第三阶段，下拉节点驱动子电路在第一电压信号端和上拉节点的控制下，拉高第一下拉节点的电位，并通过第一减压单元降低施加在第二接入单元上的电压；降噪子电路在第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至上拉节点，拉低上拉节点的电位；输出子电路在第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至第一输出信号端。
本发明的有益效果如下：
本发明针对目前现有的问题，提供了移位寄存器、栅极驱动电路、显示面板以及控制方法，并通过在下拉节点驱动子电路中设置减压单元来降低该电路中第二接入单元上的电压，从而降低第二接入电路中晶体管源漏电压，避免晶体管的衰减失效，有效提高了移位寄存器的电路稳定性，进而提高GOA的电路稳定性，具有广泛的应用前景。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出现有技术中移位寄存器的电路结构图。
图2示出根据本发明实施例的移位寄存器的示意性电路框图。
图3示出根据本发明的一个实施例的移位寄存器的示意性电路图。
图4示出根据本发明的另一个实施例的移位寄存器的示意性电路图。
图5示出根据本发明的另一个实施例的移位寄存器的示意性电路图。
图6示出根据本发明的另一个实施例的移位寄存器的示意性电路图。
图7示出根据本发明实施例的栅极驱动电路的示意性电路框图。
图8示出根据本发明实施例的移位寄存器中关键端口的时序电路图。
具体实施方式
为了更清楚地说明本发明，下面结合优选实施例和附图对本发明做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。
本发明实施例中所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的漏极，第二极为N型晶体管的源极，栅极输入高电平时，源漏极导通，P型相反，栅极输入低电平时，源漏极导通。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。
在对本申请的实施例进行描述之前，首先对现有技术中的传统栅极驱动电路进行说明。
如图1示出了现有技术中的栅极驱动电路的单独一级移位寄存器的电路示意图，其为17T1C架构，下拉节点PD长时间处于高电平状态，该架构中，M5/M15常开，M6/M16受到长时间大Vds(Drain：PD，Source：LVGL)电压压力，容易失效。但是降低VDD需要另外增加电平转换电路，使得对VDD电压单独控制，这将会导致成本增加，此外VDD电压降低，下拉节点PD电压降低，会导致降噪能力降低，影响电路信赖性以及正常显示驱动。
基于以上问题之一，本申请提供一种移位寄存器，包括：
输入子电路，输入子电路与输入信号端、上拉节点电连接，其中输入子电路配置为在输入信号端的控制下，将输入信号端提供的输入信号传输至上拉节点；
下拉节点驱动子电路，下拉节点驱动子电路与第一电压信号端、上拉节点、第一下拉节点和第二电压信号端电连接；下拉节点驱动子电路包括第一接入单元、第一减压单元和第二接入单元，下拉节点驱动子电路配置为：
在第一电压信号端和上拉节点的控制下，通过第一接入单元将第一电压信号端提供的第一电压信号传输至第一下拉节点，并通过第一减压单元降低施加在第二接入单元上的电压；在上拉节点的控制下，通过第二接入单元将第二电压信号端提供的第二电压信号传输至第一下拉节点；
输出子电路，输出子电路与上拉节点、时钟信号端、第一下拉节点、第二电压信号端和第一输出信号端电连接；输出子电路配置为在上拉节点的控制下，将时钟信号端提供的时钟信号传输至第一输出信号端，以及在第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至第一输出信号端；
降噪子电路，降噪子电路与上拉节点、第二电压信号端和第一下拉节点电连接；降噪子电路配置为在第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至上拉节点；
第一复位子电路，第一复位子电路与上拉节点、第一复位信号端和第二电压信号端电连接；第一复位子电路配置为在第一复位信号端的控制下，将第二电压信号端提供的第二电压信号传输至上拉节点。
在本实施例中，通过在下拉节点驱动子电路中设置减压单元来降低该电路中第二接入单元上的电压，从而降低第二接入电路中晶体管源漏电压，避免晶体管的衰减失效，有效提高了移位寄存器的电路稳定性，进而提高GOA的电路稳定性，具有广泛的应用前景。
在一个具体的实施例中，如图2和图3所示，移位寄存器包括输入子电路201、下拉节点驱动子电路203、输出子电路205、降噪子电路207和第一复位子电路209。
其中，输入子电路203与输入信号端INPUT、上拉节点PU电连接，配置为在输入信号端INPUT的控制下，将输入信号端INPUT提供的输入信号传输至上拉节点PU。当输入信号为高电平时，输入子电路201用于将高电平传输至上拉节点PU以对上拉节点PU充电。
具体地，输入子电路203包括第一晶体管M1，第一晶体管的栅极和第一极与输入信号端INPUT电连接，第一晶体管的第二极与上拉节点PU电连接。
下拉节点驱动子电路203与第一电压信号端VDD1、上拉节点PU、第一下拉节点PD1和第二电压信号端VGL电连接。其包括第一接入单元213、第一减压单元223和第二接入单元233，下拉节点驱动子电路203被配置为在第一电压信号端VDD1和上拉节点PU的控制下，通过第一接入单元213将第一电压信号端VDD1提供的第一电压信号传输至第一下拉节点PD1，并通过第一减压单元223降低施加在第二接入单元233上的电压；在上拉节点PU的控制下，通过第二接入单元将第二电压信号端VGL提供的第二电压信号传输至第一下拉节点PD1。示例地，第二电压信号为低电平信号。
可选地，如图3和图4所示，下拉节点驱动子电路203中的第一减压单元223配置为在第一电压信号端VDD1和上拉节点PU的控制下与第二接入单元233共用第一电压信号以降低施加在第二接入单元233上的电压。通过该设置，第一电压信号端VDD1输入的第一电压信号经第一接入单元213后施加在第一减压单元223和第二接入单元233，从而通过第一减压单元223实现对第二接入单元233的分压，即通过第一减压单元223承担现有技术中加载在第二接入单元233上的一部分电压，从而降低施加在第二接入单元233上的电压，从而避免第二接入单元233中晶体管由于长时间施加大电压而导致的衰减失效，有效提高了移位寄存器的电路稳定性。
具体地，如图3所示，第一接入单元213为第二晶体管M2，第一减压单元223为第三晶体管M3，第二接入单元233为第四晶体管M4。其中，第二晶体管M2的栅极和第一极与第一电压信号端VDD1电连接，第二晶体管M2的第二极与第一下拉节点PD1电连接。第三晶体管M3的栅极与第一电压信号端VDD1电连接，第三晶体管M3的第一极与第一下拉节点PD1电连接，第三晶体管M3的第二极与第四晶体管M4的第一极电连接。第四晶体管M4的栅极与上拉节点PU电连接，第四晶体管M4的第二极与第二电压信号端VGL电连接。
本领域技术人员应理解，当第二接入单元233中晶体管的尺寸越大，其漏源耐压性能越好，即，第四晶体管M4的尺寸越大，源漏耐压性能越好。图3所示的实施例中，因为第一减压单元223通过分压来降低施加在第二接入单元233上的电压，则第一减压单元中第三晶体管M3的尺寸越大，分压效果越明显，则对施加在第二接入单元233中第四晶体管M4上的电压被降低效果越好。可选地，第二晶体管M2、第三晶体管M3和第四晶体管M4的沟道宽度的比值为：1:20:7，以确保第一下拉节点PD1的低电平幅值。
进一步可选地，如图4所示，下拉节点驱动子电路203中的第一减压单元223′配置为在第一电压信号端VDD1和上拉节点PU的控制下隔断第一电压信号以降低第一电压信号施加在第二接入单元233上的电压。通过该设置，尽管第一接入单元213始终处于将第一电压信号端VDD1的第一电压信号接入到第一下拉节点PD的状态，只要上拉节点PU为低电平，则第一减压单元223′处于断路状态，从而通过断路的方式隔断第一电压信号，从而避免第二接入单元233中晶体管由于长时间施加大电压而导致的衰减失效，有效提高了移位寄存器的电路稳定性。
具体地，如图4所示，在该实施例中，第一接入单元213和第二接入单元233的结构与图3中的实施例相同，在此不再赘述。其中，下拉节点驱动子电路203中的第一减压单元223′为第三晶体管M3′，第三晶体管M3′的栅极与上拉节点PU电连接，第三晶体管M3′的第一极与第一下拉节点PD1电连接，第三晶体管M3′的第二极与第四晶体管M4的第一极电连接。
本领域技术人员应理解，图4所示的实施例中，当上拉节点PU为低电平时，第一减压单元223′中的第三晶体管M3′和第二接入单元233中的第四晶体管M4均关断，第四晶体管M4的第一极处于悬浮状态，从而实现了降低第四晶体管M4的漏源电压的目的。可选地，为确保第一下拉节点PD1点低电平幅值，第三晶体管M3′和第四晶体管M4的沟道宽度的比值大于10：1。
输出子电路205与上拉节点PU、时钟信号端CLK、第一下拉节点PD1、第二电压信号端VGL和第一输出信号端OUTPUT-1电连接。输出子电路205配置为在上拉节点PU的控制下，将时钟信号端CLK提供的时钟信号传输至第一输出信号端OUTPUT-1，以及在第一下拉节点PD1的控制下，将第二电压信号端VGL提供的第二电压信号传输至第一输出信号端OUTPUT-1。示例地，第二电压信号为低电平信号。
具体地，如图3和图4所示，输出子电路205包括第六晶体管M6、第七晶体管M7和电容C。其中，第六晶体管M6的栅极与上拉节点电连接，第六晶体管M6的第一极与时钟信号端CLK电连接，第六晶体管M6的第二极与第一输出信号端OUTPUT-1电连接。第七晶体管M7的栅极与第一下拉节点PD1电连接，第七晶体管M7的第一极与第一输出信号端OUTPUT-1电连接，第七晶体管M7的第二极与第二电压信号端VGL电连接。电容C的一端与第六晶体管M6的栅极电连接，另一端与第六晶体管M6的第二极电连接，可见电容C的与第六晶体管M6的栅极电连接的一端同时与上拉节点PU电连接。
本领域技术人员应理解，尽管在图3中示出输出子电路205也通过第二电压信号端VGL输入低电平信号的情形，但本领域技术人员应理解，这只是示例性的，针对具体电路的布局布线需要，也可以通过额外的端口提供低电平信号，在此不作限制。
通过以上设置，当上拉节点PU为高时，向电容C充电，当电容C充电到足以使第六晶体管M6自举时，控制第六晶体管M6开启将时钟信号端CLK接入的时钟信号经第一输出端OUTPUT-1输出，而此时若时钟信号端CLK接入高电平信号，则第一输出端OUTPUT-1输出高电平。
降噪子电路207与上拉节点PU、第二电压信号端VGL和第一下拉节点PD1电连接。降噪子电路207配置为在第一下拉节点PD1的控制下将第二电压信号端VGL提供的第二电压信号传输至上拉节点PU，以拉低第一下拉节点PD1的电位。
具体地，如图3和图4所示，降噪子电路205包括第五晶体管M5，第五晶体管M5的栅极与第一下拉节点PD1电连接，第五晶体管M5的第一极与上拉节点PU电连接，第五晶体管M5的第二极与第二电压信号端VGL电连接。
第一复位子电路209与上拉节点PU、第一复位信号端RESET-PU和第二电压信号端VGL电连接。第一复位子电路209配置为在第一复位信号端RESET-PU的控制下将第二电压信号端VGL提供的第二电压信号VGL传输至上拉节点PU，以将第一下拉节点PU的电位拉低而进行复位。
具体地，如图3和图4所示，第一复位子电路209包括第八晶体管M8，第八晶体管M8的栅极与第一复位信号端RESET-PU电连接，第八晶体管M8的第一极与上拉节点PU1电连接，第八晶体管M8的第二极与第二电压信号端VGL电连接。当第一复位信号端RESET-PU接入高电平，同时上拉节点PU为高电平，则在第一复位信号端RESET-PU输入的复位信号控制下将第一下拉节点PU的电位拉低。
在一些可选的实施例中，如图5和图6所示，移位寄存器还包括级联子电路206，级联子电路206与上拉节点PU、时钟信号端CLK、第一下拉节点PD1、第二电压信号端VGL和第二输出信号端OUTPUT-2电连接。级联子电路206配置为在上拉节点PU的控制下，将时钟信号端CLK提供的时钟信号传输至第二输出信号端OUTPUT-2，以及在第一下拉节点PD1的控制下，将第二电压信号端VGL提供的第二电压信号传输至第二输出信号端OUTPUT-2。
具体地，级联子电路包括第九晶体管M9和第十晶体管M10，第九晶体管M9的栅极与上拉节点PU电连接，第九晶体管M9的第一极与时钟信号端CLK电连接，第九晶体管M9的第二极与第二输出信号端OUTPUT-2电连接。第十晶体管M10的栅极与第一下拉节点PD1电连接，第十晶体管M10的第一极与第二输出信号端OUTPUT-2电连接，第十晶体管M10的第二极与第二电压信号端VGL电连接。
如图5和图6所示，通过设置级联子电路206，以第九晶体管M9和电容C构成与输出子电路205相同的输出结构，从而可以利用第二输出信号端OUTPUT-2作为移位寄存器的级联端，通过级联子电路206实现多个移位寄存器的级联，保证传输给上一级和下一级移位寄存器的信号的准确性和稳定性。此外，通过第十晶体管M10与第二电压信号端VGL连接，可以进一步为输出端提供降噪功能。
在一些可选的实施例中，如图5和图6所示，移位寄存器还包括第二复位子电路208，第二复位子电路208与第二复位信号端T_RESET、上拉节点PU和第二电压信号端VGL电连接。第二复位子电路208配置为在第二复位信号端T_RESET的控制下，将第二电压信号VGL端提供的第二电压信号传输至上拉节点PU，以将第一下拉节点PU的电位拉低而进行复位。当将移位寄存器级联时，该第二复位子电路208可以用作级联电路的全局复位功能。
具体地，如图5和图6所示，第二复位子电路包括第十一晶体管M11，第十一晶体管M11的栅极与第二复位信号端T_RESET电连接，第十一晶体管M11的第一极与上拉节点PU电连接，第十一晶体管M11的第二极与第二电压信号端VGL电连接。当第二复位信号端T_RESET接入的第二复位信号为高电平时，第十一晶体管M11导通，将第二电压信号端VGL接入的低电平信号置位给上拉节点PU，对其复位。
在一些可选的实施例中，如图5和图6所示，下拉节点驱动子电路203还与第三电压信号端VDD2和第二下拉节点PD2电连接。除第一接入单元213、第一减压单元223和第二接入单元233之外，下拉节点驱动子电路203还包括与第一接入单元对应的第三接入单元243、与第一减压单元223对应的第二减压单元253和与第二接入单元233对应的第四接入单元263。从而，下拉节点驱动子电路203配置为在第三电压信号端VDD2和上拉节点PU的控制下，通过第三接入单元243将第三电压信号端VDD3提供的第三电压信号传输至第二下拉节点PD2，并通过第二减压单元253降低施加在第四接入单元263上的电压，其中，第三电压信号与第一电压信号反相。此外，在上拉节点PU的控制下，通过第四接入单元263将第二电压信号端VGL提供的第二电压信号传输至第二下拉节点PD2。
通过以上设置，可以利用第一接入单元213、第一减压单元223和第二接入单元233和与第一接入单元213、第一减压单元223和第二接入单元233分别对应的第三接入单元243、第二减压单元253和第四接入单元263基于相互反向的第一电压信号和第三电压信号，形成交替起作用的下拉节点驱动子电路支路，避免下拉节点驱动子电路203中的TFT长期处于工作状态，从而避免由于长期工作导致阈值电压漂移严重，延长移位寄存器的使用寿命。
具体地，与第一减压单元相对应地，第二减压单元也具有两种不同的结构，因而下拉节点驱动子电路203因第二减压单元的结构不同而不同。
可选地，如图5所示的实施例中，下拉节点驱动子电路203包括作为第三接入单元243的第十二晶体管M12、作为第二减压单元253的第十三晶体管M13和作为第四接入单元263的第四晶体管，其中第十二晶体管M12的栅极和第一极与第三电压信号端VDD2电连接，第十二晶体管M12的第二极与第二下拉节点PD2电连接。第十三晶体管M13的栅极与第三电压信号端DD3电连接，第十三晶体管M13的第一极与第二下拉节点PD2电连接，第十三晶体管13的第二极与第十四晶体管M14的第一极电连接。第十四晶体管M14的栅极与上拉节点电PU连接，第十四晶体管M14的第二极与第二电压信号端VGL电连接。
本领域技术人员应理解，当第四接入单元263中晶体管的尺寸越大，其漏源耐压性能越好，即，第十四晶体管M14的尺寸越大，源漏耐压性能越好。图5所示的实施例中，因为第二减压单元253通过分压来降低施加在第四接入单元263上的电压，则第二减压单元中第十三晶体管M13的尺寸越大，分压效果越明显，则对施加在第四接入单元263中第十四晶体管M14上的电压被降低效果越好。可选地，第十二晶体管M12、第十三晶体管M13和第十四晶体管M14的沟道宽度的比值为：1:20:7，以确保第二下拉节点PD2的低电平幅值。
至于第一接入单元213、第一减压单元223和第二接入单元233的结构，与上文的实施例类似，在此不作赘述。
通过该设置，在第三电压信号端VDD2的第三电压信号为高的时间段内，第三电压信号端VDD2输入的第三电压信号经第三接入单元243后施加在第二减压单元253和第四接入单元263，从而通过第二减压单元253实现对第四接入单元263的分压，即通过第二减压单元253承担现有技术中加载在第四接入单元263上的一部分电压，从而降低施加在第四接入单元263上的电压，从而避免第四接入单元263中晶体管由于长时间施加大电压而导致的衰减失效，有效提高了移位寄存器的电路稳定性。
可选地，如图6所示的实施例中，下拉节点驱动子电路203包括作为第三接入单元243的第十二晶体管M12、作为第二减压单元253的第十三晶体管M13和作为第四接入单元263的第四晶体管，其中第十二晶体管M12的栅极和第一极与第三电压信号端VDD2电连接，第十二晶体管M12的第二极与第二下拉节点PD2电连接。第十三晶体管M13的栅极与上拉节点PU电连接，第十三晶体管M13的第一极与所第二下拉节点PD2电连接，第十三晶体管M13的第二极与第十四晶体管M14的第一极电连接。第十四晶体管M14的栅极与上拉节点电PU连接，第十四晶体管M14的第二极与第二电压信号端VGL电连接。
本领域技术人员应理解，图6所示的实施例中，当上拉节点PU为低电平时，第二减压单元253′中的第十三晶体管M13′和第四接入单元263中的第十四晶体管M14均关断，第十四晶体管M14的第一极处于悬浮状态，从而实现了降低第十四晶体管M14的漏源电压的目的。可选地，为确保第二下拉节点PD2点低电平幅值，第十三晶体管M13和第十四晶体管M14的沟道宽度的比值大于10：1。
至于第一接入单元213、第一减压单元223′和第二接入单元233的结构，与上文的实施例类似，在此不作赘述。
通过该设置，当第三电压信号端VDD2的第三电压信号为高的时间段内，尽管第三接入单元243处于将第二电压信号端VDD2的第一电压信号接入到第二下拉节点PD2的状态，只要上拉节点PU为低电平，则第二减压单元253′处于断路状态，从而通过断路的方式隔断第三电压信号，避免第四接入单元263中晶体管由于长时间施加大电压而导致的衰减失效，有效提高了移位寄存器的电路稳定性。
在一些可选的实施例中，参照图5和图6所示，降噪子电路207还与第二下拉节点PD2电连接，因而，降噪子电路207还配置为在第二下拉节点PD2的控制下，将第二电压信号端VGL提供的第二电压信号传输至上拉节点PU。从而当第三电压信号端VDD2的电平为高，而使第三接入单元243、第二减压单元253或253′以及第四接入单元263起作用时，为电路进行降噪。
具体地，降噪子电路207包括第十五晶体管M15，第十五晶体管M15的栅极与第二下拉节点PD2电连接，第十五晶体管M15的第一极与上拉节点PU电连接，第十五晶体管M15的第二极与第二电压信号端VGL电连接。当第二下拉节点PD2为高电平时，第十五晶体管M15将上拉节点PU置位为第二电压信号的低电平，从而为电路降噪。
在一些可选的实施例中，参照图5和图6所示，输出子电路205还与第二下拉节点PD2电连接，输出子电路还配置为在第二下拉节点PD2的控制下，将第二电压信号端VGL提供的第二电压信号传输至第一输出信号端OUTPUT-1。从而当第三电压信号端VDD2的电平为高，而使第三接入单元243、第二减压单元253或253′以及第四接入单元263起作用时，利用第二下拉节点PD2为输出子电路降噪。
具体地，输出子电路205包括第十六晶体管M16，第十六晶体管M16的栅极与第二下拉节点PD2电连接，第十六晶体管M16的第一极与第一输出信号端电连接，第十六晶体管M16的第二极与第二电压信号端VGL电连接。当第二下拉节点PD2为高电平时，第十六晶体管M16将第一输出信号端OUTPUT-1置位为第二电压信号的低电平，从而为输出子电路205降噪。
在一些可选的实施例中，参照图5和图6所示，级联子电路206还与第二下拉节点PD2电连接，级联子电路206还配置为在第二下拉节点PD2的控制下，将第二电压信号端VGL提供的第二电压信号传输至所述第二输出信号端OUTPUT-2。从而当第三电压信号端VDD2的电平为高，而使第三接入单元243、第二减压单元253或253′以及第四接入单元263起作用时，利用第二下拉节点PD2为级联子电路降噪。
具体地，级联子电路206包括第十七晶体管M17，第十七晶体管M17的栅极与第二下拉节点PD2电连接，第十七晶体管M17的第一极与第二输出信号端OUTPUT-2电连接，第十七晶体管M17的第二极与第二电压信号端VGL电连接。当第二下拉节点PD2为高电平时，第十七晶体管M17将第二输出信号端OUTPUT-2置位为第二电压信号的低电平，从而为级联子电路206降噪。
在一些可选的实施例中，如图5和图6所示，下拉节点驱动子电路203还与输入信号端INPUT电连接。
可选地，下拉节点驱动子电路206还包括与第二接入单元233对应的第五接入单元273，下拉节点驱动子电路203配置为在输入信号端INPUT的控制下通过第五接入单元273将第二电压信号端INPUT提供的第二电压信号传输至第一下拉节点PD1。通过该设置，使得能够保证只要输入信号端INPUT的信号为高电平，则可以将第一下拉节点PD1置位为低电平，因为输入信号端INPUT的信号早于上拉节点PU的信号而输入信号，利用输入信号端INPUT的信号拉低第一下拉节点PD1，可以更准确地保证降噪子电路207、输出子电路205和级联子电路206中与第二电压信号端VGL连接的晶体管不导通，进而保证电路正常工作，提高移位寄存器的输出信号准确性。
具体地，第五接入单元273为第十八晶体管M18，第十八晶体管M18的栅极与输入信号端INPUT电连接，第十八晶体管M18的第一极与第三晶体管M3的第二极电连接，第十八晶体管M18的第二极与第二电压信号端VGL电连接。
可选地，下拉节点驱动子电路206还包括与第四接入单元263对应的第六接入单元283，下拉节点驱动子电路203配置为在输入信号端INPUT的控制下，通过第六接入单元283将第二电压信号端VGL提供的第二电压信号传输至第二下拉节点PD2。通过该设置，使得能够保证只要输入信号端INPUT的信号为高电平，则可以将第二下拉节点PD2置位为低电平，因为输入信号端INPUT的信号早于上拉节点PU的信号而输入信号，利用输入信号端INPUT的信号拉低第二下拉节点PD2，可以更准确地保证降噪子电路207、输出子电路205和级联子电路206中与第二电压信号端VGL连接的晶体管不导通，进而保证电路正常工作，提高移位寄存器的输出信号准确性。
具体地，第六接入单元283为第十九晶体管M19，第十九晶体管M19的栅极与输入信号端INPUT电连接，第十九晶体管M19的第一极与第十三晶体管M13的第二极电连接，第十九晶体管M19的第二极与第二电压信号端VGL电连接。
基于同一发明构思，本申请的实施例还提供一种栅极驱动电路，如图7所示，其包括N个级联的如以上实施例所述的移位寄存器，N为大于2的自然数，其中
第n级移位寄存器的输入信号端与第n-1级移位寄存器的第一输出信号端或第二输出端电连接，第n+1级移位寄存器的第一输出信号端或第二输出信号端与第n级移位寄存器的第一复位信号端电连接，n大于等于1且小于等于N；
n等于1时，第一级移位寄存器的输入信号端与栅极驱动电路的起始信号电连接；
n等于N时，最后一级移位寄存器的第一复位信号端与栅极驱动电路的第一复位信号电连接。
在本实施例中，设置级联的移位寄存器，并通过在每一级移位寄存器中的下拉节点驱动子电路中设置减压单元来降低该电路中第二接入单元上的电压，从而降低第二接入电路中晶体管源漏电压，避免晶体管的衰减失效，有效提高了移位寄存器的电路稳定性，进而提高GOA的电路稳定性，具有广泛的应用前景。
基于同一发明构思，本申请的实施例还提供一种使用上文实施例所述的移位寄存器的控制方法，包括：
在第一阶段，向输入信号端提供高电平作为输入信号，输入子电路将输入信号传输至上拉节点，以拉高上拉节点的电位；下拉节点驱动子电路在上拉节点的控制下将第一下拉节点的电位拉低；
在第二阶段，输出子电路在上拉节点的控制下，将时钟信号端提供的时钟信号传输至第一输出信号端；
在第三阶段，下拉节点驱动子电路在第一电压信号端和上拉节点的控制下，拉高第一下拉节点的电位，并通过第一减压单元降低施加在第二接入单元上的电压；降噪子电路在第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至上拉节点，拉低上拉节点的电位；输出子电路在第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至第一输出信号端。
在本实施例中，设置在每一级移位寄存器中的下拉节点驱动子电路中设置减压单元的移位寄存器，通过控制移位寄存器各个端口的时序信号，利用减压单元降低该电路中第二接入单元上的电压，从而降低第二接入电路中晶体管源漏电压，避免晶体管的衰减失效，有效提高了移位寄存器的电路稳定性，进而提高GOA的电路稳定性，具有广泛的应用前景。
下面针对图5所示的结构，结合图8所示时序图具体描述以上控制方法。
在第一阶段，向输入信号端INPUT提供高电平作为输入信号，输入子电路203将输入信号传输至上拉节点PU，以拉高上拉节点PU的电位，下拉节点驱动子电路203在上拉节点PU的控制下将第一下拉节点PD1的电位拉低。
具体地，在第一阶段t1，输入信号为高电平，第一晶体管M1、第三晶体管M3和第十八晶体管M18开启。第一电压信号端VDD1的第一电压信号为高电平，第二晶体管M2和第三晶体管M3开启。其中，第一晶体管M1向上拉节点PU充电，将上拉节点PU的电位拉高至a电位；第二晶体管M2向第一下拉节点PD1充电；第十八晶体管M18将第二电压信号端VGL提供的第二电压信号传输至第一下拉节点PD1，拉低第一下拉节点PD1的电位，使得第一下拉节点PD1的电位为低电位。
当上拉节点PU的电位为a电位时，第四晶体管M4和第六晶体管M6开启，在图5所示的实施例中，同时级联子电路206中的第九晶体管M9也开启，第九晶体管M9与第六晶体管M6的输出时序相同，以下不再赘述。电容C开始充电，其中第四晶体管M4将第二电压信号端VGL提供的第二电压信号传输至第一下拉节点PD1，拉低第一下拉节点PD1的电位，第六晶体管M6将时钟信号端CLK提供的低电平的时钟信号传输至第一输出信号端OUTPUT-1，第一输出信号端OUTPUT-1输出低电平信号。
在第二阶段，输出子电路205在上拉节点的控制下，将时钟信号端CLK提供的时钟信号传输至第一输出信号端OUTPUT-1。
具体地，在t2阶段，输入信号端INPUT输入的输入信号为低电平，第一晶体管M1和第十八晶体管M18关闭，上拉节点PU悬浮，此时(t2阶段开始时刻)电位为a电位，第六晶体管M6保持开启状态，且由于时钟信号端CLK的时钟信号为高电平和电容C的自举作用，上拉节点PU的电位将由a电位升至b电位，第六晶体管M6将高电平的时钟信号传输至第一输出信号端OUTPUT-1，第一输出信号端OUTPUT-1输出高电平信号。
上拉节点PU的电位为高电平，第四晶体管M3保持开启状态，因为第三晶体管M3在第一电压信号端VDD1的作用下仍然开启，因此，第四晶体管M3继续拉低第一下拉节点PD1的电位。
在第三阶段，下拉节点驱动子电路203在第一电压信号端VDD1和上拉节点PU的控制下，拉高第一下拉节点PD1的电位，并通过第一减压单元降低施加在第二接入单元233上的电压，在图5的实施例中，第一减压单元为223，第二接入单元233为第四晶体管。降噪子电路207在第一下拉节点PD1的控制下，将第二电压信号VGL端提供的第二电压信号传输至上拉节点PU，拉低上拉节点PU的电位。输出子电路205在第一下拉节点PD1的控制下，将第二电压信号端VGL提供的第二电压信号传输至第一输出信号端OUTPUT-1。
在t3阶段，第一复位信号端RESET-PU为高电平，第八晶体管M8开启，对上拉节点PU复位，拉低上拉节点PU的电位，第四晶体管M4和第六晶体管M6关闭。第二晶体管M2保持开启状态，向第一下拉节点PD1充电，第一下拉节点PD1的电位变为高电平，第五晶体管M5和第七晶体管M7开启。其中第五晶体管M5将第二电压信号端VGL的第二电压信号传输至上拉节点PU，继续拉低上拉节点PU的电位，避免外界异常电压影响上拉节点PU的电位，导致第六晶体管M6被误开启。第七晶体管M7开启将第二电压信号端VGL提供的第二电压信号传输至第一输出信号端OUTPUT-1，第一输出信号端OUTPUT-1输出低电平信号。在t3阶段，时钟信号为低电平。
在t3阶段之后的t4阶段，时钟信号既有高电平，也有低电平，而由于第五晶体M5开启，能够保证上拉节点PU为低电位，第六晶体管M6始终不会被开启，第一输出信号端OUTPUT-1输出第二电压信号端VGL的提供的低电平的第二电压信号，该阶段也称保持阶段。
在t4阶段之后的t5阶段，第二复位信号端T_RESET提供的第二复位信号为高电平，第二复位信号端T_RESET控制第十一晶体管M11开启，将第二电压信号端VGL提供的第二电压信号传输至上拉节点PU，对上拉节点PU复位，避免外界异常电压导致上拉节点PU的电位异常，从而导致第六晶体管M6开启，从而避免第一输出信号端OUTPUT-1输出的第一输出信号发生异常。
本领域技术人员应理解，以上过程，因为第三电压信号输入端VDD2的信号与第一电压信号端VDD1反相，因此，与第三电压信号输入端VDD2相关的第三接入单元243、第二减压单元253和第四接入单元263未工作。从而由第二下拉节点PD2的信号控制的第十五晶体管M15、第十七晶体管M17和第十六晶体管M16均未开启。
此外，需要说明的是，尽管以上结合图5所示的移位寄存器的结构说明了时序过程，但并不限于该实施例，其他实施例的过程也是类似的，只不过图4和图6的减压单元是以隔断的方式来降低第二接入单元和/或第四接入单元中的晶体管的源漏电压，在此不再赘述。
本发明针对目前现有的问题，提供了移位寄存器、栅极驱动电路、显示面板以及控制方法，并通过在下拉节点驱动子电路中设置减压单元来降低该电路中第二接入单元上的电压，从而降低第二接入电路中晶体管源漏电压，避免晶体管的衰减失效，有效提高了移位寄存器的电路稳定性，进而提高GOA的电路稳定性，具有广泛的应用前景。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。

Claims (16)

1.一种移位寄存器，其特征在于，包括：
输入子电路，所述输入子电路与输入信号端、上拉节点电连接，其中所述输入子电路配置为在所述输入信号端的控制下，将所述输入信号端提供的输入信号传输至所述上拉节点；
下拉节点驱动子电路，所述下拉节点驱动子电路与第一电压信号端、所述上拉节点、第一下拉节点和第二电压信号端电连接；所述下拉节点驱动子电路包括第一接入单元、第一减压单元和第二接入单元，所述下拉节点驱动子电路配置为：
在所述第一电压信号端和上拉节点的控制下，通过所述第一接入单元将所述第一电压信号端提供的第一电压信号传输至所述第一下拉节点，并通过所述第一减压单元降低施加在所述第二接入单元上的电压；在所述上拉节点的控制下，通过所述第二接入单元将所述第二电压信号端提供的第二电压信号传输至所述第一下拉节点；
输出子电路，所述输出子电路与所述上拉节点、时钟信号端、所述第一下拉节点、第二电压信号端和第一输出信号端电连接；所述输出子电路配置为在所述上拉节点的控制下，将所述时钟信号端提供的时钟信号传输至所述第一输出信号端，以及在所述第一下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第一输出信号端；
降噪子电路，所述降噪子电路与所述上拉节点、所述第二电压信号端和所述第一下拉节点电连接；所述降噪子电路配置为在所述第一下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点；
第一复位子电路，所述第一复位子电路与所述上拉节点、第一复位信号端和所述第二电压信号端电连接；所述第一复位子电路配置为在所述第一复位信号端的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。
2.根据权利要求1所述的移位寄存器，其特征在于，
所述第一减压单元，配置为在所述第一电压信号端和上拉节点的控制下，与所述第二接入单元共用所述第一电压信号以降低施加在所述第二接入单元上的电压；或者
所述第一减压单元，配置为在所述第一电压信号端和上拉节点的控制下，隔断所述第一电压信号以降低所述第一电压信号施加在所述第二接入单元上的电压。
3.根据权利要求1所述的移位寄存器，其特征在于，
还包括级联子电路，所述级联子电路与所述上拉节点、所述时钟信号端、所述第一下拉节点、所述第二电压信号端和第二输出信号端电连接；所述级联子电路配置为在所述上拉节点的控制下，将所述时钟信号端提供的时钟信号传输至所述第二输出信号端，以及在所述第一下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第二输出信号端；
和/或
所述移位寄存器还包括第二复位子电路，所述第二复位子电路与第二复位信号端、所述上拉节点和所述第二电压信号端电连接，所述第二复位子电路配置为在所述第二复位信号端的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点。
4.根据权利要求3所述的移位寄存器，其特征在于，所述下拉节点驱动子电路还与第三电压信号端和第二下拉节点电连接；所述下拉节点驱动子电路还包括与所述第一接入单元对应的第三接入单元、与所述第一减压单元对应的第二减压单元和与所述第二接入单元对应的第四接入单元，所述下拉节点驱动子电路配置为：
在所述第三电压信号端和上拉节点的控制下，通过所述第三接入单元将所述第三电压信号端提供的第三电压信号传输至所述第二下拉节点，并通过所述第二减压单元降低施加在所述第四接入单元上的电压，其中，第三电压信号与第一电压信号反相；
在所述上拉节点的控制下，通过所述第四接入单元将所述第二电压信号端提供的第二电压信号传输至所述第二下拉节点。
5.根据权利要求4所述的移位寄存器，其特征在于，
所述降噪子电路还与所述第二下拉节点电连接，所述降噪子电路还配置为在所述第二下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述上拉节点；
和/或
所述输出子电路还与所述第二下拉节点电连接，所述输出子电路还配置为在所述第二下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第一输出信号端；
和/或
所述级联子电路还与所述第二下拉节点电连接，所述级联子电路还配置为在所述第二下拉节点的控制下，将所述第二电压信号端提供的第二电压信号传输至所述第二输出信号端。
6.根据权利要求4所述的移位寄存器，其特征在于，所述下拉节点驱动子电路还与所述输入信号端电连接；
所述下拉节点驱动子电路还包括与所述第二接入单元对应的第五接入单元，和/或，所述下拉节点驱动子电路还包括与所述第四接入单元对应的第六接入单元；
所述下拉节点驱动子电路配置为：在所述输入信号端的控制下，通过所述第五接入单元将所述第二电压信号端提供的第二电压信号传输至所述第一下拉节点；
和/或
在所述输入信号端的控制下，通过所述第六接入单元将所述第二电压信号端提供的第二电压信号传输至所述第二下拉节点。
7.根据权利要求1所述的移位寄存器，其特征在于，
所述输入子电路包括第一晶体管，所述第一晶体管的栅极和第一极与所述输入信号端电连接，所述第一晶体管的第二极与所述上拉节点电连接；
和/或
所述下拉节点驱动子电路包括作为第一接入单元的第二晶体管、作为第一减压单元的第三晶体管和作为第二接入单元的第四晶体管，其中
所述第二晶体管的栅极和第一极与所述第一电压信号端电连接，所述第二晶体管的第二极与所述第一下拉节点电连接；
所述第三晶体管的栅极与所述第一电压信号端电连接，所述第三晶体管的第一极与所述第一下拉节点电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接；或者所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一极与所述第一下拉节点电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接；
所述第四晶体管的栅极与所述上拉节点电连接，所述第四晶体管的第二极与所述第二电压信号端电连接；
和/或
所述降噪子电路包括第五晶体管，所述第五晶体管的栅极与所述第一下拉节点电连接，所述第五晶体管的第一极与所述上拉节点电连接，所述第五晶体管的第二极与所述第二电压信号端电连接；
和/或
所述输出子电路包括第六晶体管、第七晶体管和电容，所述第六晶体管的栅极与所述上拉节点电连接，所述第六晶体管的第一极与所述时钟信号端电连接，所述第六晶体管的第二极与所述第一输出信号端电连接；所述第七晶体管的栅极与所述第一下拉节点电连接，所述第七晶体管的第一极与所述第一输出信号端电连接，所述第七晶体管的第二极与所述第二电压信号端电连接；所述电容的一端与所述第六晶体管的栅极电连接，另一端与所述第六晶体管的第二极电连接；
和/或
所述第一复位子电路包括第八晶体管，所述第八晶体管的栅极与所述第一复位信号端电连接，所述第八晶体管的第一极与所述上拉节点电连接，所述第八晶体管的第二极与所述第二电压信号端电连接。
8.根据权利要求3所述的移位寄存器，其特征在于，
所述级联子电路包括第九晶体管和第十晶体管，所述第九晶体管的栅极与所述上拉节点电连接，所述第九晶体管的第一极与所述时钟信号端电连接，所述第九晶体管的第二极与所述第二输出信号端电连接；所述第十晶体管的栅极与所述第一下拉节点电连接，所述第十晶体管的第一极与所述第二输出信号端电连接，所述第十晶体管的第二极与所述第二电压信号端电连接；
和/或
所述第二复位子电路包括第十一晶体管，所述第十一晶体管的栅极与所述第二复位信号端电连接，所述第十一晶体管的第一极与所述上拉节点电连接，所述第十一晶体管的第二极与所述第二电压信号端电连接。
9.根据权利要求5所述的移位寄存器，其特征在于，
所述下拉节点驱动子电路包括作为第三接入单元的第十二晶体管、作为第二减压单元的第十三晶体管和作为第四接入单元的第四晶体管，其中
所述第十二晶体管的栅极和第一极与所述第三电压信号端电连接，所述第十二晶体管的第二极与所述第二下拉节点电连接；
所述第十三晶体管的栅极与所述第三电压信号端电连接，所述第十三晶体管的第一极与所述第二下拉节点电连接，所述第十三晶体管的第二极与所述第十四晶体管的第一极电连接；或者所述第十三晶体管的栅极与所述上拉节点电连接，所述第十三晶体管的第一极与所述第二下拉节点电连接，所述第十三晶体管的第二极与所述第十四晶体管的第一极电连接；
所述第十四晶体管的栅极与所述上拉节点电连接，所述第十四晶体管的第二极与所述第二电压信号端电连接。
10.根据权利要求9所述的移位寄存器，其特征在于，
所述降噪子电路包括第十五晶体管，所述第十五晶体管的栅极与所述第二下拉节点电连接，所述第十五晶体管的第一极与所述上拉节点电连接，所述第十五晶体管的第二极与所述第二电压信号端电连接；
和/或
所述输出子电路包括第十六晶体管，所述第十六晶体管的栅极与所述第二下拉节点电连接，所述第十六晶体管的第一极与所述第一输出信号端电连接，所述第十六晶体管的第二极与所述第二电压信号端电连接；
和/或
所述级联子电路包括第十七晶体管，所述第十七晶体管的栅极与所述第二下拉节点电连接，所述第十七晶体管的第一极与所述第二输出信号端电连接，所述第十七晶体管的第二极与所述第二电压信号端电连接。
11.根据权利要求7所述的移位寄存器，其特征在于，
所述第三晶体管的栅极与所述第一电压信号端电连接，所述第三晶体管的第一极与所述第一下拉节点电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接，所述第二晶体管、第三晶体管和第四晶体管的沟道宽度的比值为：1:20:7；或者
所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一极与所述第一下拉节点电连接，所述第三晶体管的第二极与所述第四晶体管的第一极电连接，所述第三晶体管和第四晶体管的沟道宽度的比值大于10：1。
12.根据权利要求9所述的移位寄存器，其特征在于，
所述第十三晶体管的栅极与所述第一电压信号端电连接，所述第十三晶体管的第一极与所述第二下拉节点电连接，所述第十三晶体管的第二极与所述第十四晶体管的第一极电连接，所述第十二晶体管、第十三晶体管和第十四晶体管的沟道宽度的比值为：1：20：7；
或者
所述第十三晶体管的栅极与所述上拉节点电连接，所述第十三晶体管的第一极与所述第一下拉节点电连接，所述第十三晶体管的第二极与所述第十四晶体管的第一极电连接，所述第十三晶体管和第十四晶体管的沟道宽度的比值大于10：1。
13.根据权利要求6所述的移位寄存器，其特征在于，所述下拉节点驱动子电路还包括第十八晶体管和/或第十九晶体管，
所述第十八晶体管的栅极与所述输入信号端电连接，所述第十八晶体管的第一极与所述第三晶体管的第二极电连接，所述第十八晶体管的第二极与所述第二电压信号端电连接；
和/或
所述第十九晶体管的栅极与所述输入信号端电连接，所述第十九晶体管的第一极与所述第十三晶体管的第二极电连接，所述第十九晶体管的第二极与所述第二电压信号端电连接。
14.一种栅极驱动电路，其特征在于，包括N个级联的如权利要求1-13中任一项所述的移位寄存器，N为大于2的自然数，其中
第n级移位寄存器的输入信号端与第n-1级移位寄存器的第一输出信号端或第二输出信号端电连接，第n+1级移位寄存器的第一输出信号端或第二输出信号端与第n级移位寄存器的第一复位信号端电连接，n大于等于1且小于等于N；
n等于1时，第一级移位寄存器的输入信号端与所述栅极驱动电路的起始信号电连接；
n等于N时，最后一级移位寄存器的第一复位信号端与所述栅极驱动电路的第一复位信号电连接。
15.一种显示面板，其特征在于，包括如权利要求14所述的栅极驱动电路。
16.一种使用如权利要求1-13中任一项所述的移位寄存器的控制方法，其特征在于，包括：
在第一阶段，向输入信号端提供高电平作为输入信号，输入子电路将所述输入信号传输至上拉节点，以拉高所述上拉节点的电位；下拉节点驱动子电路在所述上拉节点的控制下将所述第一下拉节点的电位拉低；
在第二阶段，输出子电路在所述上拉节点的控制下，将时钟信号端提供的时钟信号传输至第一输出信号端；
在第三阶段，所述下拉节点驱动子电路在所述第一电压信号端和上拉节点的控制下，拉高所述第一下拉节点的电位，并通过第一减压单元降低施加在所述第二接入单元上的电压；降噪子电路在所述第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至所述上拉节点，拉低所述上拉节点的电位；所述输出子电路在所述第一下拉节点的控制下，将第二电压信号端提供的第二电压信号传输至所述第一输出信号端。
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