CN108766358B - 移位寄存器单元及驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置，涉及显示技术领域，可以提高产生EM信号的移位寄存器单元的寿命。该移位寄存器单元中，第一输入子电路用于在第一时钟信号端的控制下，将信号输入端的信号输出至下拉节点。下拉控制信号生成子电路用于将根据第二时钟信号端和下拉节点的信号形成的自举电平输出至下拉节点。第二输入子电路用于根据信号输入端、第一时钟信号端、第一电压端和第二电压端的信号生成第一信号，并将第一信号输出至第一上拉节点。上拉控制信号生成子电路用于根据第二时钟信号端、第一上拉节点和下拉节点的信号生成上拉控制信号，并将上拉控制信号输出至第二上拉节点。

Description

移位寄存器单元及驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置。

背景技术

近年来，追求显示器的高寿命是显示技术领域的发展趋势。目前，用于产生OLED显示器件中的发光控制信号EM的栅极移位寄存器通常由PMOS TFT(Thin Film Transistor，薄膜晶体管)构成。由于PMOS TFT的特性易漂移，难以长时间稳定工作，不利于OLED显示器件的高寿命发展。

发明内容

本发明的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置，可以提高用于产生EM信号的移位寄存器单元的寿命。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的第一方面，提供一种移位寄存器单元，包括下拉信号产生电路和上拉信号产生电路；所述下拉信号产生电路包括第一输入子电路和下拉控制信号生成子电路，所述上拉信号产生电路包括第二输入子电路和上拉控制信号生成子电路；所述第一输入子电路连接信号输入端、第一时钟信号端和下拉节点；所述第一输入子电路用于在所述第一时钟信号端的控制下，将所述信号输入端的信号输出至所述下拉节点；所述下拉控制信号生成子电路连接所述下拉节点和第二时钟信号端，所述下拉控制信号生成子电路用于将根据所述下拉节点和所述第二时钟信号端的信号形成的自举电平输出至所述下拉节点；所述第二输入子电路连接所述信号输入端、所述第一时钟信号端、第一电压端、第二电压端和第一上拉节点，所述第二输入子电路用于根据所述信号输入端、所述第一时钟信号端、所述第一电压端和所述第二电压端的信号生成第一信号，并将所述第一信号输出至所述第一上拉节点；所述上拉控制信号生成子电路连接所述第一上拉节点、所述第二时钟信号端、所述下拉节点和第二上拉节点，所述上拉控制信号生成子电路用于根据所述第一上拉节点、所述第二时钟信号端和所述下拉节点的信号生成上拉控制信号，并将所述上拉控制信号输出至所述第二上拉节点。

可选的，所述下拉信号产生电路还包括下拉信号输出子电路，所述下拉信号输出子电路连接所述下拉节点、所述第一电压端和信号输出端，所述下拉信号输出子电路用于在所述下拉节点的控制下，将所述第一电压端的信号输出至所述信号输出端；和/或，所述上拉信号产生电路还包括上拉信号输出子电路，所述上拉信号输出子电路连接所述第二上拉节点、第二电压端和信号输出端，所述上拉信号输出子电路用于在所述第二上拉节点的控制下，将所述第二电压端的信号输出至所述信号输出端。

可选的，所述移位寄存器单元仅由P型晶体管构成。

可选的，所述第一输入子电路包括第一晶体管，所述第一晶体管的栅极连接所述第一时钟信号端，所述第一晶体管的第一极连接所述信号输入端，所述第一晶体管的第二极连接所述下拉节点；和/或，所述下拉控制信号生成子电路包括第二晶体管和第一电容，所述第二晶体管的栅极连接所述下拉节点，所述第二晶体管的第一极连接所述第二时钟信号端，所述第二晶体管的第二极连接所述第一电容的一端，所述第一电容的另一端连接所述下拉节点。

可选的，所述第二输入子电路包括第三晶体管、第四晶体管、第五晶体管和第六晶体管；所述第三晶体管的栅极连接所述第一时钟信号端，所述第三晶体管的第一极连接所述信号输入端，所述第三晶体管的第二极连接所述第五晶体管的栅极和所述第四晶体管的第一极；所述第四晶体管的栅极连接所述信号输入端，所述第四晶体管的第二极连接所述第一电压端；所述第五晶体管的第一极连接所述第二电压端，所述第五晶体管的第二极连接所述第一上拉节点；所述第六晶体管的栅极连接所述第一时钟信号端，所述第六晶体管的第一极连接所述第一上拉节点，所述第六晶体管的第二极连接所述第一电压端；

和/或，所述上拉控制信号生成子电路包括第七晶体管、第八晶体管、第九晶体管和第二电容；所述第七晶体管的栅极连接所述第二时钟信号端，所述第七晶体管的第一极连接所述第二上拉节点，所述第七晶体管的第二极连接所述第八晶体管的第二极和所述第二电容的一端；所述第八晶体管的栅极和第二极连接所述第一上拉节点，所述第八晶体管的第一极连接所述第二时钟信号端；所述第九晶体管的栅极连接所述下拉节点，所述第九晶体管的第一极连接所述第二电压端，所述第九晶体管的第二极连接所述第二上拉节点；所述第二电容的另一端连接所述第一上拉节点。

可选的，在所述下拉信号产生电路还包括下拉信号输出子电路，所述上拉信号产生电路还包括上拉信号输出子电路的情况下，

所述下拉信号输出子电路包括第十晶体管，所述第十晶体管的栅极连接所述下拉节点，所述第十晶体管的第一极连接所述第一电压端，所述第十晶体管的第二极连接所述信号输出端；

和/或，所述上拉信号输出子电路包括第十一晶体管，所述第十一晶体管的栅极连接所述第二上拉节点，所述第十一晶体管的第一极连接所述第二电压端，所述第十一晶体管的第二极连接所述信号输出端。

本发明实施例的第二方面，提供一种如第一方面所述的移位寄存器单元的驱动方法，包括：移位阶段，在第一时钟信号的控制下，第一输入子电路将输入信号输出至下拉节点；第二输入子电路根据输入信号、第一时钟信号、第一电压和第二电压生成第一信号，并将所述第一信号输出至所述第一上拉节点；上拉控制信号生成子电路根据第二时钟信号、所述第一上拉节点和所述下拉节点的信号生成上拉控制信号，并将所述上拉控制信号输出至所述第二上拉节点；输出阶段，下拉控制信号生成子电路将根据所述第二时钟信号和所述下拉节点的信号形成的自举电平输出至所述下拉节点；所述上拉控制信号生成子电路根据所述第二时钟信号、所述第一上拉节点和所述下拉节点的信号生成上拉控制信号，并将所述上拉控制信号输出至所述第二上拉节点，下拉阶段，在所述第一时钟信号的控制下，所述第一输入子电路将所述输入信号输出至所述下拉节点；稳定阶段，下拉控制信号生成子电路将根据所述第二时钟信号和所述下拉节点的信号形成的自举电平输出至所述下拉节点。

进一步的，在下拉信号产生电路包括下拉信号输出子电路的情况下，在所述下拉阶段和所述稳定阶段，所述驱动方法还包括：在所述下拉节点的控制下，下拉信号输出子电路将所述第一电压端的信号输出至所述信号输出端；在上拉信号产生电路包括上拉信号输出子电路的情况下，在所述输出阶段，所述驱动方法还包括：在所述第二上拉节点的控制下，上拉信号输出子电路将所述第二电压端的信号输出至所述信号输出端。

本发明实施例的第三方面，提供一种栅极驱动电路，包括多个级联的如第一方面所述的移位寄存器单元；第一级移位寄存器单元的信号输入端连接起始信号端，除了所述第一级移位寄存器单元以外，各级移位寄存器单元的信号输入端连接该级移位寄存器单元的上一级移位寄存器单元的信号输出端。

本发明实施例的第四方面，提供一种显示装置，包括如第三方面所述的栅极驱动电路。

本发明实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置，该移位寄存器单元中，第一输入子电路用于在第一时钟信号端的控制下，将信号输入端的信号输出至下拉节点。下拉控制信号生成子电路用于将根据第二时钟信号端和下拉节点的信号形成的自举电平输出至下拉节点。第二输入子电路用于根据信号输入端、第一时钟信号端、第一电压端和第二电压端生成第一信号，并将第一信号输出至第一上拉节点。上拉控制信号生成子电路用于根据第二时钟信号端、第一上拉节点和下拉节点的信号生成上拉控制信号，并将上拉控制信号输出至第二上拉节点。这样一来，一方面，本发明实施例中能仅通过第一输入子电路和下拉控制信号生成子电路实现下拉控制信号的产生，从而使得下拉信号产生电路的可靠性提高，进而能减少低电平维持阶段即上述稳定阶段的噪声。另一方面，本发明实施例中通过上述下拉信号产生电路和上拉信号生成电路，可以使得上拉信号和下拉信号的控制逻辑区分度更好。在各个工作阶段中，避免了受上拉控制信号控制的下拉输出晶体管和受下拉节点控制的下拉输出晶体管同时打开，使得信号输出端输出噪声的问题。再一方面，上述移位寄存器单元可以承受较大的工艺波动和长时间工作后晶体管的开启电压的漂移，从而可以延长上述移位寄存器单元的寿命，进而可以提高应用上述移位寄存器单元的显示装置的寿命。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的方框结构图；

图2为本发明实施例提供的一种图1所示的移位寄存器单元的电路结构图；

图3为本发明实施例提供的另一种移位寄存器单元的方框结构图；

图4为本发明实施例提供的一种图3所示的移位寄存器单元的电路结构图；

图5为本发明实施例提供的一种图4所示的移位寄存器单元的时序控制图；

图6为本发明实施例提供的一种利用图5所示的时序控制图驱动图4所示的移位寄存器单元时的仿真示意图；

图7为本发明实施例提供的一种包括图1或者图2所示的移位寄存器单元的栅极驱动电路的结构示意图；

图8为本发明实施例提供的一种显示装置的方框示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1所示，包括下拉信号产生电路10和上拉信号产生电路20。其中，下拉信号产生电路10包括第一输入子电路101和下拉控制信号生成子电路102；上拉信号产生电路20包括第二输入子电路201和上拉控制信号生成子电路202。

具体的，第一输入子电路101连接信号输入端STU、第一时钟信号端CLK和下拉节点PD；第一输入子电路101用于在第一时钟信号端CLK的控制下，将信号输入端STU的信号输出至下拉节点PD。

下拉控制信号生成子电路102连接下拉节点PD和第二时钟信号端CLKB，下拉控制信号生成子电路102用于将根据下拉节点PD和第二时钟信号端CLKB的信号形成的自举电平输出至下拉节点PD。

第二输入子电路201连接信号输入端STU、第一时钟信号端CLK、第一电压端VGL、第二电压端VGH和第一上拉节点PU0，第二输入子电路201用于根据信号输入端STU、第一时钟信号端CLK、第一电压端VGL、第二电压端VGH的信号生成第一信号，并将第一信号输出至第一上拉节点PU0。

上拉控制信号生成子电路202连接第一上拉节点PU0、第二时钟信号端CLKB、下拉节点PD和第二上拉节点PU1，上拉控制信号生成子电路202用于根据第一上拉节点PU0、第二时钟信号端CLKB和下拉节点PD的信号生成上拉控制信号，并将上拉控制信号输出至第二上拉节点PU1。

需要说明的是，顾名思义，信号输入端STU是指用于接收输入信号的端口，第一时钟信号端CLK是指用于接收第一时钟信号，第一电压端VGL是指用于接收第一电压的端口。本发明实施例中，信号输出端OUT、第二时钟信号端CLKB和第二电压端VGH的命名原理与前述相同，此处不再赘述。

可选的，本发明实施例提供的移位寄存器单元仅由P型晶体管构成。

基于此，本发明实施例提供一种移位寄存器单元，包括下拉信号产生电路10和上拉信号生成电路20。该移位寄存器单元中，第一输入子电路101用于在第一时钟信号端CLK的控制下，将信号输入端STU的信号输出至下拉节点PD。下拉控制信号生成子电路102用于将根据第二时钟信号端CLKB和下拉节点PD的信号形成的自举电平输出至下拉节点PD。第二输入子电路202用于根据信号输入端STU、第一时钟信号端CLK、第一电压端VGL和第二电压端VGH的信号生成第一信号，并将第一信号输出至第一上拉节点PU0。上拉控制信号生成子电路102用于根据第二时钟信号端CLKB、第一上拉节点PU0和下拉节点PD的信号生成上拉控制信号，并将上拉控制信号输出至第二上拉节点PU1。这样一来，一方面，本发明实施例中能仅通过第一输入子电路101和下拉控制信号生成子电路102实现下拉控制信号的产生，从而使得下拉信号产生电路10的可靠性提高，进而能减少低电平维持阶段的噪声。另一方面，本发明实施例中通过上述下拉信号产生电路10和上拉信号生成电路20可以使得上拉信号和下拉信号的控制逻辑区分度更好。在各个工作阶段中，避免了受上拉控制信号控制的下拉输出晶体管和受下拉节点PD控制的下拉输出晶体管同时打开，使得信号输出端OUT输出噪声的问题。

以下结合图2对图1所示的移位寄存器单元的结构进行详细的举例说明。

第一输入子电路101包括第一晶体管M1，第一晶体管M1的栅极连接第一时钟信号端CLK，第一晶体管M1的第一极连接信号输入端STU，第一晶体管M1的第二极连接下拉节点PD。

和/或，下拉控制信号生成子电路102包括第二晶体管M2和第一电容C1，第二晶体管M2的栅极连接下拉节点PD，第二晶体管M2的第一极连接第二时钟信号端CLKB，第二晶体管M2的第二极连接第一电容C1的一端，第一电容C1的另一端连接下拉节点PD。

第二输入子电路201包括第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6；第三晶体管M3的栅极连接第一时钟信号端CLK，第三晶体管M3的第一极连接信号输入端STU，第三晶体管M3的第二极连接第五晶体管M5的栅极和第四晶体管M4的第一极；第四晶体管M4的栅极连接信号输入端STU，第四晶体管M4的第二极连接第一电压端VGL；第五晶体管M5的第一极连接第二电压端VGH，第五晶体管M5的第二极连接第一上拉节点PU0；第六晶体管M6的栅极连接第一时钟信号端CLK，第六晶体管M6的第一极连接第一上拉节点PU0，第六晶体管M6的第二极连接第一电压端VGL。

和/或，上拉控制信号生成子电路202包括第七晶体管M7、第八晶体管M8、第九晶体管M9和第二电容C2；第七晶体管M7的栅极连接第二时钟信号端CLKB，第七晶体管M7的第一极连接第二上拉节点PU1，第七晶体管M7的第二极连接第八晶体管M8的第二极和第二电容C2的一端；第八晶体管M8的栅极和第二极连接第一上拉节点PU0，第八晶体管M8的第一极连接第二时钟信号端CLKB；第九晶体管M9的栅极连接下拉节点PD，第九晶体管M9的第一极连接第二电压端VGH，第九晶体管M9的第二极连接第二上拉节点PU1；第二电容C2的另一端连接第一上拉节点PU0。

需要说明的是，本发明实施例不限定构成第N晶体管的晶体管个数，示例的，可以如图2所示，第N晶体管仅由一个晶体管构成；又示例的，第N晶体管可以由至少两个串联的晶体管构成。

在此基础上，可选的，如图3所示，上述下拉信号产生电路10还包括下拉信号输出子电路103，下拉信号输出子电路103连接下拉节点PD、第一电压端VGL和信号输出端OUT。下拉信号输出子电路103用于在下拉节点PD的控制下，将第一电压端VGL的信号输出至信号输出端OUT。

和/或，上拉信号产生电路20还包括上拉信号输出子电路203，上拉信号输出子电路203连接第二上拉节点PU1、第二电压端VGH和信号输出端OUT，上拉信号输出子电路203用于在第二上拉节点PU1的控制下，将第二电压端VGH的信号输出至信号输出端OUT。

以下结合图4对图3所示的移位寄存器单元的结构进行详细的举例说明。其中，第一输入子电路101、下拉控制信号生成子电路102、第二输入子电路201和上拉控制信号生成子电路202的结构与图3所示的移位寄存器单元的结构相同。

可选的，下拉信号输出子电路103包括第十晶体管M10，第十晶体管M10的栅极连接下拉节点PD，第十晶体管M10的第一极连接第一电压端VGL，第十晶体管M10的第二极连接信号输出端OUT。

和/或，上拉信号输出子电路203包括第十一晶体管M11，第十一晶体管M11的栅极连接第二上拉节点PU1，第十一晶体管M11的第一极连接第二电压端VGH，第十一晶体管M11的第二极连接信号输出端OUT。其中，上述晶体管均为P型晶体管。

本发明实施例还提供一种如图2或图4所述的移位寄存器单元的驱动方法，以下结合图5对上述驱动方法进行详细的说明。本实施例中，在移位寄存器单元工作过程中，向第一电压端VGL输入恒定的低电平，向第二电压端VGH输入恒定的高电平。根据图4，所述驱动方法包括：

移位阶段1：在第一时钟信号CLK的控制下，第一输入子电路101将输入信号STU输出至下拉节点PD；第二输入子电路201根据输入信号STU、第一时钟信号CLK、第一电压VGL和第二电压VGH生成第一信号，并将第一信号输出至第一上拉节点PU0；上拉控制信号生成子电路202根据第二时钟信号CLKB、第一上拉节点PU0和下拉节点PD的信号生成上拉控制信号，并将上拉控制信号输出至第二上拉节点PU1。

具体的，CLK＝0，CLKB＝1，STU＝1，PU0＝0，PU1＝1，PD＝1，OUT＝0。

在此情况下，在第一时钟信号CLK的控制下，第一晶体管M1、第三晶体管M3和第六晶体管M6打开。输入信号端STU的高电平通过第一晶体管M1输出至下拉节点PD，以及通过第三晶体管M3输出至节点T1，第一电压端VGL的低电平通过第六晶体管M6输出至第一上拉节点PU0。在下拉节点PD的控制下，第九晶体管M9和第十晶体管M10关闭。在输入信号STU的控制下，第四晶体管M4关闭；在节点T1的控制下，第五晶体管M5关闭。此时，在第一上拉节点PU0的控制下，第八晶体管M8打开，第二时钟信号端CLKB的高电平通过第八晶体管M8输出至节点SU。在第二时钟信号端CLKB的控制下，第七晶体管M7关闭。

由于第七晶体管M7和第九晶体管M9关闭，因此第二上拉节点PU1保持维持前一个高电平状态。在第二上拉节点PU1的控制下，第十一晶体管M11关闭。由于第十晶体管M10和第十一晶体管M11均关闭，因此信号输出端OUT维持前一状态的低电平。

输出阶段2：下拉控制信号生成子电路102将根据第二时钟信号CLKB和下拉节点PD的信号形成的自举电平输出至下拉节点PD；上拉控制信号生成子电路202根据第一上拉节点PU0、第二时钟信号端CLKB和下拉节点PD的信号生成上拉控制信号，并将上拉控制信号输出至第二上拉节点PU1。可选的，在第二上拉节点PU1的控制下，上拉信号输出子电路203将第二电压端VGH的信号输出至信号输出端OUT。

具体的，CLK＝1，CLKB＝0，STU＝1，PU0＝0，PU1＝1，PD＝1，OUT＝1。

在此情况下，在第一时钟信号CLK的控制下，第一晶体管M1、第三晶体管M3和第六晶体管M6关闭。由于第一电容C1的自举作用，下拉节点PD维持移位阶段1的高电平；在下拉节点PD的控制下，第十晶体管M10关闭。在输入信号STU的控制下，第四晶体管M4关闭。

由于第三晶体管M3和第四晶体管M4均关闭，因此节点T1维持前一阶段的高电平。在节点T1的控制下，第五晶体管M5关闭。由于第五晶体管M5和第六晶体管M6均关闭，因此第一拉节点PU0保持前一状态的低电平，直至第二时钟信号CLKB由高电平向低电平跳变，此时第二时钟信号CLKB通过第八晶体管M8输出至节点SU，由于第二电容C2的自举作用，第一上拉节点PU0输出更低的电平，从而确保节点SU输出的是低电平。在第二时钟信号CLKB的控制下，第七晶体管M7打开，此时节点SU的低电平通过第七晶体管M7输出至第二上拉节点PU1。在第二上拉节点PU1的控制下，第二电压端VGH的高电平通过第十一晶体管M11输出至信号输出端OUT。

需要说明的是，上述信号输出端OUT的输出信号可以作为OLED显示装置中的发光控制信号EM。为了满足像素补偿或者驱动的需求，通常发光控制信号EM通常要保证一定的打开时间(即有效电平)。可选的，如图5所示，还可以通过重复上述移位阶段1和输出阶段2的驱动过程，以延长发光控制信号EM的有效电平时间，使其满足像素补偿或者驱动的需求。

示例的，上述驱动方法还包括阶段3和阶段4。其中阶段3的驱动过程和前述移位阶段1相同，阶段3又称为输出保持阶段，不同的是，阶段3中信号输出端OUT的输出信号保持前一阶段即输出阶段2的高电平。阶段4的驱动过程和前述移位阶段1相同，阶段4又称为输出保持阶段，阶段4信号输出端OUT的输出信号保持阶段3的高电平。从而本领域技术人员可以理解，通过控制重复上述移位阶段1和输出阶段2的次数，可以控制发光控制信号EM的有效电平时间，以满足像素补偿或者驱动的需求。

下拉阶段5：在第一时钟信号CLK的控制下，第一输入子电路101将输入信号STU输出至下拉节点PD。可选的，下拉信号输出子电路103在下拉节点PD的控制下，将第一电压端VGL的信号输出至信号输出端OUT。

具体的，CLK＝0，CLKB＝1，STU＝0，PU0＝1，PU1＝1，PD＝0，OUT＝1。

在此情况下，在第一时钟信号CLK的控制下，第一晶体管M1、第三晶体管M3和第六晶体管M6打开。输入信号端STU的低电平通过第一晶体管M1输出至下拉节点PD，在下拉节点PD的控制下，第九晶体管M9和第十晶体管M10打开，第一电压端VGL的低电平通过第十晶体管M10输出至信号输出端OUT。在第二时钟信号端CLKB的控制下，第七晶体管M7关闭。需要说明的是，由于第九晶体管M9打开，第二上拉节点PU1有被上拉至高电平VGH的趋势，然而由于第七晶体管M7关闭，只通过第九晶体管M9无法在短时间内将第二上拉节点PU1的电位上拉至高电平VGH，从而在第二上拉节点PU1的控制下，第十一晶体管M11关闭不彻底，因此信号输出端OUT的输出信号介于高电平和低电平之间。

此外，输入信号端STU的低电平通过第三晶体管M3输出至节点T1；在输入信号端STU的低电平的控制下，第四晶体管M4打开，第一电压端VGL的低电平通过第四晶体管M4输出至节点T1。在节点T1的控制下，第五晶体管M5打开，第二电压端VGH的高电平通过第五晶体管M5输出至第一上拉节点PU0。输入信号端STU的低电平同时通过第三晶体管M3输出至节点T1，第一电压端VGL的低电平通过第六晶体管M6输出至第一上拉节点PU0。通过设置第五晶体管M5和第六晶体管M6的尺寸比例，以使得五晶体管M5的上拉能力大第六晶体管M6的下拉能力，从而使得第一上拉节点PU0为高电平。

稳定阶段6：下拉控制信号生成子电路102将根据第二时钟信号CLKB和下拉节点PD的信号形成的自举电平输出至下拉节点PD。可选的，在下拉节点PD的控制下，下拉信号输出子电路103将第一电压端VGL的信号输出至信号输出端OUT。

具体的，CLK＝1，CLKB＝0，STU＝0，PU0＝1，PU1＝1，PD＝0，OUT＝1。

在此情况下，在第一时钟信号CLK的控制下，第一晶体管M1、第三晶体管M3和第六晶体管M6关闭。由于第一电容C1的自举作用，下拉节点PD维持低电平，第二晶体管M2维持导通状态。当第二时钟信号CLKB由高电平跳变至低电平时，下拉节点PD自举为更低的电平，从而使得第十晶体管M10充分打开，第一电压端VGL的低电平通过第十晶体管M10输出至信号输出端OUT。

同时，在下拉节点PD的控制下，第九晶体管M9打开，第二电压端VGH的高电平通过第九晶体管M9输出至第二上拉节点PU1。在第二上拉节点PU1的控制下，第十一晶体管M11关闭。

此外，在输入信号端STU的低电平的控制下，第四晶体管M4关闭。节点T1维持前一阶段的低电平，在节点T1的控制下，第五晶体管M5打开，第二电压端VGH的高电平通过第五晶体管M5输出至第一上拉节点PU0。

综上所述，一方面，本发明实施例简化了下拉信号产生电路10结构，仅通过第一晶体管M1、第二晶体管M2和第十晶体管M10即可以实现下拉信号的产生，从而可以使得下拉信号产生电路10的可靠性提高，进而能减少低电平维持阶段即稳定阶段6的噪声。

另一方面，本发明实施例通过上述下拉信号产生电路10和上拉信号生成电路20，可以使得上拉信号和下拉信号的控制逻辑区分度更好。在各个工作阶段中，第二上拉节点PU1和下拉节点PD的信号均相反，避免了由于第十晶体管M10和第十一晶体管M11均开启使得信号输出端OUT输出噪声的问题。

在此基础上，本领域技术人员已知，LTPS工艺制成的PMOS晶体管的阈值电压(也称开启电压)Vth为±0.5V，其一般的移位寄存器单元也仅仅能保证在这个范围内工作。

图6为根据图5所示的时序控制图驱动本发明实施例提供的移位寄存器单元得到的仿真示意图，其中，各晶体管的开启电压Vth的典型值为-1.5V(即Vth Typical-1.5)。图6示出了开启电压Vth为～2V、0V和+1V三种情况下的仿真结果，根据图6，上述三种情况下，移位寄存器单元均能正常工作。因此上述移位寄存器单元的各晶体管可以保证在开启电压Vth漂移量在～2-+1V(即Vth variation-2～+1V)的范围内工作，即可以承受较大的工艺波动和长时间工作后晶体管的开启电压Vth的漂移，因此本发明实施例提供的移位寄存器单元具有更长的寿命，从而可以提高应用上述移位寄存器单元的显示装置的寿命。

本发明实施例还提供一种栅极驱动电路，如图7所示，包括多个级联的如上所述的任一种移位寄存器单元，其中，第一级移位寄存器单元RS1的信号输入端STU连接起始信号端STV，除了第一级移位寄存器单元RS1以外，各级移位寄存器单元的信号输入端STU连接该级移位寄存器单元的上一级移位寄存器单元的信号输出端OUT。该栅极驱动电路中的各级移位寄存器单元具有与前述实施例提供的移位寄存器单元相同的结构和有益效果，此处不再赘述。

进一步的，本发明实施例还提供一种显示装置01，图8为该显示装置的方框图。该显示装置01包括如上所述的栅极驱动电路02，该栅极驱动电路具有与前述栅极驱动电路相同的结构和有益效果，此处不再赘述。

示例的，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括下拉信号产生电路和上拉信号产生电路；所述下拉信号产生电路包括第一输入子电路和下拉控制信号生成子电路，所述上拉信号产生电路包括第二输入子电路和上拉控制信号生成子电路；

所述第一输入子电路连接信号输入端、第一时钟信号端和下拉节点；所述第一输入子电路用于在所述第一时钟信号端的控制下，将所述信号输入端的信号输出至所述下拉节点；

所述下拉控制信号生成子电路连接所述下拉节点和第二时钟信号端，所述下拉控制信号生成子电路用于将根据所述下拉节点和所述第二时钟信号端的信号形成的自举电平输出至所述下拉节点；

所述第二输入子电路连接所述信号输入端、所述第一时钟信号端、第一电压端、第二电压端和第一上拉节点，所述第二输入子电路用于根据所述信号输入端、所述第一时钟信号端、所述第一电压端和所述第二电压端的信号生成第一信号，并将所述第一信号输出至所述第一上拉节点；

所述上拉控制信号生成子电路连接所述第一上拉节点、所述第二时钟信号端、所述下拉节点和第二上拉节点，所述上拉控制信号生成子电路用于根据所述第一上拉节点、所述第二时钟信号端和所述下拉节点的信号生成上拉控制信号，并将所述上拉控制信号输出至所述第二上拉节点。

2.根据权利要求1所述的移位寄存器单元，其特征在于，

所述下拉信号产生电路还包括下拉信号输出子电路，所述下拉信号输出子电路连接所述下拉节点、所述第一电压端和信号输出端，所述下拉信号输出子电路用于在所述下拉节点的控制下，将所述第一电压端的信号输出至所述信号输出端；

和/或，所述上拉信号产生电路还包括上拉信号输出子电路，所述上拉信号输出子电路连接所述第二上拉节点、所述第二电压端和信号输出端，所述上拉信号输出子电路用于在所述第二上拉节点的控制下，将所述第二电压端的信号输出至所述信号输出端。

3.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述移位寄存器单元仅由P型晶体管构成。

4.根据权利要求3所述的移位寄存器单元，其特征在于，

所述第一输入子电路包括第一晶体管，所述第一晶体管的栅极连接所述第一时钟信号端，所述第一晶体管的第一极连接所述信号输入端，所述第一晶体管的第二极连接所述下拉节点；

和/或，所述下拉控制信号生成子电路包括第二晶体管和第一电容，所述第二晶体管的栅极连接所述下拉节点，所述第二晶体管的第一极连接所述第二时钟信号端，所述第二晶体管的第二极连接所述第一电容的一端，所述第一电容的另一端连接所述下拉节点。

5.根据权利要求3所述的移位寄存器单元，其特征在于，

所述第二输入子电路包括第三晶体管、第四晶体管、第五晶体管和第六晶体管；所述第三晶体管的栅极连接所述第一时钟信号端，所述第三晶体管的第一极连接所述信号输入端，所述第三晶体管的第二极连接所述第五晶体管的栅极和所述第四晶体管的第一极；所述第四晶体管的栅极连接所述信号输入端，所述第四晶体管的第二极连接所述第一电压端；所述第五晶体管的第一极连接所述第二电压端，所述第五晶体管的第二极连接所述第一上拉节点；所述第六晶体管的栅极连接所述第一时钟信号端，所述第六晶体管的第一极连接所述第一上拉节点，所述第六晶体管的第二极连接所述第一电压端；

和/或，所述上拉控制信号生成子电路包括第七晶体管、第八晶体管、第九晶体管和第二电容；所述第七晶体管的栅极连接所述第二时钟信号端，所述第七晶体管的第一极连接所述第二上拉节点，所述第七晶体管的第二极连接所述第八晶体管的第二极和所述第二电容的一端；所述第八晶体管的栅极和第二极连接所述第一上拉节点，所述第八晶体管的第一极连接所述第二时钟信号端；所述第九晶体管的栅极连接所述下拉节点，所述第九晶体管的第一极连接所述第二电压端，所述第九晶体管的第二极连接所述第二上拉节点；所述第二电容的另一端连接所述第一上拉节点。

6.根据权利要求3所述的移位寄存器单元，其特征在于，在所述下拉信号产生电路还包括下拉信号输出子电路，所述上拉信号产生电路还包括上拉信号输出子电路的情况下，

所述下拉信号输出子电路包括第十晶体管，所述第十晶体管的栅极连接所述下拉节点，所述第十晶体管的第一极连接所述第一电压端，所述第十晶体管的第二极连接信号输出端；

和/或，所述上拉信号输出子电路包括第十一晶体管，所述第十一晶体管的栅极连接所述第二上拉节点，所述第十一晶体管的第一极连接所述第二电压端，所述第十一晶体管的第二极连接信号输出端。

7.一种如权利要求1-6任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：

移位阶段，在第一时钟信号的控制下，第一输入子电路将输入信号输出至下拉节点；第二输入子电路根据输入信号、第一时钟信号、第一电压和第二电压生成第一信号，并将所述第一信号输出至所述第一上拉节点；上拉控制信号生成子电路根据第二时钟信号、所述第一上拉节点和所述下拉节点的信号生成上拉控制信号，并将所述上拉控制信号输出至所述第二上拉节点；

输出阶段，所述下拉控制信号生成子电路将根据所述第二时钟信号和所述下拉节点的信号形成的自举电平输出至所述下拉节点；所述上拉控制信号生成子电路根据所述第二时钟信号、所述第一上拉节点和所述下拉节点的信号生成上拉控制信号，并将所述上拉控制信号输出至所述第二上拉节点；

下拉阶段，在所述第一时钟信号的控制下，所述第一输入子电路将所述输入信号输出至所述下拉节点；

稳定阶段，所述下拉控制信号生成子电路将根据所述第二时钟信号和所述下拉节点的信号形成的自举电平输出至所述下拉节点。

8.根据权利要求7所述的驱动方法，其特征在于，

在下拉信号产生电路包括下拉信号输出子电路的情况下，在所述下拉阶段和所述稳定阶段，所述驱动方法还包括：在所述下拉节点的控制下，所述下拉信号输出子电路将所述第一电压端的信号输出至信号输出端；

在上拉信号产生电路包括上拉信号输出子电路的情况下，在所述输出阶段，所述驱动方法还包括：在所述第二上拉节点的控制下，所述上拉信号输出子电路将所述第二电压端的信号输出至所述信号输出端。

9.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-6任一项所述的移位寄存器单元；

第一级移位寄存器单元的信号输入端连接起始信号端，除了所述第一级移位寄存器单元以外，各级移位寄存器单元的信号输入端连接该级移位寄存器单元的上一级移位寄存器单元的信号输出端。

10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。

Images