CN107464521B - 移位寄存器单元、栅极驱动电路及驱动方法、显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器单元、栅极驱动电路及驱动方法、显示装置，涉及显示技术领域，可改善因阈值电压漂移导致显示屏上出现暗线的问题。所述移位寄存器单元，包括第一输入电路，用于在第一信号端的控制下，将第一电压端的电压输出至上拉节点；第二输入电路，用于在第二信号端的控制下，将第二电压端的电压输出至上拉节点；输出电路，用于在上拉节点的控制下，将时钟信号端的电压输出至信号输出端；上拉节点复位电路，用于在第三信号端的控制下，将第三电压端的电压输出至上拉节点。

Description

移位寄存器单元、栅极驱动电路及驱动方法、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及其驱动方法、显示装置。

背景技术

近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(Gate Driver on Array，集成栅极驱动电路)技术量产化的实现。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路，其中该栅极开关电路中的每个移位寄存器也称GOA单元。现有移位寄存器中的上拉和下拉控制结构一般都采用TFT(Thin FilmTransistor，薄膜场效应晶体管)。但是由于TFT自身存在漏电电流的特性，GOA电路常常会出现多种不良。

例如，将一帧时间分为显示阶段和等待阶段(等待阶段短与显示阶段)，每一级GOA单元的上拉节点均是在下一级输出的信号的控制下被拉低，而最后一级GOA单元的上拉节点需要等到下一帧开启时才能被拉低。如图1所示的上拉节点的波形示意图，最后一级GOA单元的上拉节点保持高电位的时间远大于其他行GOA单元，使得最后一级GOA单元的输出电路中的晶体管工作时长远大于其他行GOA单元，长此以往，最后一级GOA单元的输出电路中的晶体管上的阈值电压漂移远严重于其他行。当反向扫描时，最后一级GOA单元作为第一级，由于阈值电压漂移严重，导致该行GOA单元的输出电压会低于正常的栅极驱动信号的电压，因此会在显示屏上出现一行由于显示亮度较暗形成的暗线，最终用户会在显示屏上看到多条暗线，影响显示效果。

发明内容

本发明的实施例提供一种移位寄存器单元、栅极驱动电路及驱动方法、显示装置，可改善因阈值电压漂移导致显示屏上出现暗线的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种移位寄存器单元，包括第一输入电路、第二输入电路、输出电路和上拉节点复位电路；所述第一输入电路，连接第一信号端、第一电压端、上拉节点，用于在所述第一信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；所述第二输入电路，连接第二信号端、第二电压端、所述上拉节点，用于在所述第二信号端的控制下，将所述第二电压端的电压输出至所述上拉节点；所述输出电路，连接时钟信号端、所述上拉节点、信号输出端，用于在所述上拉节点的控制下，将所述时钟信号端的电压输出至所述信号输出端；所述上拉节点复位电路，连接第三信号端、所述第三电压端、所述上拉节点，用于在所述第三信号端的控制下，将所述第三电压端的电压输出至所述上拉节点。

优选的，所述移位寄存器单元还包括信号输出端复位电路；所述信号输出端复位电路，连接所述第三信号端、所述第三电压端、所述信号输出端，用于在所述第三信号端的控制下，将所述第三电压端的电压输出至所述信号输出端。

优选的，所述移位寄存器单元还包括下拉控制电路、下拉电路、降噪电路；所述下拉控制电路，连接第三电压端、第四电压端、所述上拉节点、下拉节点，用于对所述下拉节点的电平进行控制；所述下拉电路，连接所述下拉节点、所述第三电压端、所述信号输出端，用于在所述下拉节点的控制下，将所述第三电压端的电压输出至所述信号输出端；所述降噪电路，连接所述下拉节点、所述第三电压端、所述上拉节点，用于在所述下拉节点的控制将所述第三电压端的电压输出至所述上拉节点。

优选的，所述上拉节点复位电路包括第一晶体管；所述第一晶体管的栅极连接所述第三信号端，第一极连接所述第三电压端，第二极连接所述上拉节点。

优选的，所述信号输出端复位电路包括第二晶体管；所述第二晶体管的栅极连接所述第三信号端，第一极连接所述第三电压端，第二极连接所述信号输出端。

优选的，所述第一输入电路包括第三晶体管；所述第三晶体管的栅极连接所述第一信号端，第一极连接所述第一电压端，第二极连接所述上拉节点。

优选的，所述第二输入电路包括第四晶体管；所述第四晶体管的栅极连接所述第二信号端，第一极连接所述第二电压端，第二极连接所述上拉节点。

优选的，所述输出电路包括第五晶体管和电容；所述第五晶体管的栅极连接所述上拉节点，第一极连接所述时钟信号端，第二极连接所述信号输出端和所述电容的第二端；所述电容的第一端连接所述上拉节点，第二端还连接所述信号输出端。

优选的，所述下拉控制电路包括第六晶体管、第七晶体管；所述第六晶体管的栅极连接所述第四电压端，第一极连接所述第四电压端，第二极连接所述下拉节点；所述第七晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述下拉节点。

进一步优选的，所述下拉控制电路还包括第八晶体管、第九晶体管；所述第八晶体管的栅极连接所述第四电压端，第一极连接所述第四电压端，第二极连接所述第六晶体管的栅极；所述第九晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述第六晶体管的栅极。

优选的，所述下拉电路包括第十晶体管；所述第十晶体管的栅极连接所述下拉节点，第一极连接所述第三电压端，第二极连接所述信号输出端。

优选的，所述降噪电路包括第十一晶体管；所述第十一晶体管的栅极连接所述下拉节点，第一极连接所述第三电压端，第二极连接所述上拉节点。

第二方面，提供一种栅极驱动电路，包括至少两级级联的如第一方面所述的移位寄存器单元；第一级移位寄存器单元的第一信号端与起始信号端相连接；除了所述第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的第一信号端相连接；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的第二信号端相连接；所述最后一级移位寄存器单元的第二信号端连接所述起始信号端。

第三方面，提供一种显示装置，包括第二方面所述的栅极驱动电路。

第四方面，提供一种用于驱动第一方面所述的移位寄存器单元的驱动方法，所述方法包括：输入阶段：在第一信号端的控制下，第一输入电路将第一电压端的电压输出至上拉节点；输出电路将所述上拉节点的电位进行存储，并在所述上拉节点的控制下，所述输出电路将时钟信号端的时钟信号输出至信号输出端；输出阶段：在所述上拉节点的控制下，所述输出电路将所述时钟信号端的时钟信号输出至所述信号输出端，所述信号输出端输出栅极扫描信号。

优选的，所述移位寄存器单元还包括下拉控制电路、下拉电路、降噪电路；所述方法还包括：下拉阶段：在第二信号端的控制下，第二输入电路将第二电压端的电压输出至所述上拉节点，控制所述输出电路关闭；在所述上拉节点的控制下，所述下拉控制电路将第四电压端输入的开启电压输出至下拉节点；在所述下拉节点的控制下，所述下拉电路将第三电压端的电压输出至信号输出端；所述降噪电路将所述第三电压端的电压输出至所述下拉节点。

第五方面，提供一种用于驱动第二方面所述的栅极驱动电路的驱动方法，所述方法包括：在一图像帧内：栅极驱动电路的第一级移位寄存器单元接收起始信号端的起始信号，逐级开启栅极驱动电路中的移位寄存器单元；在两图像帧之间：栅极驱动电路中的所有移位寄存器单元接收第三信号端的开启信号，同时复位所有移位寄存器单元的上拉节点。

本发明提供一种移位寄存器单元、栅极驱动电路及驱动方法、显示装置，通过增加上拉节点复位电路，在信号输出端输出栅极扫描信号后，控制上拉节点复位电路开启，上拉节点复位电路向上拉节点输出低电位信号，使输出电路关闭。对于最后一级移位寄存器单元来讲，无需等到下一帧开始，即可关闭输出电路，缩短了输出电路的工作时间。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术栅极驱动电路中的上拉节点的波形图；

图2(a)为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2(b)为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3为图2(b)中各个电路的一种具体结构示意图；

图4为图2(b)中各个电路的另一种具体结构示意图；

图5为控制图3或4所示的移位寄存器单元的一种信号时序图；

图6为本发明实施例提供的一种栅极驱动电路的结构示意图；

图7为本发明实施例提供的栅极驱动电路中的上拉节点的波形图。

附图标记

10-第一输入电路；20-第二输入电路；30-输出电路；40-上拉节点复位电路；50-信号输出端复位电路；60-下拉控制电路；70-下拉电路；80-降噪电路；IN1-第一信号端；IN2-第二信号端；IN3-第三信号端；CLK-时钟信号端；OUTPUT-信号输出端；V1-第一电压端；V2-第二电压端；V3-第三电压端；V4-第四电压端；PU-上拉节点；PD-下拉节点；C-电容。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图2(a)所示，包括第一输入电路10、第二输入电路20、输出电路30和上拉节点复位电路40。

其中，第一输入电路10，连接第一信号端IN1、第一电压端V1、上拉节点PU，用于在第一信号端IN1的控制下，将第一电压端V1的电压输出至上拉节点PU。

第二输入电路20，连接第二信号端IN2、第二电压端V2、上拉节点PU，用于在第二信号端IN2的控制下，将第二电压端V2的电压输出至上拉节点PU。

输出电路30，连接时钟信号端CLK、上拉节点PU、信号输出端OUTPUT，用于在上拉节点PU的控制下，将时钟信号端CLK的电压输出至信号输出端OUTPUT。

上拉节点复位电路40，连接第三信号端IN3、第三电压端V3、上拉节点PU，用于在第三信号端IN3的控制下，将第三电压端V3的电压输出至上拉节点PU。

需要说明的是，信号输出端OUTPUT的电位可通过时钟信号端CLK输入的低电平来复位。

优选的，如图2(b)所示，所述移位寄存器单元还包括信号输出端复位电路50。

信号输出端复位电路50，连接第三信号端IN3、第三电压端V3、信号输出端OUTPUT，用于在第三信号端IN3的控制下，将第三电压端V3的电压输出至信号输出端OUTPUT。

优选的，如图2(b)所示，所述移位寄存器单元还包括下拉控制电路60、下拉电路70、降噪电路80。

下拉控制电路60，连接第三电压端V3、第四电压端V4、上拉节点PU、下拉节点PD，用于对所述下拉节点的电平进行控制。

即，在上拉节点PU的控制下，将第三电压端V3的电压输出至下拉节点PD，或者，在上拉节点PU的控制下，将第四电压端V4的电压输出至下拉节点PD。

下拉电路70，连接下拉节点PD、第三电压端V3、信号输出端OUTPUT，用于在下拉节点PD的控制下，将第三电压端V3的电压输出至信号输出端OUTPUT。

降噪电路80，连接下拉节点PD、第三电压端V3、上拉节点PU，用于在下拉节点PD的控制将第三电压端V3的电压输出至上拉节点PU。

下拉控制电路60能够控制下拉节点PD的电位，以使得该下拉节点PD能够控制降噪电路80将上拉节点PU的电位下拉至第三电压端V3的电位，以对上拉节点PU进行降噪。

需要说明的是，本发明实施例中上述第一信号端IN1和第二信号端IN2输出的信号互为高低电平。此外，以下实施例均是以第一电压端V1输入恒定的高电平，第二电压端V2和第三电压端V3输入恒定的低电平或者接地为例进行的说明。

这样一来，一方面，第一输入电路10能够在第一信号端IN1控制下，将第一电压端V1的电压输出至上拉节点PU，此外，第二输入电路20能够在第二信号端IN2的控制下，将第二电压端V2的电压输出至上拉节点PU。在此情况下，当该移位寄存器单元采用正向扫描时，第一电压端V1的电压用于对上拉节点PU进行充电，第二电压端V2的电压用于对上拉节点PU进行复位，而当该移位寄存器单元采用反向扫描时，第二电压端V2的电压用于对上拉节点PU进行充电，第一电压端V1的电压用于对上拉节点PU进行复位。

基于此，当上拉节点PU被充电后，输出电路30在该上拉节点PU的控制下，可以将时钟信号端CLK的时钟信号输出至信号输出端OUTPUT，以使得信号输出端OUTPUT在输出阶段能够对与该信号输出端OUTPUT相连接的栅线输出栅极扫描信号。第二输入电路20在第二信号端IN2的控制下，将第二电压端V2的电压输出至上拉节点PU，以通过下拉控制电路60控制下拉节点PD的电位，以使下拉电路70在下拉节点PD的控制下，将信号输出端OUTPUT的电位下拉至第三电压端V3的电位。

另一方面，上拉节点复位电路40能够在第三信号端IN3的控制下将上拉节点PU的电位下拉至第三电压端V3的电位，以控制输出电路30关闭；信号输出端复位电路50能够在第三信号端IN3的控制下将信号输出端OUTPUT的电位也下拉至第三电压端V3的电位。

这样一来，通过增加上拉节点复位电路40，在信号输出端OUTPUT输出栅极扫描信号后，控制上拉节点复位电路40开启，上拉节点复位电路40向上拉节点PU输出低电位信号，使输出电路30关闭。对于最后一级移位寄存器单元来讲，无需等到下一帧开始，即可关闭输出电路30，缩短了输出电路30的工作时间。此外，对于移位寄存器单元来讲，在下一帧开始之前，通过信号输出端复位电路50向信号输出端OUTPUT输出低电位，可对移位寄存器单元起到降噪的作用。

以下，对上述移位寄存器单元中的各个电路的具体结构进行详细的说明。

可选的，如图3和图4所示，上拉节点复位电路40包括第一晶体管M1。

第一晶体管M1的栅极连接第三信号端IN3，第一极连接第三电压端V3，第二极连接上拉节点PU。

可选的，如图3和图4所示，信号输出端复位电路50包括第二晶体管M2。

第二晶体管M2的栅极连接第三信号端IN3，第一极连接第三电压端V3，第二极连接信号输出端OUTPUT。

如图3和图4所示，第一输入电路10包括第三晶体管M3。

所述第三晶体管M3的栅极连接所述第一信号端IN1，第一极连接所述第一电压端V1，第二极连接所述上拉节点PU。

如图3和图4所示，第二输入电路20包括第四晶体管M4。

所述第四晶体管M4的栅极连接所述第二信号端IN2，第一极连接所述第二电压端V2，第二极连接所述上拉节点PU。

如图3和图4所示，输出电路30包括第五晶体管M5和电容C。

所述第五晶体管M5的栅极连接所述上拉节点PU，第一极连接所述时钟信号端CLK，第二极连接所述信号输出端OUTPUT和所述电容C的第二端。

所述电容C的第一端连接所述上拉节点PU，第二端还连接所述信号输出端OUTPUT。

如图3所示，下拉控制电路60包括第六晶体管M6、第七晶体管M7。

所述第六晶体管M6的栅极连接所述第四电压端V4，第一极连接所述第四电压端V4，第二极连接所述下拉节点PD。

所述第七晶体管M7的栅极连接所述上拉节点PU，第一极连接所述第三电压端V3，第二极连接所述下拉节点PD。

如图4所示，下拉控制电路60还包括第八晶体管M8、第九晶体管M9。

所述第八晶体管M8的栅极连接所述第四电压端V4，第一极连接所述第四电压端V4，第二极连接所述第六晶体管M6的栅极。

所述第九晶体管M9的栅极连接所述上拉节点PU，第一极连接所述第三电压端V3，第二极连接所述第六晶体管M6的栅极。

如图3和图4所示，下拉电路70包括第十晶体管M10。

第十晶体管M10的栅极连接下拉节点PD，第一极连接第三电压端V3，第二极连接信号输出端OUTPUT。

如图3和图4所示，降噪电路80包括第十一晶体管M11。

第十一晶体管M11的栅极连接下拉节点PD，第一极连接第三电压端V3，第二极连接上拉节点PU。

需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

以下，以上述晶体管均为N型晶体管为例，结合图5所示的信号时序图对图3和图4所示的移位寄存器单元在的不同的阶段的通断情况进行详细的举例说明。其中，本发明实施例中是以第一电压端V1恒定输出高电平，第二电压端V2和第三电压端V3恒定输出低电平为例进行的说明。此外，以下说明是以第一信号端IN1接收输入信号INPUT，第二信号端IN2接收复位信号RESET为例。

在输入阶段P1，INPUT＝1，RESET＝0，CLK＝0，IN3＝0，V4＝1；其中“0”表示低电平，“1”表示高电平。

此时，由于第一信号端IN1输出高电平，因此第三晶体管M3导通，从而将第一电压端V1的高电平输出至上拉节点PU。在上拉节点PU高电位的控制下，第五晶体管M5导通，将时钟信号端CLK的低电平输出至信号输出端OUTPUT。

如图3所示，在上拉节点PU高电位的控制下，第七晶体管M7导通，在第四电压端V4高电平的控制下，第六晶体管M6导通，但由于第七晶体管M7沟道的宽长比大于第六晶体管M6沟道的宽长比，使得下拉节点PD的电位仍会通过第七晶体管M7下拉至第三电压端V3的低电平。在此情况下，第十晶体管M10和第十一晶体管M11均处于截止状态。

如图4所示，在上拉节点PU高电位的控制下，第七晶体管M7和第九晶体管M9导通，在第四电压端V4高电平的控制下，第八晶体管M8导通，但由于第九晶体管M9沟道的宽长比大于第八晶体管M8沟道的宽长比，使得第六晶体管M6栅极为低电平，控制第六晶体管M6截止，下拉节点PD的电位仍会通过第七晶体管M7下拉至第三电压端V3的低电平。在此情况下，第十晶体管M10和第十一晶体管M11均处于截止状态。

此外，第三信号端IN3输入低电平，使得第一晶体管M1和第二晶体管M2均截止；第二信号端IN2输入低电平，使得第四晶体管M4截止。

综上所述，信号输出端OUTPUT在上述输入阶段P1输出低电平。

输出阶段P2，INPUT＝0，RESET＝0，CLK＝1，IN3＝0，V4＝1。

此时，由于第一信号端IN1输出低电平，因此第三晶体管M3处于截止状态。电容C将输入阶段P1存储的高电平对上拉节点PU进行充电，从而使得第五晶体管M5保持开启状态。在此情况下，时钟信号端CLK的高电平通过第五晶体管M5输出至信号输出端OUTPUT。此外，在电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高(电容C与信号输出端OUTPUT连接的一端的电位由0跳变为1，在电容C对上拉节点PU进行充电时，上拉节点PU的电位在1的基础上再向高电位跳变1)，以维持第五晶体管M5处于导通的状态，从而使得时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

如图3所示，在上拉节点PU高电位的控制下，第七晶体管M7导通，在第四电压端V4高电平的控制下，第六晶体管M6导通，但由于第七晶体管M7沟道的宽长比大于第六晶体管M6沟道的宽长比，使得下拉节点PD的电位仍会通过第七晶体管M7下拉至第三电压端V3的低电平。在此情况下，第十晶体管M10和第十一晶体管M11均处于截止状态。

如图4所示，在上拉节点PU高电位的控制下，第七晶体管M7和第九晶体管M9导通，在第四电压端V4高电平的控制下，第八晶体管M8导通，但由于第九晶体管M9沟道的宽长比大于第八晶体管M8沟道的宽长比，使得第六晶体管M6栅极为低电平，控制第六晶体管M6截止，使得下拉节点PD的电位仍会通过第七晶体管M7下拉至第三电压端V3的低电平。在此情况下，第十晶体管M10和第十一晶体管M11均处于截止状态。

此外，第三信号端IN3输入低电平，使得第一晶体管M1和第二晶体管M2均截止，第二信号端IN2输入低电平，使得第四晶体管M4截止。

综上所述，信号输出端OUTPUT在上述输出阶段P2输出高电平，以向与信号输出端OUTPUT相连接的栅线输出栅极扫描信号。

下拉阶段P3，INPUT＝0，RESET＝1，CLK＝0，IN3＝0，V4＝1。

此时，由于第二信号端IN2输出高电平，第四晶体管M4导通，从而将上拉节点PU的电位下拉至第二电压端V2的低电平，第五晶体管M5处于截止状态。

如图3所示，在上拉节点PU低电位的控制下，第七晶体管M7截止，第六晶体管M6在第四电压端V4高电平的控制下导通，并将第四电压端V4的高电平输出至下拉节点PD，在下拉节点PD高电位的控制下，第十晶体管M10和第十一晶体管M11均导通，通过第十一晶体管M11将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十晶体管M10将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

如图4所示，在上拉节点PU低电位的控制下，第七晶体管M7和第九晶体管M9均截止，第八晶体管M8在第四电压端V4高电平的控制下导通，并将第四电压端V4的高电平输出至第六晶体管M6的栅极，控制第六晶体管M6导通，第六晶体管M6将第四电压端V4的高电平输出至下拉节点PD，在下拉节点PD高电位的控制下，第十晶体管M10和第十一晶体管M11均导通，通过第十一晶体管M11将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十晶体管M10将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

此外，第一信号端IN1输入低电平，使得第三晶体管M3截止；第三信号端IN3输入低电平，使得第一晶体管M1和第二晶体管M2均截止。

复位阶段P4，INPUT＝0，RESET＝0，IN3＝1，V4＝0。

此时，第三信号端IN3出入高电平，将第一晶体管M1和第二晶体管M2均导通，使第一晶体管M1将第三电压端V3的低电平输入至上拉节点PU，以对上拉节点PU进行复位，控制第五晶体管M5截止，第二晶体管M2将第三电压端V3的低电平输入至信号输出端OUTPUT，以对信号输出端OUTPUT进行复位。

其中，第三信号端IN3可以在整个复位阶段P4一直输入高电平，也可以是在复位阶段P4开始和/或结束时各输入一次高电平。

本阶段中除了第一晶体管M1和第二晶体管M2导通以外，其余晶体管均处于截止状态。

需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图5中各个控制信号进行翻转，而移位寄存器单元中各个电路的晶体管的通断过程同上所述，此处不再赘述。

此外，上述移位寄存器单元的工作过程，是以上述多个移位寄存器单元级联构成的栅极驱动电路采用正向扫描的方式为例进行的说明。当采用反向扫描时，在图3和图4所示的移位寄存器单元中，可以将第一信号端IN1接收复位信号RESET，第二信号端IN2接收输入信号INPUT。此外，上述第一电压端V1输入低电平，第二电压端V2输入高电平即可。

本发明实施例提供一种栅极驱动电路，如图6所示，包括多个级联的如上述所述的任意一种移位寄存器单元(RS1、RS2......RSn)。

第一级移位寄存器单元RS1的第一信号端IN1连接起始信号端STV，除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元RS(n-1)的信号输出端OUTPUT与下一级移位寄存器单元RS(n)的第一信号端IN1相连接。其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1在接收到上述起始信号后开始对栅线(G1、G2......Gn)进行逐行扫描。

此外，除了最后一级移位寄存器单元RSn以外，下一级移位寄存器单元的第二信号端IN2连接上一级移位寄存器单元的信号输出端OUTPUT，最后一级移位寄存器单元RSn的第二信号端IN2连接上述起始信号端STV。这样一来，当起始信号端STV的起始信号输入第一级移位寄存器单元RS1的第一信号端IN1时，最后一级移位寄存器单元RSn的第二信号端IN2可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元RSn的信号输出端OUTPUT进行复位。

在此基础上，每一级移位寄存器单元的第一电压端V1连接高电平VDD，第二电压端V2连接低电平VSS，第三电压端V3连接低电平VGL。

此外，图6所示的栅极驱动电路是对栅线进行正向扫描时各个控制信号的连接方法。当采用该栅极驱动电路对栅线进行反向扫描时，第一级移位寄存器单元RS1的第二信号端IN2连接起始信号端STV，除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元RS(n-1)的信号输出端OUTPUT与下一级移位寄存器单元RS(n)的第二信号端IN2相连接。除了最后一级移位寄存器单元RSn以外，下一级移位寄存器单元的第一信号端IN1连接上一级移位寄存器单元的信号输出端OUTPUT。最后一级移位寄存器单元RSn的第一信号端IN1连接上述起始信号端STV。

在此基础上，每一级移位寄存器单元的第一电压端V1连接低电平VSS，第二电压端V2连接高电平VDD，第三电压端V3连接低电平VGL。

从图6可知，栅极驱动电路中的每个移位寄存器单元连接同一根第三信号端IN3，当第三信号端IN3输入高电平时，整个栅极驱动电路完成对信号输出端OUTPUT和上拉节点PU的复位。

本发明实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。

本发明实施例提供一种用于驱动上述栅极驱动电路的方法，具体的，所述方法包括：

在一图像帧内：

栅极驱动电路的第一级移位寄存器单元接收起始信号端STV的起始信号，逐级开启栅极驱动电路中的移位寄存器单元。

其中，除最后一级外的移位寄存器单元输出栅极扫描信号后，上拉节点PU电位的拉低是第二输入电路20在第二信号端IN2的控制下将第三电压端V3的信号输入至上拉节点PU来完成的；最后一级位移位寄存器单元输出栅极扫描信号后，上拉节点PU电位的拉低是上拉节点复位电路40在第三信号端IN3的控制下将第三电压端V3的信号输入至上拉节点PU来完成的。

在两图像帧之间：

栅极驱动电路中的所有移位寄存器单元接收第三信号端IN3的开启信号，同时复位所有移位寄存器单元的上拉节点PU。

本发明实施例提供的栅极驱动电路的驱动方法的有益效果与上述移位寄存器单元的有益效果相同，此处不再赘述。

本发明实施例提供一种用于驱动上述任意一种移位寄存器单元的方法，所述方法包括：

如图5所示的输入阶段P1：

在第一信号端IN1的控制下，第一输入电路10将第一电压端V1的电压输出至上拉节点PU。在上拉节点PU的控制下，输出电路30将时钟信号端CLK的时钟信号(低电位信号)输出至信号输出端OUTPUT。

当上述移位寄存器单元中各个电路的结构如图3或4所示，且各个电路中的晶体管均为N型晶体管时，如图5所示，在该输入阶段P1中，时钟信号端CLK输入低电平，第一信号端IN1输入高电平，第二信号端IN2输入低电平，第三信号端IN3输入低电平，第四电压端V4输入高电压，上拉节点PU为高电平，信号输出端OUTPUT输出低电平。

基于此，第一信号端IN1输入高电平，第一输入电路10在第一信号端IN1的高电平的控制下将第一电压端V1的高电平输出至上拉节点PU。具体的，在该输入阶段P1中上述各个电路中晶体管的通断情况为：由于第一信号端IN1输出高电平，因此第三晶体管M3导通，从而将第一电压端V1的高电平输出至上拉节点PU。在上拉节点PU的控制下，第五晶体管M5导通，将时钟信号端CLK的低电平输出至信号输出端OUTPUT。

此外，第三信号端IN3输入低电平，使得第一晶体管M1和第二晶体管M2均截止，第二信号端IN2输入低电平，使得第四晶体管M4截止。

在输出阶段P2：

在上拉节点PU的控制下，输出电路30将时钟信号端CLK的时钟信号(高电位信号)输出至信号输出端OUTPUT，信号输出端OUTPUT输出栅极扫描信号。

当上述移位寄存器单元中各个电路的结构如图3或4所示，且各个电路中的晶体管均为N型晶体管时，如图5所示，在该输出阶段P2中，时钟信号端CLK输入高电平，第一信号端IN1输入低电平，第二信号端IN2输入低电平、第三信号端IN3输入低电平、第四电压端V4输入高电平；上拉节点PU为高电平，信号输出端OUTPUT输出高电平。

基于此，在上拉节点PU高电平的控制下，输出电路30将时钟信号端CLK的高电平输出至信号输出端OUTPUT。具体的，在该输出阶段P2中上述各个电路中晶体管的通断情况为：由于第一信号端IN1输出低电平，因此第三晶体管M3处于截止状态。电容C将输入阶段P1存储的高电平对上拉节点PU进行充电，从而使得第五晶体管M5保持开启状态。在此情况下，时钟信号端CLK的高电平通过第五晶体管M5输出至信号输出端OUTPUT。此外，在电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第五晶体管M5处于导通的状态，从而使得时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

此外，第三信号端IN3输入低电平，使得第一晶体管M1和第二晶体管M2均截止，第二信号端IN2输入低电平，使得第四晶体管M4截止。

本发明提供的驱动方法的有益效果与上述驱动电路的有益效果均相同，此处不再赘述。

所述移位寄存器单元还包括信号输出端复位电路50、下拉控制电路60、下拉电路70、降噪电路80时，所述驱动方法例如可以为：

如图5所示的输入阶段P1：

在第一信号端IN1的控制下，第一输入电路10将第一电压端V1的电压输出至上拉节点PU。在上拉节点PU的控制下，输出电路30将时钟信号端CLK的时钟信号(低电位信号)输出至信号输出端OUTPUT。

此外，下拉控制电路60在上拉节点PU高电位的控制下，将下拉节点PD的电位下拉至第三电压端V3的低电位。此时，第二输入电路20、下拉电路70、降噪电路80、上拉节点复位电路40均未开启。

当上述移位寄存器单元中各个电路的结构如图3或4所示，且各个电路中的晶体管均为N型晶体管时，如图5所示，在该输入阶段P1中，时钟信号端CLK输入低电平，第一信号端IN1输入高电平，第二信号端IN2输入低电平，第三信号端IN3输入低电平，第四电压端V4输入高电压，上拉节点PU为高电平，下拉节点PD为低电平，信号输出端OUTPUT输出低电平。

基于此，第一信号端IN1输入高电平，第一输入电路10在第一信号端IN1的高电平的控制下将第一电压端V1的高电平输出至上拉节点PU。具体的，在该输入阶段P1中上述各个电路中晶体管的通断情况为：由于第一信号端IN1输出高电平，因此第三晶体管M3导通，从而将第一电压端V1的高电平输出至上拉节点PU。在上拉节点PU的控制下，第五晶体管M5导通，将时钟信号端CLK的低电平输出至信号输出端OUTPUT。

如图3所示，在上拉节点PU高电位的控制下，第七晶体管M7导通，在第四电压端V4高电平的控制下，第六晶体管M6导通，但由于第七晶体管M7沟道的宽长比大于第六晶体管M6沟道的宽长比，使得下拉节点PD的电位仍会通过第七晶体管M7下拉至第三电压端V3的低电平。在此情况下，第十晶体管M10和第十一晶体管M11均处于截止状态。

如图4所示，在上拉节点PU高电位的控制下，第七晶体管M7和第九晶体管M9导通，在第四电压端V4高电平的控制下，第八晶体管M8导通，但由于第九晶体管M9沟道的宽长比大于第八晶体管M8沟道的宽长比，使得第六晶体管M6栅极为低电平，控制第六晶体管M6截止，使得下拉节点PD的电位仍会通过第七晶体管M7下拉至第三电压端V3的低电平。在此情况下，第十晶体管M10和第十一晶体管M11均处于截止状态。

此外，第三信号端IN3输入低电平，使得第一晶体管M1和第二晶体管M2均截止，第二信号端IN2输入低电平，使得第四晶体管M4截止。

在输出阶段P2：

在上拉节点PU的控制下，输出电路30将时钟信号端CLK的时钟信号(高电位信号)输出至信号输出端OUTPUT，信号输出端OUTPUT输出栅极扫描信号。

此外，下拉控制电路60在上拉节点PU高电位的控制下，将下拉节点PD的电位下拉至第三电压端V3的低电位。此时，在该阶段，第一输入电路10、第二输入电路20、降噪电路80、下拉电路70和上拉节点复位电路40均未开启。

当上述移位寄存器单元中各个电路的结构如图3或4所示，且各个电路中的晶体管均为N型晶体管时，如图5所示，在该输出阶段P2中，时钟信号端CLK输入高电平，第一信号端IN1输入低电平，第二信号端IN2输入低电平、第三信号端IN3输入低电平、第四电压端V4输入高电平；上拉节点PU为高电平，下拉节点PD为低电平，信号输出端OUTPUT输出高电平。

基于此，在上拉节点PU高电平的控制下，输出电路30将时钟信号端CLK的高电平输出至信号输出端OUTPUT。具体的，在该输出阶段P2中上述各个电路中晶体管的通断情况为：由于第一信号端IN1输出低电平，因此第三晶体管M3处于截止状态。电容C对上拉节点PU进行充电，从而使得第五晶体管M5保持开启状态。在此情况下，时钟信号端CLK的高电平通过第五晶体管M5输出至信号输出端OUTPUT。此外，在电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第五晶体管M5处于导通的状态，从而使得时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

如图3所示，在上拉节点PU高电位的控制下，第七晶体管M7导通，在第四电压端V4高电平的控制下，第六晶体管M6导通，但由于第七晶体管M7沟道的宽长比大于第六晶体管M6沟道的宽长比，使得下拉节点PD的电位仍会通过第七晶体管M7下拉至第三电压端V3的低电平。在此情况下，第十晶体管M10和第十一晶体管M11均处于截止状态。

如图4所示，在上拉节点PU高电位的控制下，第七晶体管M7和第九晶体管M9导通，在第四电压端V4高电平的控制下，第八晶体管M8导通，但由于第九晶体管M9沟道的宽长比大于第八晶体管M8沟道的宽长比，使得第六晶体管M6栅极为低电平，控制第六晶体管M6截止，使得下拉节点PD的电位仍会通过第七晶体管M7下拉至第三电压端V3的低电平。在此情况下，第十晶体管M10和第十一晶体管M11均处于截止状态。

此外，第三信号端IN3输入低电平，使得第一晶体管M1和第二晶体管M2均截止，第二信号端IN2输入低电平，使得第四晶体管M4截止。

下拉阶段P3：

在第二信号端IN2的控制下，第二输入电路20将第二电压端V2的电压输出至上拉节点PU，控制输出电路30关闭。在上拉节点PU的控制下，下拉控制电路60将第四电压端V4输入的开启电压(高电平信号)输出至下拉节点PD。在下拉节点PD的控制下，下拉电路70将第三电压端V3的电压输出至信号输出端OUTPUT，降噪电路80将将第三电压端V3的电压输出至上拉节点PU。

此外，在该阶段，第一输入电路10、第二输入电路20、上拉节点复位电路40均未开启。

当上述移位寄存器单元中各个电路的结构如图3或4所示，且各个电路中的晶体管均为N型晶体管时，如图5所示，在下拉阶段P3中，时钟信号端CLK输入低电平，第一信号端IN1输入低电平，第二信号端IN2输入高电平；上拉节点PU为低电平，下拉节点PD为高电平，信号输出端OUTPUT输出低电平。

基于此，下拉控制电路60将第四电压端V4的高电平输出至下拉节点PD，在下拉节点PD的控制下，下拉电路70将第三电压端V3的低电平输出至信号输出端OUTPUT，降噪电路80将第三电压端V3的低电平输出至上拉节点PU。具体的，在该下拉阶段P3中上述各个电路中晶体管的通断情况为：由于第二信号端IN2输出高电平，第四晶体管M4导通，从而将上拉节点PU的电位下拉至第二电压端V2的低电平，第五晶体管M5处于截止状态。

如图3所示，在上拉节点PU低电位的控制下，第七晶体管M7截止，第六晶体管M6在第四电压端V4高电平的控制下导通，并将第四电压端V4的高电平输出至下拉节点PD，在下拉节点PD高电位的控制下，第十晶体管M10和第十一晶体管M11均导通，通过第十一晶体管M11将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十晶体管M10将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

如图4所示，在上拉节点PU低电位的控制下，第七晶体管M7和第九晶体管M9均截止，第八晶体管M8在第四电压端V4高电平的控制下导通，并将第四电压端V4的高电平输出至第六晶体管M6的栅极，控制第六晶体管M6导通，第六晶体管M6将第四电压端V4的高电平输出至下拉节点PD，在下拉节点PD高电位的控制下，第十晶体管M10和第十一晶体管M11均导通，通过第十一晶体管M11将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十晶体管M10将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

此外，第一信号端IN1输入低电平，使得第三晶体管M3截止；第三信号端IN3输入低电平，使得第一晶体管M1和第二晶体管M2均截止。

复位阶段P4：

在第三信号端IN3的控制下，上拉节点复位电路40将第三电压端V3的电压输出至上拉节点PU，对上拉节点PU进行复位，控制输出电路30关闭；信号输出端复位电路50将第三电压端V3的电压输出至信号输出端OUTPUT，对信号输出端OUTPUT进行复位。

此时，在该阶段，第一输入电路10、第二输入电路20、下拉控制电路60、下拉电路70和降噪电路80均未开启。

当上述移位寄存器单元中各个电路的结构如图3或4所示，且各个电路中的晶体管均为N型晶体管时，如图5所示，在复位阶段P4，第一信号端IN1输入低电平，第二信号端IN2输入低电平，第三信号端IN3输入高电平，第四电压端V4输入低电平；上拉节点PU为低电平，下拉节点PD为低电平，信号输出端OUTPUT输出低电平。

基于此，时钟信号端CLK的高电平无法输出，在第三信号端IN3的控制下，上拉节点复位电路40将上拉节点PU的电压下拉至第三电压端V3的低电平。具体的，在该复位阶段P4中上述各个电路中晶体管的通断情况为：第三信号端IN3出入高电平，将第一晶体管M1导通，使第一晶体管M1将第三电压端V3的低电平输入至上拉节点PU，以控制第五晶体管M5截止；第三信号端IN3出入高电平，将第二晶体管M2导通，使第二晶体管M2将第三电压端V3的低电平输入至信号输出端OUTPUT，对信号输出端OUTPUT进行复位。

此外，本阶段除第一晶体管M1和第二晶体管M2导通外，其余晶体管均处于截止状态。

需要说明的是，第一，如图6所示，对于最后一级移位寄存器单元来讲，第三信号端IN3输入开启信号后，等到下一帧开始时，第二信号端IN2才能输入开启信号，也就是说，最后一级移位寄存器单元在上述四个阶段中，在执行完输入阶段P1和输出阶段P2后，会先进行复位阶段P4，然后再进行下拉阶段P3；而对于其他级移位寄存器单元来讲，从输入阶段P1到复位阶段P4依次执行。这样一来，上拉节点PU点电位的波形图如图7所示，最后一级移位寄存器单元的上拉节点无需等到下一帧开始时被拉低，而是在本帧结束后的复位阶段P4开始时直接被拉低。

第二，当移位寄存器单元中没有信号输出端复位电路50时，将上述驱动方法中关于降噪电路80的步骤全部去除，其余步骤不改变。

本发明实施例提供的移位寄存器单元的驱动方法，其有益效果与上述移位寄存器单元相同，此处不再赘述。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种移位寄存器单元，其特征在于，包括第一输入电路、第二输入电路、输出电路和上拉节点复位电路；

所述第一输入电路，连接第一信号端、第一电压端、上拉节点，用于在所述第一信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；

所述第二输入电路，连接第二信号端、第二电压端、所述上拉节点，用于在所述第二信号端的控制下，将所述第二电压端的电压输出至所述上拉节点；

所述输出电路，连接时钟信号端、所述上拉节点、信号输出端，用于在所述上拉节点的控制下，将所述时钟信号端的电压输出至所述信号输出端；

所述上拉节点复位电路，连接第三信号端、第三电压端、所述上拉节点，用于在所述第三信号端的控制下，将所述第三电压端的电压输出至所述上拉节点。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括信号输出端复位电路；

所述信号输出端复位电路，连接所述第三信号端、所述第三电压端、所述信号输出端，用于在所述第三信号端的控制下，将所述第三电压端的电压输出至所述信号输出端。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括下拉控制电路、下拉电路、降噪电路；

所述下拉控制电路，连接第三电压端、第四电压端、所述上拉节点、下拉节点，用于对所述下拉节点的电平进行控制；

所述下拉电路，连接所述下拉节点、所述第三电压端、所述信号输出端，用于在所述下拉节点的控制下，将所述第三电压端的电压输出至所述信号输出端；

所述降噪电路，连接所述下拉节点、所述第三电压端、所述上拉节点，用于在所述下拉节点的控制将所述第三电压端的电压输出至所述上拉节点。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉节点复位电路包括第一晶体管；

所述第一晶体管的栅极连接所述第三信号端，第一极连接所述第三电压端，第二极连接所述上拉节点。

5.根据权利要求2所述的移位寄存器单元，其特征在于，所述信号输出端复位电路包括第二晶体管；

所述第二晶体管的栅极连接所述第三信号端，第一极连接所述第三电压端，第二极连接所述信号输出端。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入电路包括第三晶体管；所述第二输入电路包括第四晶体管；

所述第三晶体管的栅极连接所述第一信号端，第一极连接所述第一电压端，第二极连接所述上拉节点；

所述第四晶体管的栅极连接所述第二信号端，第一极连接所述第二电压端，第二极连接所述上拉节点。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出电路包括第五晶体管和电容；

所述第五晶体管的栅极连接所述上拉节点，第一极连接所述时钟信号端，第二极连接所述信号输出端和所述电容的第二端；

所述电容的第一端连接所述上拉节点，第二端还连接所述信号输出端。

8.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉控制电路包括第六晶体管、第七晶体管；

所述第六晶体管的栅极连接所述第四电压端，第一极连接所述第四电压端，第二极连接所述下拉节点；

所述第七晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述下拉节点。

9.根据权利要求8所述的移位寄存器单元，其特征在于，所述下拉控制电路还包括第八晶体管、第九晶体管；

所述第八晶体管的栅极连接所述第四电压端，第一极连接所述第四电压端，第二极连接所述第六晶体管的栅极；

所述第九晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述第六晶体管的栅极。

10.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉电路包括第十晶体管；所述降噪电路包括第十一晶体管；

所述第十晶体管的栅极连接所述下拉节点，第一极连接所述第三电压端，第二极连接所述信号输出端；

所述第十一晶体管的栅极连接所述下拉节点，第一极连接所述第三电压端，第二极连接所述上拉节点。

11.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-10任一项所述的移位寄存器单元；

第一级移位寄存器单元的第一信号端与起始信号端相连接；

除了所述第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的第一信号端相连接；

除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的第二信号端相连接；

所述最后一级移位寄存器单元的第二信号端连接所述起始信号端。

12.一种显示装置，其特征在于，包括权利要求11所述的栅极驱动电路。

13.一种用于驱动权利要求1-10任一项所述的移位寄存器单元的驱动方法，其特征在于，所述方法包括：

输入阶段：

在第一信号端的控制下，第一输入电路将第一电压端的电压输出至上拉节点；

输出阶段：

在所述上拉节点的控制下，所述输出电路将所述时钟信号端的时钟信号输出至所述信号输出端，所述信号输出端输出栅极扫描信号。

14.根据权利要求13所述的驱动方法，其特征在于，所述移位寄存器单元还包括下拉控制电路、下拉电路、降噪电路；

所述方法还包括：

下拉阶段：

在第二信号端的控制下，第二输入电路将第二电压端的电压输出至所述上拉节点，控制所述输出电路关闭；

在所述上拉节点的控制下，所述下拉控制电路将第四电压端输入的开启电压输出至下拉节点；

在所述下拉节点的控制下，所述下拉电路将第三电压端的电压输出至信号输出端；所述降噪电路将所述第三电压端的电压输出至所述下拉节点。

15.一种用于驱动权利要求11所述的栅极驱动电路的驱动方法，其特征在于，所述方法包括：

在一图像帧内：

栅极驱动电路的第一级移位寄存器单元接收起始信号端的起始信号，逐级开启栅极驱动电路中的移位寄存器单元；

在两图像帧之间：

栅极驱动电路中的所有移位寄存器单元接收第三信号端的开启信号，同时复位所有移位寄存器单元的上拉节点。