CN105810170B - 移位寄存器单元及其驱动方法、栅线驱动电路和阵列基板 - Google Patents

移位寄存器单元及其驱动方法、栅线驱动电路和阵列基板 Download PDF

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Abstract

公开了一种移位寄存器单元及其驱动方法、栅线驱动电路，以及阵列基板，其中该移位寄存器单元包括：充电子电路(110)，在输入信号端(INPUT)输入的信号的控制下，为上拉节点(PU)充电；输出子电路(120)，在上拉节点(PU)的电平的控制下，通过输出端输出第一时钟信号端提供的时钟信号作为驱动信号；第一下拉子电路(130)，在第一下拉节点(PD1)的电平控制下，对上拉节点(PU)和输出端(OUT)进行下拉；以及复位子电路(140)，在复位信号端输入的复位信号的控制下，对上拉节点(PU)和输出端(OUT)进行复位。由此，可以在移位寄存器单元驱动过程中的低电平维持阶段，利用第一下拉子电路对上拉节点PU和输出端OUT进行下拉，消除由于耦合电容引起的噪声。

Description

移位寄存器单元及其驱动方法、栅线驱动电路和阵列基板
技术领域
本公开涉及显示技术领域，具体涉及一种移位寄存器单元及其驱动方法、包括该移位寄存器单元的栅线驱动电路，以及包括该栅线驱动电路的阵列基板。
背景技术
在显示技术领域，诸如液晶显示的像素阵列通常包括交错的多行栅线和多列数据线。其中，对栅线的驱动可以通过贴附的集成驱动电路实现。近几年随着非晶硅薄膜工艺的不断提高，也可以将栅线驱动电路集成在薄膜晶体管阵列基板上构成GOA(Gate driver OnArray)来对栅线进行驱动。
通常，可以采用由多级移位寄存器单元构成GOA为像素阵列的各行栅线提供开关信号，从而控制多行栅线依序打开，并由数据线向像素阵列中对应行的像素输入显示数据信号，以形成显示图像的各灰阶所需要的灰度电压，进而显示每一帧图像。
在利用GOA对栅线进行驱动的过程中，在栅线的关闭阶段，也就是低电平维持阶段，由于对应的移位寄存器单元中输出TFT的耦合电容Cp的存在，移位寄存器单元中的上拉节点PU和输出端的电位易于受到输出TFT所连接的时钟信号的高电平信号的影响，特别是在高温工作条件下，输出TFT的阈值电压Vth产生漂移，导致上拉节点PU和输出端受到的影响更严重，使得对应的栅线在关闭阶段出现不正常的信号，从而有可能使得与该栅线连接的像素单元的工作状态不正常，导致显示面板的显示质量的降低。
发明内容
针对以上问题，本公开提出了一种移位寄存器单元及其驱动方法、栅线驱动电路，以及阵列基板，可以在移位寄存器单元驱动过程中的低电平维持阶段，利用第一下拉子电路对上拉节点PU和输出端OUT进行下拉，消除了由于耦合电容的存在所引起的噪声。
根据本公开的一方面，提供了一种移位寄存器单元，包括：充电子电路，与输入信号端和上拉节点连接，在输入信号端输入的信号的控制下，为上拉节点充电；输出子电路，与上拉节点、第一时钟信号端和输出端连接，在上拉节点的电平的控制下，通过输出端输出第一时钟信号端提供的时钟信号作为驱动信号；第一下拉子电路，与上拉节点、输出端和第一下拉节点连接，在第一下拉节点的电平控制下，对上拉节点和输出端进行下拉；以及复位子电路，与上拉节点、输出端和复位信号端连接，在复位信号端输入的复位信号的控制下，对上拉节点和输出端进行复位。
根据本公开的另一方面，还提供了一种栅线驱动电路，包括多级前述的移位寄存器单元，其中，每一级移位寄存器单元的输出端连接一条栅线；奇数级移位寄存器单元连接第一和第三时钟信号，偶数级的移位寄存器单元连接第二和第四时钟信号；奇数级移位寄存器单元彼此串联连接，偶数级移位寄存器单元彼此串联连接，在串联的两级移位寄存器单元中，第一时钟信号端和第二时钟信号端输入的时钟信号互换，前一级移位寄存器单元的输出端连接到后一级移位寄存器单元的输入信号端，该前一级移位寄存器单元的复位信号端连接到该后一级移位寄存器单元的输出端。
根据本公开的又一方面，提供了一种阵列基板，包括前述的栅线驱动电路。
根据本公开的另一方面，提供了一种应用于前述的移位寄存器单元的驱动方法，包括：向输入信号端输入有效电平，将上拉节点充电到第一高电平，开启输出子电路；经由输出子电路向栅线输出高电平的第一时钟信号作为驱动信号；向复位信号端输入有效复位电平，将上拉节点和输出端放电拉低到低电平，关闭输出子电路；以及输入高电平的第一时钟信号，开启第一下拉子电路，保持上拉节点和输出端为低电平直至输入信号端输入下一个有效电平。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1图示了一种已知的移位寄存器单元的电路结构；
图2图示了可用于该已知的移位寄存器单元的有关信号时序；
图3是根据本公开一实施例的移位寄存器单元的框图；
图4图示了根据本公开一实施例的移位寄存器单元的电路结构；
图5图示了可用于图4所示的移位寄存器单元的有关信号时序；
图6是根据本公开另一实施例的移位寄存器单元的框图；
图7是根据本公开另一实施例的移位寄存器单元的电路结构；
图8图示了可用于图7所示的移位寄存器单元的有关信号时序；
图9是根据本公开一实施例的栅线驱动装置的连接结构示意图；以及
图10是根据本公开一实施例的应用于移位寄存器单元的驱动方法的流程图。
具体实施方式
下面将结合附图对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，也属于本公开保护的范围。
图1图示了一种已知的移位寄存器单元的电路结构。如图1所示，该移位寄存器单元包括：输入晶体管M1，其栅极和漏极连接在一起，并且连接到移位寄存器单元的输入端，其源极连接到上拉节点PU；输出晶体管M3，其栅极连接上拉节点PU，漏极连接到第一时钟信号端CLK，源极连接到移位寄存器单元的输出端；电容C1，并联在输出晶体管M3的栅极和源极之间；上拉节点复位晶体管M2，其栅极连接到移位寄存器单元的复位端，漏极连接到上拉节点，源极连接到低电平输入端VSS；输出复位晶体管M14，其栅极连接到移位寄存器单元的复位端，漏极连接到移位寄存器单元的输出端，源极连接到低电平输入端VSS；上拉节点电平控制晶体管M10，其栅极连接到下拉节点PD，漏极连接到上拉节点PU，源极连接到低电平输入端VSS；输出端电平控制晶体管M11和M12，其中，M11的栅极连接到下拉节点PD，漏极连接到移位寄存器单元的输出端，源极连接到低电平输入端VSS；M12的栅极连接到第二时钟信号端CLKB，漏极连接到移位寄存器单元的输出端，源极连接到低电平输入端VSS；晶体管M13，其栅极与第二时钟信号端进行连接，漏极与移位寄存器单元的输入端连接，源极与上拉节点连接；下拉节点控制模块，其中包括晶体管M9、M5、M8和M6，其中M9的栅极和漏极连接到第二时钟信号端，源极连接下拉控制节点PD_CN；M5的栅极连接到下拉控制节点PD_CN，M5的漏极连接到第二时钟信号端，源极连接到下拉节点PD；M8的漏极连接到下拉控制节点PD_CN，M8的栅极连接到上拉节点PU，M8的源极连接到低电平输入端VSS；M6的栅极连接到上拉节点PU，漏极连接到下拉节点PD，源极连接到低电平输入端VSS。
以下参照图2所示的信号时序来说明图1图示的移位寄存器单元的工作原理，在图2所示的a、b、c、d和e所示的五个阶段中，该移位寄存器单元进行如下操作：
在第一阶段a中，第一时钟信号端输入的时钟信号CLK为低电平，第二时钟信号端输入时钟信号CLKB为高电平，输入端INPUT接入的输入信号为高电平；应注意，在图1图示的移位寄存器单元作为第一级时，其输入端接入帧开始信号STV；由于输入端输入高电平，晶体管M1开启，使得高电平的输入信号对上拉节点PU进行充电；由于第二时钟信号CLKB为高电平，晶体管M13开启，加速上拉节点PU的充电过程；由此，上拉节点PU被充电到第一高电平，输出晶体管M3开启，向输出端输出低电平的时钟信号CLK；晶体管M9开启，对下拉控制节点PD_CN充电，然而，由于上拉节点PU处于第一高电平，晶体管M6和M8开启；在晶体管的设计上，可以将晶体管M8与M9的尺寸比配置为在M9和M8均开启时，下拉控制节点PD_CN的电平被下拉到低电平，在这种情况下，PD_CN为低电平，晶体管M5保持关断；由于晶体管M6开启，下拉节点PD的电平被下拉到低电平，从而晶体管M10和M11在此阶段处于关断状态；由于CLKB为高电平，晶体管M12开启，可以确保将移位寄存器单元的输出端拉低到低电平VSS；
在第二阶段b中，第一时钟信号端输入的时钟信号CLK为高电平，第二时钟信号端输入的时钟信号CLKB为低电平，输入端INPUT输入的信号为低电平；晶体管M1、M13、M9、M5和M12关断；输出晶体管M3开启，将高电平的时钟信号CLK输出，作为栅线驱动信号；由于存储电容C1的自举效应，上拉节点PU的电平进一步升高，达到第二高电平，使得输出晶体管M3的导通更充分；由于上拉节点PU的电平相对于阶段a的电平被提升，晶体管M8和M6的导通更充分，分别将下拉控制节点PD_CN和下拉节点PD进一步拉低；由于下拉节点PD为低电平，晶体管M10和M11保持关断状态，从而不会影响移位寄存器单元正常输出栅线驱动信号；
在第三阶段c中，第一时钟信号端输入的时钟信号CLK为低电平，第二时钟信号端输入的时钟信号CLKB为高电平，输入端INPUT继续接入低电平，复位端RESET接入高电平；由于复位端接入高电平，晶体管M2和M14开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS；而晶体管M1关断，晶体管M13开启，将低电平接入上拉节点PU，对上拉节点PU进行放电；上拉节点PU被放电到低电平，使得晶体管M3关断；由于第二时钟信号CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS；晶体管M9开启，对下拉控制节点PD_CN充电，进而使得晶体管M5开启，从而对下拉节点PD充电；由于上拉节点PU处于低电平，晶体管M6和M8关断；下拉节点PD被充电到高电平，晶体管M10和M11开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS；
在第四阶段d中，第一时钟信号端输入的时钟信号CLK为高电平，第二时钟信号端输入的时钟信号CLKB为低电平，输入端INPUT继续接入低电平，复位端接入低电平；晶体管M1、M13、M2、M14、M9和M12关断；由于上拉节点PU保持低电平，晶体管M6和M8继续关断；由于晶体管M8和M9均关断，下拉控制节点PD_CN的放电路径被关闭，下拉控制节点PD_CN保持之前的高电平，从而使得晶体管M5保持开启，由于第二时钟信号CLKB为低电平，因此，下拉节点PD被放电。由于下拉节点PD处于低电平，晶体管M10和M11被关断，分别将上拉节点的放电路径和移位寄存器单元的输出端的放电路径关闭，从而使得上拉节点PU和输出端处于浮置状态。需注意，尽管在此阶段，移位寄存器单元处于非输出阶段，上拉节点PU和输出端均应维持之前的低电平状态，然而，由于第一时钟信号CLK为高电平，并且如图1所示，在输出晶体管M3的栅极和漏极之间存在耦合电容Cp，使得第一时钟信号CLK的高电平可能经由耦合电容Cp而耦合到上拉节点PU处形成噪声，并且最终导致晶体管M3略微开启，而在输出端产生噪声；关于这一点，可以参见图2的时序图所示的以虚线表示的波形；
在第五阶段e中，第一时钟信号端输入的时钟信号CLK为低电平，第二时钟信号端输入的时钟信号CLKB为高电平，输入端INPUT继续接入低电平，复位端接入低电平；晶体管M1、M2、M14关断；晶体管M13开启，将低电平接入上拉节点PU，对上拉节点PU进行放电，确保关断晶体管M3；CLKB为高电平，晶体管M12开启，将移位寄存器单元的输出端拉低到低电平VSS，消除移位寄存器单元的输出端的噪声；晶体管M9开启，对下拉控制节点PD_CN充电，使得晶体管M5的开启更充分，并且对下拉节点PD充电，使得下拉节点PD变成高电平；由于上拉节点PU被放电，晶体管M6和M8关断；下拉节点PD的高电平使得晶体管M10和M11开启，分别将上拉节点PU和移位寄存器单元的输出端下拉到低电平VSS，消除了在上拉节点和输出端处形成的噪声。
之后，移位寄存器单元重复阶段d和e的操作，直至下一个有效输入信号到来。
由此可见，在上述移位寄存器单元中，由于移位寄存器单元中耦合电容Cp的存在，在移位寄存器单元的非输出阶段，具体是低电平维持阶段(例如图2所示的阶段d中，移位寄存器单元的上拉节点PU和输出端的电位易于受到输出晶体管M3所连接的时钟信号CLK的高电平的影响而产生噪声，特别是在高温工作条件下，输出晶体管的阈值电压Vth产生漂移，导致上拉节点PU和输出端受到的影响更严重，使得对应的栅线在关闭阶段出现不正常的信号，从而有可能使得与该栅线连接的像素单元的工作状态不正常，导致显示面板的显示质量的降低。
有鉴于此，根据本公开的一个方面，提出了一种移位寄存器单元。如图3所示，该移位寄存器单元包括：充电子电路110，连接在输入信号端INPUT和上拉节点PU之间，被配置为在输入信号端输入的信号的控制下，为上拉节点PU充电；输出子电路120，连接在上拉节点PU、第一时钟信号端CLK和输出端OUT之间，被配置为在上拉节点PU的电平的控制下，经由输出端输出第一时钟信号端提供的时钟信号作为驱动信号；第一下拉子电路130，与上拉节点PU、输出端OUT和第一下拉节点PD1连接，被配置为在第一下拉节点PD1的电平控制下，对上拉节点PU和输出端OUT进行下拉；以及复位子电路140，与上拉节点PU、输出端OUT和复位信号端RESET连接，被配置为在复位信号端输入的复位信号的控制下，对上拉节点PU和输出端OUT进行复位。
在根据本公开的上述移位寄存器单元中，由于配置了第一下拉子电路130，可以在移位寄存器单元驱动过程中的低电平维持阶段，根据第一下拉节点PD1的电平对上拉节点PU和输出端OUT进行下拉，消除了由于耦合电容的存在引起的噪声，从而保证向移位寄存器单元连接的栅线输出正确的驱动信号，最终确保像素显示的质量。
可选地，如图3所示，该移位寄存器单元，还包括：第一控制子电路150，与上拉节点PU、第一时钟信号端CLK和第一下拉节点PD1连接，被配置为在上拉节点PU和第一时钟信号端CLK的电平的控制下，控制第一下拉节点PD1的电平。
由此，可以通过第一时钟信号CLK来控制第一下拉节点PD1的电平，使得在CLK输出高电平而上拉节点PU处于低电平时，将第一下拉节点PD1的电平拉高，以便开启第一下拉子电路，从而消除上拉节点PU和输出端由于耦合电容产生的噪声。
可选地，如图3所示，该移位寄存器单元，还包括：第二下拉子电路160，与上拉节点PU、输出端OUT和第二下拉节点PD2连接，被配置为在第二下拉节点PD2的电平控制下，对上拉节点PU和输出端OUT进行下拉。
由此，可以利用第二下拉子电路在第二下拉节点的控制下，对上拉节点PU和输出端OUT进行下拉，使得移位寄存器单元在输出阶段之后，当第一时钟信号为低电平时，确保上拉节点和输出端处于低电平状态。
可选地，如图3所示，该移位寄存器单元，还包括：第二控制子电路170，与第二时钟信号端CLKB和第二下拉节点PD2连接，被配置为在第二时钟信号端CLKB提供的第二时钟信号的控制下，控制第二下拉节点PD2的电平。
由此，可以通过第二时钟信号CLKB来控制第二下拉节点PD2的电平，使得在CLKB输出高电平而上拉节点PU处于低电平时，将第二下拉节点PD2的电平拉高，以便开启第二下拉子电路，从而确保上拉节点PU和输出端处于低电平。
根据上述实施例，可以在移位寄存器单元的低电平维持阶段，通过第一下拉子电路和第二下拉子电路的工作，保证上拉节点和输出端维持在低电平状态。
可选地，如图3所示，该移位寄存器单元，还包括：输出下拉子电路180，其与第二时钟信号端CLKB和输出端OUT连接，被配置为在第二时钟信号端的控制下，对输出端OUT进行下拉。
由此，可以利用输出下拉子电路在第二时钟信号的控制下对移位寄存器单元的输出端进行下拉，使得移位寄存器单元的输出端在非输出阶段中输出低电平。通过这种方式，可以增加系统的可靠性和冗余性，并且可以减小用于下拉移位寄存器单元的输出端的其它晶体管的尺寸，降低成本。
图4图示了根据本公开一实施例的移位寄存器单元的示意性的电路结构。以下结合图3和图4对该移位寄存器单元的电路结构进行详细说明。
可选地，如图4所示，充电子电路110包括：第一薄膜晶体管(TFT)M1，其第一极和第二极连接到输入信号端INPUT，第三极连接到上拉节点PU。
可选地，如图4所示，输出子电路120包括：第二TFT M13，其第一极连接到上拉节点，第二极连接到第一时钟信号端CLK，第三极连接到输出端OUT；以及电容C1，串联在上拉节点和输出端之间。
可选地，如图4所示，第一下拉子电路130包括：第三TFT M4，其第一极连接到第一下拉节点PD1，第二极连接到上拉节点，第三极连接到低电平信号端VSS；以及第四TFT M11，其第一极连接到第一下拉节点PD1，第二极连接到输出端OUT，第三极连接到低电平信号端VSS。
可选地，如图4所示，复位子电路140包括：第五TFT M2，其第一极连接到复位信号端RESET，第二极连接到上拉节点，第三极连接到低电平信号端VSS；以及第六TFT M15，其第一极连接到复位信号端，第二极连接到输出端，第三极连接到低电平信号端VSS。
可选地，如图4所示，第一控制子电路150包括：第七TFT M9，其第一极连接到上拉节点PU，第二极连接到第一下拉节点PD1，第三极连接到低电平信号端VSS；以及第八TFTM12，其第一极和第二极连接到第一时钟信号端CLK，第三极连接到第一下拉节点PD1。
可选地，如图4所示，输出下拉子电路180包括：第九TFT M10，其第一极连接到第二时钟信号端CLKB，第二极连接到输出端OUT，第三极连接到低电平信号端VSS。
可选地，如图4所示，第二下拉子电路160包括：第十TFT M3，其第一极连接到第二下拉节点PD2，第二极连接到上拉节点，第三极连接到低电平信号端VSS；以及第十一TFTM14，其第一极连接到第二下拉节点PD2，第二极连接到输出端OUT，第三极连接到低电平信号端VSS。
可选地，如图4所示，第二控制子电路170包括：第十二TFT M5、第十三TFT M7、第十四TFT M6和第十五TFT M8；其中，第十二TFT M5的第一极和第二极连接到第二时钟信号端CLKB，第三极连接到第十三TFT M7的第一极；第十三TFTM7的第二极连接到第二时钟信号端，第三极连接到第二下拉节点；第十四TFT M6的第一极连接到上拉节点，第二极连接到第十三TFT M7的第一极，第三极连接到低电平信号端；以及第十五TFT M8的第一极连接到上拉节点，第二极连接到第二下拉节点，第三极连接到低电平信号端VSS。
可选地，在上述移位寄存器单元中，TFT的第一极是栅极，第二极是漏极，第三极是源极。
此外，应理解，由于这里采用的TFT晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本公开实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。若选取源极作为信号输入端、则漏极作为信号输出端，反之亦然。
另外，在图4中，以所有的TFT采用N型TFT为例进行了说明。然而，应理解，其中的一部分或者全部TFT可以采用P型TFT，只要相应地调整其栅极的控制电平以及向其提供的电源电压即可，这样的实施方式也在本公开的保护范围之内。
此外，尽管在图4中，低电平信号端被示为均接入低电平VSS。然而，为实现本公开的原理，低电平信号端可以接入到不同的低电平，例如具有不同电压值的低电平VSS和VGL。例如，与用于下拉移位寄存器单元输出端的晶体管连接的低电平可以接入低电平VGL，而与用于下拉移位寄存器单元的上拉节点的晶体管连接的低电平可以接入低电平VSS，其中VGL的电平低于VSS的电平。通过这种方式，可以在上拉节点和输出端均被下拉到低电平时，将移位寄存器单元的输出晶体管的栅源电势反偏，即便输出晶体管采用耗尽型晶体管时，也能保证输出晶体管的完全关断。
以下以图4所示的移位寄存器单元为例，参照图5所示的信号时序来说明其具体的工作原理。其中，该移位寄存器单元的第一时钟信号端接第一时钟信号CLK，第二时钟信号端接第二时钟信号CLKB，其输入端接STV信号；可选地，在该移位寄存器单元作为第一级时，STV表示帧起始信号，当该移位寄存器单元作为其他各级时，STV表示来自与该移位寄存器单元串联的上一级移位寄存器单元的输出信号。在图5所示的a、b、c、d和e所示的五个阶段中，该移位寄存器单元进行如下操作：
在第一阶段a中，第一时钟信号端输入的时钟信号CLK为低电平，第二时钟信号端输入的时钟信号CLKB为高电平，输入信号端INPUT接入的STV为高电平；由于输入信号端输入的STV为高电平，晶体管M1开启，使得高电平的输入信号对上拉节点PU进行充电，到达第一高电平；由于时钟信号CLKB为高电平，晶体管M5开启，对下拉控制节点PD_CN充电，然而由于上拉节点PU处于第一高电平，晶体管M6和M8开启；在晶体管的设计上，可以将晶体管M5与M6的尺寸比配置为在M5和M6均开启时，下拉控制节点PD_CN的电平被下拉到低电平，因此，晶体管M7未被开启；由于晶体管M8开启且M7关断，因此，第二下拉节点PD2被下拉到低电平，从而保证晶体管M3和M14在此阶段处于关断状态；另外，由于第一时钟信号CLK为低电平，M12关断，而上拉节点PU为高，M9开启，因此第一下拉节点PD1被下拉到低电平，晶体管M4和M11被关断；由于上拉节点PU为高电平，为存储电容C1充电，使得输出晶体管M13开启，向输出端输出低电平的时钟信号CLK；此外，由于第二时钟信号CLKB为高电平，晶体管M10开启，从而可以确保将移位寄存器单元的输出端拉低到低电平VSS。
在第二阶段b中，第一时钟信号端输入的时钟信号CLK为高电平，第二时钟信号端输入的时钟信号CLKB为低电平，输入端INPUT接入的STV为低电平；晶体管M1、M5和M10关断；输出晶体管M13维持开启，向输出端输出高电平的第一时钟信号；由于存储电容C1的自举作用，将上拉节点PU的电位进一步提升到第二高电平，使得输出晶体管M13的导通更加充分；由于上拉节点PU的电位被进一步提升，晶体管M6和M8的导通更加充分，由于晶体管M5被关断，因此，下拉控制节点PD_CN的电平被拉得更低；晶体管M7依旧保持关断，第二下拉节点PD2的电平也被拉得更低，晶体管M3和M14依旧保持关断，从而不会影响移位寄存器单元正常输出移位信号；由于第一时钟信号CLK为高，晶体管M12开启，然而，由于上拉节点PU处于第二高电平，晶体管M9的导通更加充分，并且在设计上，可以将晶体管M9与M12的尺寸比配置为在M9和M12均开启时，第一下拉节点PD1被下拉到低电平；在这种情况下，第一下拉节点PD1的电平被下拉的更低，晶体管M4和M11保持关断，从而不会影响移位寄存器单元正常输出移位信号。
在第三阶段c中，第一时钟信号端输入的时钟信号CLK为低电平，第二时钟信号端输入的时钟信号CLKB为高电平，输入端INPUT接入的STV为低电平，晶体管M1继续保持关断，晶体管M10在高电平的CLKB的控制下开启，使得移位寄存器单元的输出端被下拉到VSS；由于复位信号端RESET为高电平，晶体管M2和M15开启，分别将上拉节点PU和输出端拉低；由于上拉节点PU被拉低到VSS，晶体管M6、M8和M13关断，电容C1被放电；由于CLKB为高电平，晶体管M5开启，下拉控制节点PD_CN被充电，由此，下拉控制节点PD_CN被充电到高电平，从而开启晶体管M7，并且经由开启的晶体管M7，利用高电平的CLKB信号对第二下拉节点PD2充电，使得第二下拉节点PD2也被充电到高电平；由于上拉节点PU被拉低，晶体管M9关断，且由于CLK为低电平，晶体管M12也被关断，第一下拉节点PD1的电平尽管略有提升，但仍然保持低电平；尽管由于第一下拉节点PD1为低电平，晶体管M4和M11保持关断，然而由于第二下拉节点PD2为高电平，晶体管M3和M14开启，从而确保分别将上拉节点PU和输出端拉低。
在第四阶段d中，第一时钟信号端输入的时钟信号CLK为高电平，第二时钟信号端输入的时钟信号CLKB为低电平，输入端INPUT接入的STV为低电平，复位信号端RESET为低电平，晶体管M1继续保持关断，晶体管M5、M10关断；由于上拉节点PU保持低电平，晶体管M6、M8、M9和M13保持关断；由于晶体管M5和M6均关断，下拉控制节点PD_CN的放电路径被关闭，下拉控制节点PD_CN保持之前的高电平，晶体管M7保持开启，从而经由开启的晶体管M7将低电平的CLKB接入第二下拉节点PD2；由于CLK为高电平，晶体管M12开启，上拉节点PU为低电平，晶体管M9关断，因此经由开启的晶体管M12向第一下拉节点PD1充电，使之变为高电平；尽管第二下拉节点PD2为低电平，晶体管M3和M14被关断，然而，由于第一下拉节点PD1为高电平，晶体管M4和M11被开启，从而确保分别将上拉节点PU和输出端拉低。由此可见，与前一阶段相比，晶体管M4取代M3对上拉节点进行下拉，而晶体管M11取代M14对输出端进行下拉。
与图1图示的移位寄存器单元相比，在第四阶段d中，即便存在耦合电容Cp，然而由于高电平的时钟信号CLK将开启晶体管M12，并且将第一下拉节点PD1充电为高电平，从而开启晶体管M4和M11，以便分别将上拉节点PU和输出端拉低，消除了可能出现的噪声。
在第五阶段e中，第一时钟信号端输入的时钟信号CLK为低电平，第二时钟信号端输入的时钟信号CLKB为高电平，输入端INPUT接入的STV为低电平，复位信号端接入低电平；由于STV为低电平，晶体管M1继续保持关断；由于CLKB为高电平，晶体管M5和M10开启；由于上拉节点PU保持低电平，晶体管M6、M8、M9和M13保持关断；经由开启的晶体管M5，下拉控制节点PD_CN接入高电平的时钟信号CLKB，可以保持之前的高电平；晶体管M7继续开启，将高电平的CLKB接入第二下拉节点PD2，使得第二下拉节点PD2变为高电平；由于CLK为低电平，晶体管M12关断，上拉节点PU为低电平，晶体管M9保持关断，第一下拉节点PD1的放电路径被关闭，第一下拉节点PD1保持之前的高电平；在这种情况下，由于第一下拉节点PD1保持高电平，晶体管M4和M11保持开启，分别将上拉节点PU和输出端拉低；此外，由于第二下拉节点PD2也为高电平，晶体管M3和M14也被开启，从而确保分别将上拉节点PU和输出端拉低。
之后的阶段将重复第四阶段和第五阶段的操作，直至STV信号下一个高电平的到来。
根据本公开的另一实施例，还可以对图3图示的移位寄存器单元进行简化。如图6所示，该移位寄存器单元包括：充电子电路110，连接在输入信号端INPUT和上拉节点PU之间，被配置为在输入信号端输入的信号的控制下，为上拉节点PU充电；输出子电路120，连接在上拉节点PU、第一时钟信号端CLK和输出端OUT之间，被配置为在上拉节点PU的电平的控制下，经由输出端输出第一时钟信号端提供的时钟信号作为驱动信号；第一下拉子电路130，与上拉节点PU、输出端OUT和第一下拉节点PD1连接，被配置为在第一下拉节点PD1的电平控制下，对上拉节点PU和输出端OUT进行下拉；以及复位子电路140，与上拉节点PU、输出端OUT和复位信号端RESET连接，被配置为在复位信号端输入的复位信号的控制下，对上拉节点PU和输出端OUT进行复位。
可选地，如图6所示，该移位寄存器单元，还包括：第一控制子电路150，与上拉节点PU、第一时钟信号端CLK和第一下拉节点PD1连接，被配置为在上拉节点PU和第一时钟信号端CLK的电平的控制下，控制第一下拉节点PD1的电平。
可选地，如图6所示，该移位寄存器单元，还包括：输出下拉子电路180，其与第二时钟信号端CLKB和输出端OUT连接，被配置为在第二时钟信号端的控制下，对输出端OUT进行下拉。
由此可见，与图3所示的移位寄存器单元的区别主要在于，该移位寄存器单元中也可以不包括第二下拉子电路和第二控制子电路。
在根据本公开的上述移位寄存器单元中，由于配置了第一下拉子电路130，可以在移位寄存器单元驱动过程中的低电平维持阶段，根据第一下拉节点PD1的电平对上拉节点PU和输出端OUT进行下拉，消除了由于耦合电容的存在引起的噪声，从而保证向移位寄存器单元连接的栅线输出正确的驱动信号，最终确保像素显示的质量。
此外，由于配置了第一控制子电路，因此可以通过第一时钟信号CLK来控制第一下拉节点PD1的电平，使得在CLK输出高电平而上拉节点PU处于低电平时，将第一下拉节点PD1的电平拉高，以便开启第一下拉子电路，从而消除上拉节点PU和输出端由于耦合电容产生的噪声。
根据上述实施例，可以在移位寄存器单元的低电平维持阶段，通过第一下拉子电路的工作，保证上拉节点和输出端维持在低电平状态。
此外，在上拉节点PU的充电阶段，可以利用输出下拉子电路在第二时钟信号的控制下对移位寄存器单元的输出端进行下拉，使得移位寄存器单元的输出端在此阶段输出低电平。
图7图示了根据本公开另一实施例的移位寄存器单元的示意性的电路结构。以下结合图6和图7对该移位寄存器单元的电路结构进行详细说明。
可选地，如图7所示，充电子电路110包括：第一薄膜晶体管(TFT)M1，其第一极和第二极连接到输入信号端INPUT，第三极连接到上拉节点PU。
可选地，如图7所示，输出子电路120包括：第二TFT M13，其第一极连接到上拉节点，第二极连接到第一时钟信号端CLK，第三极连接到输出端OUT；以及电容C1，串联在上拉节点和输出端之间。
可选地，如图7所示，第一下拉子电路130包括：第三TFT M4，其第一极连接到第一下拉节点PD1，第二极连接到上拉节点，第三极连接到低电平信号端VSS；以及第四TFT M11，其第一极连接到第一下拉节点PD1，第二极连接到输出端OUT，第三极连接到低电平信号端VSS。
可选地，如图7所示，复位子电路140包括：第五TFT M2，其第一极连接到复位信号端RESET，第二极连接到上拉节点，第三极连接到低电平信号端VSS；以及第六TFT M15，其第一极连接到复位信号端，第二极连接到输出端，第三极连接到低电平信号端VSS。
可选地，如图7所示，第一控制子电路150包括：第七TFT M9，其第一极连接到上拉节点PU，第二极连接到第一下拉节点PD1，第三极连接到低电平信号端VSS；以及第八TFTM12，其第一极和第二极连接到第一时钟信号端CLK，第三极连接到第一下拉节点PD1。
可选地，如图7所示，输出下拉子电路180包括：第九TFT M10，其第一极连接到第二时钟信号端CLKB，第二极连接到输出端OUT，第三极连接到低电平信号端VSS。
与图4图示的移位寄存器单元电路相比，图7图示的移位寄存器单元电路移除了第二下拉子电路和第二控制子电路，简化了电路结构。
可选地，在上述移位寄存器单元中，TFT的第一极是栅极，第二极是漏极，第三极是源极。
此外，应理解，由于这里采用的TFT晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本公开实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。若选取源极作为信号输入端、则漏极作为信号输出端，反之亦然。
另外，在图7中，以所有的TFT采用N型TFT为例进行了说明。然而，应理解，其中的一部分或者全部TFT可以采用P型TFT，只要相应地调整其栅极的控制电平以及向其提供的电源电压即可，这样的实施方式也在本公开的保护范围之内。
此外，尽管在图7中，低电平信号端被示为均接入低电平VSS。然而，为实现本公开的原理，低电平信号端可以接入到不同的低电平，例如具有不同电压值的低电平VSS和VGL。例如，与用于下拉移位寄存器单元输出端的晶体管连接的低电平可以接入低电平VGL，而与用于下拉移位寄存器单元的上拉节点的低电平可以接入低电平VSS，其中VGL的电平低于VSS的电平。通过这种方式，可以在上拉节点和输出端均被下拉到低电平时，将移位寄存器单元的输出晶体管的栅源电势反偏，即便输出晶体管采用耗尽型晶体管时，也能保证输出晶体管的完全关断。
以下以图7所示的移位寄存器单元为例，参照图8所示的信号时序来说明其具体的工作原理。其中，该移位寄存器单元的第一时钟信号端接第一时钟信号CLK，第二时钟信号端接第二时钟信号CLKB，其输入端接STV信号；可选地，在该移位寄存器单元作为第一级时，STV表示帧起始信号，当该移位寄存器单元作为其他各级时，STV表示来自与该移位寄存器单元串联的上一级移位寄存器单元的输出信号。在图8所示的a、b、c、d和e所示的五个阶段中，该移位寄存器单元进行如下操作：
在第一阶段a中，第一时钟信号端输入的时钟信号CLK为低电平，第二时钟信号端输入的时钟信号CLKB为高电平，输入信号端INPUT接入的STV为高电平；由于输入信号端输入的STV为高电平，晶体管M1开启，使得高电平的输入信号对上拉节点PU进行充电，达到第一高电平；由于第一时钟信号CLK为低电平，M12关断，而上拉节点PU为高，M9开启，因此第一下拉节点PD1被下拉到低电平，晶体管M4和M11被关断；由于上拉节点PU为高电平，为存储电容C1充电，使得输出晶体管M13开启，向输出端输出低电平的时钟信号CLK；此外，由于第二时钟信号CLKB为高电平，晶体管M10开启，从而可以确保将移位寄存器单元的输出端拉低到低电平VSS。
在第二阶段b中，第一时钟信号端输入的时钟信号CLK为高电平，第二时钟信号端输入的时钟信号CLKB为低电平，输入端INPUT接入的STV为低电平；晶体管M1和M10关断；输出晶体管M13维持开启，向输出端输出高电平的第一时钟信号；由于存储电容C1的自举作用，将上拉节点PU的电位进一步提升到第二高电平，使得输出晶体管M13的导通更加充分，保证栅线连接的像素的充电；由于第一时钟信号CLK为高，晶体管M12开启，然而，由于上拉节点PU被进一步提示到第二高电平，晶体管M9的导通更加充分，并且在设计上，可以将晶体管M9与M12的尺寸比配置为在M9和M12均开启时，第一下拉节点PD1被下拉到低电平；在这种情况下，第一下拉节点PD1的电平被下拉的更低，晶体管M4和M11保持关断，从而不会影响移位寄存器单元正常输出移位信号。
在第三阶段c中，第一时钟信号端输入的时钟信号CLK为低电平，第二时钟信号端输入的时钟信号CLKB为高电平，输入端INPUT接入的STV为低电平，晶体管M1继续保持关断，晶体管M10在高电平的CLKB的控制下开启，使得移位寄存器单元的输出端被下拉到VSS；由于复位信号端RESET为高电平，晶体管M2和M15开启，分别将上拉节点PU和输出端拉低；由于上拉节点PU被拉低到VSS，电容C1被放电；由于上拉节点PU被拉低，晶体管M9关断，且由于CLK为低电平，晶体管M12也被关断，第一下拉节点PD1的电平尽管略有提升，但仍然保持低电平；尽管由于第一下拉节点PD1为低电平，晶体管M4和M11保持关断，然而由于复位信号端输入高电平，开启晶体管M2和M15,从而确保分别将上拉节点PU和输出端拉低。
在第四阶段d中，第一时钟信号端输入的时钟信号CLK为高电平，第二时钟信号端输入的时钟信号CLKB为低电平，输入端INPUT接入的STV为低电平，复位信号端RESET为低电平，晶体管M1继续保持关断，晶体管M10关断；由于上拉节点PU保持低电平，M13保持关断；由于CLK为高电平，晶体管M12开启，而上拉节点PU为低电平，晶体管M9关断，因此经由开启的晶体管M12向第一下拉节点PD1充电，使之变为高电平；由于第一下拉节点PD1为高电平，晶体管M4和M11被开启，从而确保分别将上拉节点PU和输出端拉低。
与图1图示的移位寄存器单元相比，在第四阶段d中，即便存在耦合电容Cp，然而由于高电平的时钟信号CLK将开启晶体管M12，并且将第一下拉节点PD1充电为高电平，从而开启晶体管M4和M11，以便分别将上拉节点PU和输出端拉低，消除了可能出现的噪声。
在第五阶段e中，第一时钟信号端输入的时钟信号CLK为低电平，第二时钟信号端输入的时钟信号CLKB为高电平，输入端INPUT接入的STV为低电平，复位信号端接入低电平；由于STV为低电平，晶体管M1继续保持关断；由于CLKB为高电平，晶体管M10开启；由于上拉节点PU保持低电平，晶体管M13保持关断；由于CLK为低电平，晶体管M12关断，而上拉节点PU为低电平，晶体管M9保持关断，第一下拉节点PD1的放电路径被关闭，第一下拉节点PD1保持之前的高电平；在这种情况下，由于第一下拉节点PD1保持高电平，晶体管M4和M11保持开启，分别将上拉节点PU和输出端拉低。
之后的阶段将重复第四阶段和第五阶段的操作，直至STV信号下一个高电平的到来。
由此可见，根据图7所示的移位寄存器单元电路，也可以实现在移位寄存器单元的低电平维持阶段，消除由于耦合电容所引起的噪声。
根据本公开的另一方面，还提供了一种栅线驱动装置。如图9所示，该栅线驱动装置包括多级前述的移位寄存器单元，其中，每一级移位寄存器单元的输出端连接一条栅线；奇数级移位寄存器单元连接第一和第三时钟信号，偶数级的移位寄存器单元连接第二和第四时钟信号；奇数级移位寄存器单元彼此串联连接，偶数级移位寄存器单元彼此串联连接；在串联的两级移位寄存器单元中，第一时钟信号端和第二时钟信号端输入的时钟信号互换，前一级移位寄存器单元的输出端连接到后一级移位寄存器单元的输入信号端，该前一级移位寄存器单元的复位信号端连接到该后一级移位寄存器单元的输出端。如图9所示，以第N级移位寄存器单元为例，其输出端OUTPUT连接到第N条栅线G(n)和第(N+2)级移位寄存器单元的输入信号端INPUT，其输入端连接到第(n-2)级移位寄存器单元的输出端OUT，其复位信号端RESET连接到第(N+2)级移位寄存器单元的输出端。
根据本公开的又一方面，还提供了一种用于对图3或图6所示的移位寄存器单元进行驱动控制的方法。如图10所示，该方法主要包括步骤：S1010，向输入信号端输入有效电平，将上拉节点充电到第一高电平，开启输出子电路；S1020，经由输出子电路向栅线输出高电平的第一时钟信号作为驱动信号；S1030，向复位信号端输入有效复位电平，将上拉节点和输出端放电拉低到低电平，关闭输出子电路；S1040，输入高电平的第一时钟信号，开启第一下拉子电路，保持上拉节点和输出端为低电平直至输入信号端输入下一个有效电平。
可选地，在步骤S1010中，输入高电平的第二时钟信号，以便对输出端进行下拉。
可选地，在步骤S1040中，通过输入的高电平的第一时钟信号开启第一控制子电路，为第一下拉节点充电，以便开启第一下拉子电路。
在根据本公开实施例的移位寄存器单元的驱动方法中，在移位寄存器单元的低电平维持阶段，通过第一时钟信号开启第一控制子电路，为第一下拉节点充电，从而开启第一下拉子电路而将上拉节点和输出端拉低，以便消除由耦合电容引起的噪声，改善输出到栅线的信号波形，提高了像素的显示质量。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例公开的技术范围内，可轻易想到的变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应该以权利要求的保护范围为准。

Claims (15)

1.一种移位寄存器单元，包括：
充电子电路(110)，与输入信号端(INPUT)和上拉节点(PU)连接，被配置为在输入信号端(INPUT)输入的信号的控制下，为上拉节点(PU)充电；
输出子电路(120)，与上拉节点(PU)、第一时钟信号端(CLK)和输出端(OUT)连接，被配置为在上拉节点(PU)的电平的控制下，通过输出端输出第一时钟信号端提供的时钟信号作为驱动信号；
第一下拉子电路(130)，与上拉节点(PU)、输出端(OUT)和第一下拉节点(PD1)连接，被配置为在第一下拉节点(PD1)的电平控制下，对上拉节点(PU)和输出端(OUT)进行下拉；
第一控制子电路(150)，与上拉节点(PU)、第一时钟信号端(CLK)和第一下拉节点(PD1)连接，被配置为在上拉节点(PU)和第一时钟信号端(CLK)的电平的控制下，控制第一下拉节点(PD1)的电平；
第二下拉子电路(160)，与上拉节点(PU)、输出端(OUT)和第二下拉节点(PD2)连接，被配置为在第二下拉节点(PD2)的电平控制下，对上拉节点(PU)和输出端(OUT)进行下拉；
第二控制子电路(170)，与第二时钟信号端(CLKB)和第二下拉节点(PD2)连接，被配置为在第二时钟信号端(CLKB)提供的第二时钟信号的控制下，控制第二下拉节点(PD2)的电平；以及
复位子电路(140)，与上拉节点(PU)、输出端(OUT)和复位信号端(RESET)连接，被配置为在复位信号端输入的复位信号的控制下，对上拉节点(PU)和输出端(OUT)进行复位。
2.根据权利要求1所述的移位寄存器单元，还包括：
输出下拉子电路(180)，其与第二时钟信号端(CLKB)和输出端(OUT)连接，被配置为在第二时钟信号端的控制下，对输出端(OUT)进行下拉。
3.根据权利要求1或2所述的移位寄存器单元，其中，所述充电子电路(110)包括：
第一薄膜晶体管TFT(M1)，其第一极和第二极连接到输入信号端(INPUT)，第三极连接到上拉节点，其中，所述第一极为第一TFT的栅极。
4.根据权利要求1或2所述的移位寄存器单元，其中，所述输出子电路(120)包括：
第二TFT(M13)，其第一极连接到上拉节点，第二极连接到第一时钟信号端，第三极连接到输出端，其中，所述第一极为第二TFT的栅极；以及
电容(C)，串联在上拉节点和输出端之间。
5.根据权利要求1或2所述的移位寄存器单元，其中，所述第一下拉子电路(130)包括：
第三TFT(M4)，其第一极连接到第一下拉节点(PD1)，第二极连接到上拉节点，第三极连接到低电平信号端(VSS)，其中，所述第一极为第三TFT的栅极；以及
第四TFT(M11)，其第一极连接到第一下拉节点(PD1)，第二极连接到输出端(OUT)，第三极连接到低电平信号端(VSS)，其中，所述第一极为第四TFT的栅极。
6.根据权利要求1或2所述的移位寄存器单元，其中，复位子电路(140)包括：
第五TFT(M2)，其第一极连接到复位信号端(RESET)，第二极连接到上拉节点，第三极连接到低电平信号端(VSS)，其中，所述第一极为第五TFT的栅极；以及
第六TFT(M15)，其第一极连接到复位信号端，第二极连接到输出端，第三极连接到低电平信号端(VSS)，其中，所述第一极为第六TFT的栅极。
7.根据权利要求1所述的移位寄存器单元，其中，第一控制子电路(150)包括：
第七TFT(M9)，其第一极连接到上拉节点(PU)，第二极连接到第一下拉节点(PD1)，第三极连接到低电平信号端(VSS)，其中，所述第一极为第七TFT的栅极；以及
第八TFT(M12)，其第一极和第二极连接到第一时钟信号端(CLK)，第三极连接到第一下拉节点(PD1)，其中，所述第一极为第八TFT的栅极。
8.根据权利要求2所述的移位寄存器单元，其中，输出下拉子电路(180)包括：
第九TFT(M10)，其第一极连接到第二时钟信号端(CLKB)，第二极连接到输出端(OUT)，第三极连接到低电平信号端(VSS)，其中，所述第一极为第九TFT的栅极。
9.根据权利要求1所述的移位寄存器单元，其中，第二下拉子电路(160)包括：
第十TFT(M3)，其第一极连接到第二下拉节点(PD2)，第二极连接到上拉节点，第三极连接到低电平信号端(VSS)，其中，所述第一极为第十TFT的栅极；以及
第十一TFT(M14)，其第一极连接到第二下拉节点(PD2)，第二极连接到输出端(OUT)，第三极连接到低电平信号端(VSS)，其中，所述第一极为第十一TFT的栅极。
10.根据权利要求1所述的移位寄存器单元，其中，第二控制子电路(170)包括：第十二TFT(M5)、第十三TFT(M7)、第十四TFT(M6)和第十五TFT(M8)；
其中，第十二TFT(M5)的第一极和第二极连接到第二时钟信号端(CLKB)，第三极连接到第十三TFT(M7)的第一极，其中，所述第十二TFT的第一极为第十二TFT的栅极；
第十三TFT(M7)的第二极连接到第二时钟信号端，第三极连接到第二下拉节点，其中，所述第一极为第十三TFT的栅极；
第十四TFT(M6)的第一极连接到上拉节点，第二极连接到第十三TFT(M7)的第一极，第三极连接到低电平信号端，其中，所述第十四TFT的第一极为第十四TFT的栅极；以及
第十五TFT(M8)的第一极连接到上拉节点，第二极连接到第二下拉节点，第三极连接到低电平信号端，其中，所述第一极为第十五TFT的栅极。
11.一种栅线驱动电路，包括多级权利要求1-10任一项所述的移位寄存器单元，其中，每一级移位寄存器单元的输出端连接一条栅线；奇数级移位寄存器单元连接第一和第三时钟信号，偶数级的移位寄存器单元连接第二和第四时钟信号；奇数级移位寄存器单元彼此串联连接，偶数级移位寄存器单元彼此串联连接，在串联的两级移位寄存器单元中，第一时钟信号端和第二时钟信号端输入的时钟信号互换，前一级移位寄存器单元的输出端连接到后一级移位寄存器单元的输入信号端，该前一级移位寄存器单元的复位信号端连接到该后一级移位寄存器单元的输出端。
12.一种阵列基板，包括权利要求11所述的栅线驱动电路。
13.一种应用于权利要求1-10任一项所述的移位寄存器单元的驱动方法，包括：
向输入信号端输入有效电平，将上拉节点充电到第一高电平，开启输出子电路；
经由输出子电路向栅线输出高电平的第一时钟信号作为驱动信号；
向复位信号端输入有效复位电平，将上拉节点和输出端放电拉低到低电平，关闭输出子电路；以及
输入高电平的第一时钟信号，开启第一下拉子电路，保持上拉节点和输出端为低电平直至输入信号端输入下一个有效电平。
14.根据权利要求13所述的驱动方法，其中，在对上拉节点进行充电时，输入高电平的第二时钟信号，以便对输出端进行下拉。
15.根据权利要求13或14所述的驱动方法，其中，开启第一控制子电路为第一下拉节点充电，以便开启第一下拉子电路。
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