JP2010086637A - シフトレジスタ回路およびそれを備える画像表示装置 - Google Patents

シフトレジスタ回路およびそれを備える画像表示装置 Download PDF

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Abstract

【課題】出力信号のレベル変化速度の低下を防止すると共に、消費電力の低下を図ることができ、且つ、出力端子に加わるノイズによる誤動作を防止することが可能なシフトレジスタ回路を提供する。
【解決手段】単位シフトレジスタは、クロック信号ＣＬＫを出力端子ＯＵＴに供給するトランジスタＱ１と、出力端子ＯＵＴを放電するトランジスタＱ２と、トランジスタＱ１のゲートを充電するトランジスタＱ３と、トランジスタＱ１のゲートを放電するトランジスタＱ４を備えている。当該単位シフトレジスタはさらに、出力端子ＯＵＴから出力される出力信号Ｇkを反転した信号をトランジスタＱ２，Ｑ４のゲートに供給し、ヒステリシス特性を有する駆動回路を備える。
【選択図】図３

Description

本発明は、走査線駆動回路に関するものであり、特に、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に関するものである。
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間（１Ｈ期間）の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、対応するゲート線に接続されるだけでなく、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみを用いて構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみを用いて構成されたシフトレジスタ、およびそれを搭載する表示装置が種々提案されている（例えば、下記の特許文献１）。
米国特許第７３４２９９１号明細書
ゲート線駆動回路としてシフトレジスタを用いた表示装置において、その解像度を高くする場合には、シフトレジスタの駆動に用いられるクロック信号の周波数を高くしてシフトレジスタの動作速度を速くする必要がある。しかしクロック信号が高周波数になると、そのパルス幅が狭くなりシフトレジスタの動作マージンが減少する。よってその減少を抑えるために、クロック信号のパルス幅は限界まで広く設定される。
例えば、位相の異なる（活性期間が重ならない）２つのクロック信号から成る２相クロック信号を用いる場合、一方のクロック信号の立ち上がり（立ち下がり）時刻と、もう一方のクロック信号の立ち下がり（立ち上がり）時刻とが、同時になるように設定される。つまり、一方のクロック信号の活性期間ともう一方のクロック信号の活性期間との間に間隔が設けられない。
しかし従来のシフトレジスタに対してそのような２相クロック信号を用いた場合、シフトレジスタの出力信号（ゲート線駆動信号）の立ち下がり時間の長期化（立ち下がり遅延）が生じ、表示装置の誤動作が起こりやすくなる。
例えば特許文献１のＦＩＧ．１に開示の単位シフトレジスタでは、出力信号ＮはトランジスタＴ４がオンになって一方のクロック信号ＣＬＫが出力端子に供給されることで活性化される。つまり出力信号Ｎは、クロック信号ＣＬＫの立ち上がりに応じて出力端子がトランジスタＴ４を通して充電されることで立ち上がり、クロック信号ＣＬＫの立ち下がりに応じて出力端子がトランジスタＴ４を通して放電されることで立ち下がる。
またトランジスタＴ４のオン、オフの切り換えは、もう一方のクロック信号ＸＣＬＫで制御されるトランジスタＴ１が、トランジスタＴ４のゲートを充放電することで実行される。そのためトランジスタＴ４がオンからオフに切り換わるタイミングは、クロック信号ＸＣＬＫの立ち上がりタイミングとほぼ同時になる。
従って、特許文献１のＦＩＧ．１の単位シフトレジスタにおいては、クロック信号ＣＬＫの立ち下がり時刻とクロック信号ＸＣＬＫの立ち上がり時刻とが同時であると、トランジスタＴ４が出力端子を充分に放電する前にオフし始め、出力信号Ｎの立ち下がり速度が低下することが懸念される。特に、当該単位シフトレジスタがゲート線駆動回路に用いられた場合、出力信号Ｎは負荷容量の大きいゲート線の駆動に用いられるため、出力信号Ｎの立ち下がり遅延が生じやすくなる。
そのため特許文献１のＦＩＧ．１の単位シフトレジスタでは、その対策として、トランジスタＴ４とは別に出力端子を放電するトランジスタＴ５が設けられている。当該トランジスタＴ５は、出力信号Ｎの立ち下がり時にオンするように制御され、トランジスタＴ４がオフし始めても出力信号Ｎの立ち下がり速度が低下しないように、出力端子の放電を補助する働きをしている。
但し、出力端子に接続されるゲート線は負荷容量が大きいため、トランジスタＴ５には大きな駆動能力（大きなゲート幅）が要求さる。そのため、トランジスタＴ５を駆動させるときに大きな電力が消費される。よって特許文献１のＦＩＧ．１の単位シフトレジスタは消費電力が大きいと考えられる。
一方、特許文献１のＦＩＧ．３には、出力信号の立ち下がり遅延の対策が成された単位シフトレジスタの他の一例が示されている。当該単位シフトレジスタでも、その出力信号Ｎは、トランジスタＴ４がオンになって一方のクロック信号ＣＬＫが出力端子に供給されることで活性化される。但し上記ＦＩＧ．１と異なり、トランジスタＴ４のオンからオフへの切り換えは、出力信号ＮをインバータＩ１で反転した信号によって制御されるトランジスタＴ３が、トランジスタＴ４のゲートを放電することで実行される。そのためトランジスタＴ４がオンからオフになるタイミングは、必ず出力信号Ｎのレベルが充分低くなった後になる。
つまりトランジスタＴ４は、クロック信号ＸＣＬＫの立ち上がりタイミングとは無関係に、出力端子が充分に放電されるまでオンを維持する。よってクロック信号ＣＬＫの立ち下がり時刻とクロック信号ＸＣＬＫの立ち上がり時刻とが同時である場合でも、それが原因となって出力信号Ｎの立ち下がり速度が低下することはない。
なお、上記ＦＩＧ．３の単位シフトレジスタにおいても、トランジスタＴ４とは別に出力端子を放電するトランジスタＴ５が設けられているが、このトランジスタＴ５は、トランジスタＴ４によって充分に放電された後の出力端子をローレベルに維持する働きを行うだけであるので、小さな駆動能力（小さなゲート幅）のものでよい。従って、上記したＦＩＧ．１の単位シフトレジスタに比較して消費電力の削減を図ることができる。
しかしながら特許文献１のＦＩＧ．３の単位シフトレジスタでは、以下に説明する問題が懸念される。当該単位シフトレジスタをゲート線駆動回路に用いた場合、出力信号Ｎの出力端子は表示パネルのゲート線に供給される。ゲート線は、データ線あるいは共通電極線との間に比較的大きな寄生容量を有している。そのためデータ線あるいは共通電極線の信号レベルが変化したときに、その変化がゲート線の電位（以下「レベル」とも称す）を変動させ、ゲート線にノイズが発生する。
特にゲート線がＬ（Low）レベルに設定されているとき（即ち、ゲート線の非選択期間）に、当該ゲート線に正極性のノイズが発生すると、それがインバータＩ１の出力をＬレベルに変化させ、トランジスタＴ４のゲートをＬレベルに維持しているトランジスタＴ３がオフになる。トランジスタＴ３がオフになると、トランジスタＴ４のゲート（ノードＮ１）は高インピーダンス状態（フローティング状態）となる。
この状態で、トランジスタＴ４のドレインに供給されるクロック信号ＣＬＫがＬレベルからＨレベルに変化すると、トランジスタＴ４のドレイン・ゲート間のオーバラップ容量を介する結合によりノードＮ１のレベルが上昇する。このときノードＮ１のレベルがトランジスタＴ４のしきい値電圧を超えるとトランジスタＴ４がオンして、出力端子が充電されてＨ（High）レベルになり、出力信号Ｎの誤信号が発生する。その誤信号によりゲート線が活性化されると、表示装置が誤動作することになる。
本発明は以上のような課題を解決するためになされたものであり、出力信号のレベル変化速度の低下を防止すると共に、消費電力の低下を図ることができ、且つ、出力端子に加わるノイズによる誤動作を防止することが可能なシフトレジスタ回路を提供することを目的とする。
本発明の第１の局面に係るシフトレジスタ回路は、入力端子、出力端子およびクロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、前記入力端子に入力される入力信号の活性化に応じて前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、前記第１ノードを放電する第３トランジスタと、前記出力端子に出力される出力信号を受け、当該出力信号を反転した内部信号を出力し、ヒステリシス特性を有する駆動回路とを備え、前記内部信号は、前記第３トランジスタの制御電極が接続する第２ノードに供給されるものである。
本発明の第２の局面に係るシフトレジスタ回路は、入力端子、出力端子およびクロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、前記入力端子に入力される入力信号の活性化に応じて前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、それぞれが前記第１ノードを放電する第３および第４トランジスタと、前記出力端子に出力される出力信号を受け、当該出力信号を反転した第１内部信号を出力する第１駆動回路と、前記第１ノードの信号を受け、当該第１ノードの信号を反転した第２内部信号を出力する第２駆動回路とを備え、前記第１内部信号は、前記第３トランジスタの制御電極が接続する第２ノードに供給され、前記第２内部信号は、前記第４トランジスタの制御電極が接続する第３ノードに供給されるものである。
本発明に係るシフトレジスタ回路によれば、第１トランジスタのゲート（第１ノード）の放電が、出力信号が充分に非活性化された後に行われるので、出力信号の立ち下がり速度の低下が防止される。また駆動能力の大きいトランジスタを用いて出力端子を放電する必要がないため、消費電力の低減に寄与できる。
特に第１の局面においては、出力信号が非活性状態のとき、第１ノードの放電が、ヒステリシス特性を有する駆動回路によって制御された第３トランジスタによって行われるため、出力端子（ゲート線）に生じるノイズの影響による誤信号の発生が防止される。
また第２の局面においては、出力信号が非活性状態のとき、第１ノードの放電が、２つの駆動回路（第１および第２駆動回路）により制御された２つのトランジスタ（第３および第４トランジスタ）によって行われるため、非選択状態における出力端子（ゲート線）に生じるノイズの影響による誤信号の発生が防止される。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。なお、本発明のゲート線駆動回路は、液晶表示装置への適用に限定されるものではなく、エレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパなどの電気光学装置に広く適用することも可能である。
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るゲート線駆動信号生成回路は、ゲート線駆動回路３０に搭載される。
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部２０とを一体的に形成し、ソースドライバ４０については液晶アレイ部２０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
図２は、実施の形態１に係るゲート線駆動回路３０の構成を示す図である。ゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…で構成されるシフトレジスタを含んでいる（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ1，ＳＲ2…を「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
また図２に示すクロック信号発生器３１は、位相が互いに異なる（活性期間が重ならない）２相のクロック信号ＣＬＫ，／ＣＬＫをゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。クロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで、交互に活性化するよう制御されている。
各単位シフトレジスタＳＲは、クロック端子ＣＫおよび出力端子ＯＵＴ、入力端子ＩＮを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号発生器３１が出力するクロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。具体的には、クロック信号ＣＬＫは奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…に供給され、クロック信号／ＣＬＫは偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…に供給される。
第１段目（第１ステージ）である単位シフトレジスタＳＲ1の入力端子ＩＮには、スタートパルスＳＴが入力される。本実施の形態において、スタートパルスＳＴは画像信号の各フレーム期間の先頭に対応するタイミングで活性化される（Ｈレベルになる）信号である。
また第２段目以降の各単位シフトレジスタＳＲにおいては、入力端子ＩＮはその前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。つまり各単位シフトレジスタＳＲの出力信号Ｇは、垂直（又は水平）走査パルスとしてそれぞれ対応するゲート線ＧＬへと供給されると共に、自己の次段の単位シフトレジスタＳＲの入力端子ＩＮへも供給される。
図２のゲート線駆動回路３０において、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ，／ＣＬＫに同期して、入力端子ＩＮに入力される信号（スタートパルスＳＴあるいは自身の前段の出力信号）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の後段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
図３は、本発明の実施の形態１に係る単位シフトレジスタの構成を示す回路図である。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲは全て同様の構成を有しているため、図３では代表的に、第ｋ段目の単位シフトレジスタＳＲkを示している。
以下の実施の形態では、単位シフトレジスタＳＲkを構成するトランジスタは全て同一導電型の電界効果トランジスタであるが、それらは全てＮ型ＴＦＴであるものとして説明する。またそれらトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。
図３の如く、単位シフトレジスタＳＲkは、図２に示した入力端子ＩＮ、クロック端子ＣＫ、および出力端子ＯＵＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤ１が供給される第２電源端子Ｓ２を有している。以下の説明ではロー側電源電位ＶＳＳを回路の基準電位としているが、実使用では、画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
単位シフトレジスタＳＲkにおいて、トランジスタＱ１は出力端子ＯＵＴとクロック端子ＣＫとの間に接続し、トランジスタＱ２は出力端子ＯＵＴと第１電源端子Ｓ１との間に接続する。トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給するものであり、トランジスタＱ２は、第１電源端子Ｓ１の電位ＶＳＳを出力端子ＯＵＴに供給することで、当該出力端子ＯＵＴを放電するものである。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
トランジスタＱ３は、入力端子ＩＮに入力される信号の活性化に応じて、ノードＮ１を充電するものである。トランジスタＱ３は、入力端子ＩＮに接続したゲートを有し、図３の如くノードＮ１と入力端子ＩＮとの間に接続される。つまりトランジスタＱ３は、入力端子ＩＮとノードＮ１との間にダイオード接続されている。またトランジスタＱ４は、ノードＮ１と第１電源端子Ｓ１との間に接続し、ノードＮ１を放電するものである。
図３の単位シフトレジスタＳＲkは、自己の出力信号Ｇkを反転した信号（内部信号）を出力する駆動回路として、トランジスタＱ５，Ｑ６Ａ，Ｑ６Ｂ，Ｑ７，Ｑ８Ａ，Ｑ８Ｂから成る回路を備えている。トランジスタＱ５，Ｑ６Ａ，Ｑ６Ｂ，Ｑ７は、出力端子ＯＵＴを入力端とするシュミットトリガ型のインバータを構成している。当該インバータの出力端を「ノードＮ２」と定義すると、上記のトランジスタＱ２，Ｑ４のゲートは共にノードＮ２に接続される。つまりトランジスタＱ２，Ｑ４は、共に当該インバータの出力信号によって制御されている。
トランジスタＱ５は、ノードＮ２と第２電源端子Ｓ２との間に接続し、そのゲートは第２電源端子Ｓ２に接続している（つまりトランジスタＱ５はダイオード接続している）。このトランジスタＱ５は、インバータの負荷素子として機能する。トランジスタＱ６Ａ，Ｑ６Ｂは、ノードＮ２と第１電源端子Ｓ１との間に直列に接続し、それらのゲートは共に出力端子ＯＵＴに接続される。この直列接続したトランジスタＱ６Ａ，Ｑ６Ｂは、インバータの駆動素子として機能する。ここでトランジスタＱ６ＡとトランジスタＱ６Ｂとの接続ノードを「ノードＮ３」と定義する。
トランジスタＱ７はノードＮ３と第２電源端子Ｓ２との間に接続されており、そのゲートはノードＮ２に接続される。トランジスタＱ７は、当該インバータの出力信号（ノードＮ２の信号）で制御され、第２電源端子Ｓ２からノードＮ３へ帰還電流を流す。つまりトランジスタＱ７は、インバータの出力電圧に応じた電流を流す電流駆動素子として機能する。
駆動回路はさらに、ノードＮ２と第１電源端子Ｓ１との間に直列に接続し、共にゲートが入力端子ＩＮに接続したトランジスタＱ８Ａ，Ｑ８Ｂを備えている。トランジスタＱ８Ａ，Ｑ８Ｂ間の接続ノードは、ノードＮ３に接続される。トランジスタＱ８Ａ，Ｑ８Ｂは、入力端子ＩＮに入力される信号がＨレベルになったときにノードＮ２を放電するように動作する。つまりトランジスタＱ８Ａ，Ｑ８Ｂは、入力端子ＩＮに入力される信号の活性化に応じて、当該駆動回路の出力信号（ノードＮ２の信号）を非活性化させる非活性化回路として機能する。
図４は、図３の単位シフトレジスタＳＲの動作を説明するための信号波形図である。以下、図４に基づき、本実施の形態にかかる単位シフトレジスタＳＲの動作について説明する。
説明の簡単のため、ハイ側電源電位ＶＤＤ１のレベル、クロック信号ＣＬＫ、／ＣＬＫおよびスタートパルスＳＴのＨレベルの電位は全て等しく、その値をＶＤＤと表す（ＶＤＤ１＝ＶＤＤ）。またクロック信号ＣＬＫ，／ＣＬＫおよびスタートパルスＳＴのＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。クロック信号ＣＬＫ，／ＣＬＫは互いに１水平期間（１Ｈ）の位相差を持つ繰り返し信号である。
ゲート線駆動回路３０において、縦続接続した複数の単位シフトレジスタＳＲのそれぞれの動作は基本的に同じであるので、ここでは代表的に第ｋ段目の単位シフトレジスタＳＲkの動作について説明する。単位シフトレジスタＳＲkのクロック端子ＣＫには、図３のようにクロック信号ＣＬＫが入力されているものとする（図２の奇数段目の単位シフトレジスタＳＲkがこれに相当する）。また入力端子ＩＮには前段の出力信号Ｇk-1が入力される（第１段目の単位シフトレジスタＳＲ1の場合にはスタートパルスＳＴが入力される）。
時刻ｔ0は、ゲート線ＧＬk-1の選択期間であり、前段の単位シフトレジスタＳＲk-1が活性化レベル（Ｈレベル）になっている。よって単位シフトレジスタＳＲkでは、トランジスタＱ３はオンしており、ノードＮ１が電位ＶＤＤ−ＶｔｈのＨレベルに充電されている。よってトランジスタＱ１はオンしているが、この時点ではクロック信号ＣＬＫは非活性レベル（Ｌレベル）であるので、出力端子ＯＵＴからはクロック信号ＣＬＫと同じＬレベル（ＶＳＳ）の出力信号Ｇkが出力されている。
またこのときトランジスタＱ８Ａ，Ｑ８Ｂもオンになっており、ノードＮ２は、トランジスタＱ５と、直列接続したトランジスタＱ８Ａ，Ｑ８Ｂのオン抵抗との比により定まる電位のＬレベルになる。トランジスタＱ８Ａ，Ｑ８Ｂのオン抵抗がトランジスタＱ５のそれよりも充分小さく設定されていれば、このときのノードＮ２の電位はほぼＶＳＳである。ノードＮ２がＬレベルであるので、トランジスタＱ２，Ｑ４はオフとなっている。
そして時刻ｔ1において、クロック信号ＣＬＫがＨレベル（ＶＤＤ）に変化すると、そのレベル変化がオン状態のトランジスタＱ１を通して出力端子ＯＵＴへと伝達され、出力信号Ｇkのレベルが上昇を始める。また時刻ｔ1ではクロック信号／ＣＬＫがＬレベル（ＶＳＳ）に変化し、それと共に前段の出力信号Ｇk-1もＬレベルになる。よって単位シフトレジスタＳＲkのトランジスタＱ３，Ｑ８Ａ，Ｑ８Ｂはオフになる。
出力端子ＯＵＴのレベルが上昇するとき、その電位変化は容量素子Ｃ１を介する結合によりノードＮ１に伝達され、ノードＮ１のレベルが上昇する。このノードＮ１の昇圧作用により、トランジスタＱ１は非飽和領域で動作することができる。
よって出力端子ＯＵＴ（出力信号Ｇk）の電位は、クロック信号ＣＬＫのＨレベルと同じＶＤＤにまで上昇する。つまり出力端子ＯＵＴは、電位ＶＳＳ（＝０）のＬレベルから電位ＶＤＤのＨレベルへと変化し、その電位の変化量はＶＤＤである。よってノードＮ１の寄生容量を無視できる程小さいと仮定すると、出力信号Ｇkの活性化に伴ってノードＮ１のレベルは略２・ＶＤＤ−Ｖｔｈまで上昇する。このように出力信号ＧkがＨレベルになることにより、ゲート線ＧＬkが選択状態になる。
なお時刻ｔ1では、前段の出力信号Ｇk-1がＬレベルになるのでトランジスタＱ８Ａ，Ｑ８Ｂはオフになる。しかし同時に自己の出力信号ＧkがＨレベルになってトランジスタＱ６Ａ，Ｑ６Ｂがオンになるため、ノードＮ２はＬレベルに維持される。よって時刻ｔ1以降もトランジスタＱ２，Ｑ４はオフ状態に維持される。
時刻ｔ１後におけるノードＮ２のＬレベルの電位は、トランジスタＱ５と直列接続したトランジスタＱ６Ａ，Ｑ６Ｂとのオン抵抗の比によって決まる。トランジスタＱ６Ａ，Ｑ６Ｂのオン抵抗が、トランジスタＱ５のそれよりも充分小さく設定されていれば、このときのノードＮ２の電位もほぼＶＳＳである。厳密には、トランジスタＱ６Ａ，Ｑ６ＢとトランジスタＱ８Ａ，Ｑ８Ｂとのオン抵抗が等しくなければ、時刻ｔ1の前後で、ノードＮ２のＬレベル電位は異なる値になる。しかしその電位の変化は単位シフトレジスタＳＲkの動作に影響を与えない程度であるので、ここでは時刻ｔ1でのノードＮ２のレベル変化は無視する。
その後、時刻ｔ2でクロック信号ＣＬＫがＬレベル（ＶＳＳ）に変化すると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴからクロック端子ＣＫへ電流が流れ、出力端子ＯＵＴ（出力信号Ｇk）のレベルが低下する。また容量素子Ｃ１を介する結合のため、出力端子ＯＵＴのレベル低下に応じてノードＮ１の電位も低下する。
出力端子ＯＵＴのレベルが充分に低下して所定電位のＬレベルに達すると、トランジスタＱ６Ａ，Ｑ６Ｂがオフし始める。このときトランジスタＱ８Ａ，Ｑ８Ｂは既にオフになっているので、ノードＮ２はトランジスタＱ５を通して第１電源端子Ｓ１から供給される電流により充電され、Ｈレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ２，Ｑ４がオンになる。するとノードＮ１がトランジスタＱ４を通して放電されてＬレベルになる。そのためトランジスタＱ１はオフになるが、トランジスタＱ２がオンになるため、出力端子ＯＵＴは低インピーダンスでＬレベルに維持され、その電位ＶＳＳにまで低下する。
このように動作する複数の単位シフトレジスタＳＲkを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、単位シフトレジスタＳＲ1の入力端子ＩＮに入力されるスタートパルスＳＴの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3…が順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順番に駆動することができる。
上記の単位シフトレジスタＳＲkの動作から分かるように、単位シフトレジスタＳＲkにおいて、トランジスタＱ１がオフになるタイミングは、必ず出力端子ＯＵＴのレベルが充分に低下した後になる。従って、クロック信号ＣＬＫの立ち下がりとクロック信号／ＣＬＫの立ち上がり時刻が同時であったとしても、トランジスタＱ１を通して出力端子ＯＵＴが充分放電される前に当該トランジスタＱ１がオフになることはない。よって特許文献１のＦＩＧ．３の回路と同様に、出力信号Ｇkの立ち下がり速度の低下を防止することができる。
またトランジスタＱ２がオンになるタイミングもトランジスタＱ１がオフするのとほぼ同時であり、これも出力端子ＯＵＴのレベルが充分に低下した後である。つまりトランジスタＱ２は、充分放電された後の出力端子ＯＵＴをＬレベルに維持する働きのみをする。従ってトランジスタＱ２は大きな駆動能力が要求されず、そのゲート幅は短くてもよい。それにより消費電力の低減にも寄与できる。
以上の作用効果は、単位シフトレジスタＳＲkにおいて、出力端子ＯＵＴ（出力信号Ｇk）がＬレベルになったのに応答する形で、ノードＮ２がＨレベルに変化することにより得られている。この単位シフトレジスタＳＲｋの動作は、ノードＮ２のレベルが、出力端子ＯＵＴを入力端とするインバータによって制御されていることにより実現されている。
先に述べたように、単位シフトレジスタＳＲの出力端子ＯＵＴが接続するゲート線ＧＬには、寄生容量に起因するノイズが発生しやすい。出力端子ＯＵＴは上記インバータの入力端であるため、そのノイズによってインバータが誤動作し、出力信号Ｇの誤信号が発生することが懸念される。しかし本実施の形態の単位シフトレジスタＳＲでは、インバータとして、シュミットトリガ型のインバータが用いられており、それによってこの問題を解決している。
以下、図５および図６を用いて、その効果について説明する。図５（ａ）はシュミットトリガ型インバータの回路図であり、図５（ｂ）は一般的なインバータ（以下「通常のインバータ」）の回路図である。図３から明らかなように、本実施の形態の単位シフトレジスタＳＲkが備えるインバータ（トランジスタＱ５，Ｑ６Ａ，Ｑ６Ｂ，Ｑ７）は、図５（ａ）のタイプである。また特許文献１の単位シフトレジスタが備えるインバータは、図５（ｂ）のタイプである（特許文献１のＦＩＧ．５及びＦＩＧ．６）。
シュミットトリガ型インバータは、図５（ａ）の如く、負荷トランジスタＱＬと、直列接続した２つの駆動トランジスタＱＤＡ，ＱＤＢと、その駆動トランジスタＱＤＡ，ＱＤＢ間の接続ノードに帰還電流を流す帰還トランジスタＱＦとから構成される。通常のインバータは、図５（ｂ）の如く、負荷トランジスタＱＬと駆動トランジスタＱＤとで構成される。
図６は、図５（ａ），（ｂ）の両インバータの入出力特性を比較した図である。図６に破線で示す特性曲線Ａは通常のインバータの入出力特性を示しており、実線で示す特性曲線ＬＨ，ＨＬはシュミットトリガ型インバータの入出力特性を示している。ここでの説明でも、ロー側電源電位ＶＳＳは０とし、各トランジスタのしきい値電圧はＶｔｈとする。
通常のインバータでは、入力電圧ＶINが駆動トランジスタＱＤのしきい値電圧Ｖｔｈより小さいとき、駆動トランジスタＱＤがオフであるため、出力電圧ＶOUTはＶＤＤ−Ｖｔｈとなる。そして入力電圧ＶINがＶｔｈを越えると、駆動トランジスタＱＤの抵抗値が下がり、それに従って出力電圧ＶOUTが低下する。出力電圧ＶOUTは、負荷トランジスタＱＬと駆動トランジスタＱＤのオン抵抗比で決まる。入力電圧ＶINが低いとき（駆動トランジスタＱＤのゲート電圧（ＶIN）がドレイン電圧（ＶOUT）より低いとき）では、駆動トランジスタＱＤは飽和領域で動作し、入力電圧ＶINと出力電圧ＶOUTの関係は下記の（１）式で表される直線的な関係となる。なお（１）式のβDは駆動トランジスタＱＤの電流増幅係数、βLは負荷トランジスタＱＬの電流増幅係数である。
ＶOUT＝ＶＤＤ−Ｖｔｈ−（βD／βL）1/2・（ＶIN−Ｖｔｈ） …（１）
また通常のインバータにおいて、入力電圧ＶINが高いとき（ＶIN−Ｖｔｈ＞ＶOUTのとき）は、駆動トランジスタＱＤが非飽和領域で動作するため、入出力特性は図６の特性曲線Ａの如く、なだらかな曲線を描く。
図６の特性曲線Ａから分かるように、通常のインバータでは、入力電圧ＶINのレベルが駆動トランジスタＱＤのしきい値電圧Ｖｔｈをある程度越えただけで、出力電圧ＶOUTのレベルが低下し始める。
そのため、例えば図３の単位シフトレジスタＳＲkのシュミットトリガ型インバータ（トランジスタＱ５，Ｑ６Ａ，Ｑ６Ｂ，Ｑ７）を、図５（ｂ）で示す通常のインバータに置き換えた回路では（特許文献１のＦＩＧ．３がこれに相当する）、ゲート線ＧＬkの非選択期間に、当該ゲート線ＧＬkにノイズが発生すると、そのノイズの大きさがＶｔｈを超えただけでインバータの出力端となるノードＮ２のレベルが低下する。
ゲート線ＧＬkの非選択期間にノードＮ２がレベル低下すると、トランジスタＱ４のインピーダンスが高くなり、クロック信号ＣＬＫの立ち上がりの際に、トランジスタＱ１のドレイン・ゲート間のオーバラップ容量を介する結合によってノードＮ１のレベルが上昇する。その結果、非選択期間にも拘わらずトランジスタＱ１がオンになり、出力信号Ｇkの誤信号が発生する。特に、製造工程においてトランジスタのしきい値電圧（Ｖｔｈ）にバラつきがある場合、しきい値電圧の低いトランジスタを含む単位シフトレジスタＳＲkにおいてこの問題が生じやすい。
一方、図５（ａ）のシュミットトリガ型インバータは、ヒステリシス特性を有しており、入力電圧ＶINが立ち上がる（ＬレベルからＨレベルに変化する）場合と立ち下がる（ＨレベルからＬレベルに変化する）場合とで、出力電圧ＶOUTのレベルを変化させるためのしきい値電圧が変わる。図６の特性曲線ＬＨは入力電圧ＶINがＬレベルからＨレベルに変化する場合の入出力特性を示し、特性曲線ＨＬは入力電圧ＶINがＨレベルからＬレベルに変化する場合の入出力特性を示している。
特性曲線ＬＨ，ＨＬから分かるように、図５（ａ）のシュミットトリガ型インバータにおいては、入力電圧ＶINがＬレベル（非活性レベル）からＨレベル（活性レベル）に変化する場合のしきい値電圧ＶLH（第１のしきい値電圧）の絶対値は、入力電圧ＶINがＨレベルからＬレベルに変化する場合のしきい値電圧ＶHL（第２のしきい値電圧）の絶対値よりも大きくなる。
またしきい値電圧ＶLHはトランジスタのしきい値電圧Ｖｔｈよりも大きい。そのためシュミットトリガ型インバータは、入力電圧ＶINがＬレベルからＨレベルに変化する場合、その変化がより大きくなければ出力電圧ＶOUTのレベルが変化しないという特性を有している。
よって図５（ａ）のシュミットトリガ型インバータ（トランジスタＱ５，Ｑ６Ａ，Ｑ６Ｂ，Ｑ７）を備える図３の単位シフトレジスタＳＲkにおいては、ゲート線ＧＬkの非選択期間に当該ゲート線ＧＬkのノイズが発生しても、それがしきい値電圧Ｖｔｈを多少超える程度ではノードＮ２のレベルの低下は生じない。つまりノイズがよほど大きいものでない限り、誤動作は生じない。従って、図３の単位シフトレジスタＳＲkによれば、ゲート線ＧＬkのノイズに起因する誤信号の問題が解決される。
一方、入力電圧ＶINがＨレベルからＬレベルに変化するときのしきい値電圧ＶHLはトランジスタのしきい値電圧Ｖｔｈよりも大きい。しかし特性曲線Ａは、図６のようになだらかな曲線を描くため、入力電圧ＶINがＨレベルからＬレベルに変化する場合、通常のインバータの方が早く出力電圧ＶOUTのレベル上昇が開始する。つまりシュミットトリガ型インバータは、通常のインバータに比べると出力電圧ＶOUTのレベル上昇が開始するタイミングが若干遅れる。しかし、シュミットトリガ型インバータでは、入力電圧ＶINがしきい値電圧ＶHLを下回ると、急峻に出力電圧ＶOUTのレベルが上昇する。
そのためシュミットトリガ型インバータが用いられた図３の単位シフトレジスタＳＲkでは、出力端子ＯＵＴがＨレベルからＬレベルに変化するとき、ノードＮ２のレベルが上昇し始めるタイミングがやや遅れる。しかし出力端子ＯＵＴのレベルがしきい値電圧ＶHLに達するとノードＮ２のレベルは瞬時にＨレベルになり、トランジスタＱ４，Ｑ２の抵抗値が素早く下がってノードＮ１および出力端子ＯＵＴが放電される。その結果、ノードＮ１および出力端子ＯＵＴの放電に要する時間は、通常のインバータを用いた場合（特許文献１のＦＩＧ．３に相当）と同等となる。
以上より、本実施の形態に係る単位シフトレジスタＳＲkによれば、ゲート線ＧＬkを駆動する出力信号Ｇkの立ち下がり速度の低下を防止しつつ、当該ゲート線ＧＬkのノイズに起因する誤信号の発生を防止することができる。また出力信号Ｇkの立ち下がり時において、トランジスタＱ１は出力端子ＯＵＴが充分放電された後にオフするため、出力端子ＯＵＴをＬレベルに維持するためのトランジスタＱ２には大きな駆動能力が要求されない。よってトランジスタＱ２のゲート幅は小さくてよく、消費電力の低減に寄与できる。
また図３の単位シフトレジスタＳＲkにおいては、入力端子ＩＮの信号に応じてインバータの出力信号（ノードＮ２の信号）を非活性化させる非活性化回路は、直列接続したトランジスタＱ８Ａ，Ｑ８Ｂによって構成されている。またトランジスタＱ８Ａ，Ｑ８Ｂの間の接続ノードは、ノードＮ３に接続されている。そのためトランジスタＱ５，Ｑ７，Ｑ８Ａ，Ｑ８Ｂから成る回路もシュミットトリガ型インバータを構成することとなる。これにより、ゲート線ＧＬkの非選択期間にゲート線ＧＬk-1に生じたノイズによる、単位シフトレジスタＳＲkの誤動作も防止されている。
なお、ゲート線ＧＬkの非選択期間にゲート線ＧＬk-1に生じたノイズは、トランジスタＱ３のゲートにも入力されるので、それによりトランジスタＱ３が不要にオンすることも考えられる。しかしそのときトランジスタＱ４はオン状態であるので、ノードＮ１のレベル上昇は抑制され、誤動作が防止される。またトランジスタＱ４ではノードＮ１の上昇を抑えきれなかったとしても、トランジスタＱ３はソースフォロワ動作を行うものであり、ソース（ノードＮ１）のレベルが上昇するほどオンし難くなる動作をするため、ノードＮ１はそれほど上昇することはなく、問題とはならない。
なお、図３の単位シフトレジスタＳＲkでは、シュミットトリガ型インバータの負荷素子としてトランジスタＱ５を用いた構成を示したが、負荷素子は電流駆動素子であればよく、トランジスタＱ５に代えて例えば抵抗素子や定電流素子を用いてもよい。このことは以下の変更例においても同様である。
また非選択期間に出力端子ＯＵＴをＬレベルに維持するためのトランジスタＱ２のゲートは必ずしもノードＮ２に接続される必要はない。非選択期間にトランジスタＱ２が出力端子ＯＵＴをＬレベルに維持することができれば、そのゲートに他の信号を供給してもよい。例えば特許文献１のＦＩＧ．３と同様に、出力端子ＯＵＴを入力端とするもう１つのインバータ（特許文献１におけるインバータＩ２に相当）を設け、その出力信号をトランジスタＱ２のゲートに供給してもよい。
［第１の変更例］
図３の単位シフトレジスタＳＲkでは、トランジスタＱ５，Ｑ７のドレインに同じ電位ＶＤＤ１を供給していたが、それらに互いに異なる電位を供給してもよい。
図７は、実施の形態１の第１の変更例に係る単位シフトレジスタの回路図である。図７の単位シフトレジスタＳＲkは、図３の回路に対し、トランジスタＱ７のドレインを、電位ＶＤＤ１とは異なるハイ側電源電位ＶＤＤ２が供給される第３電源端子Ｓ３に接続させたものである。電位ＶＤＤ２の値は、トランジスタＱ５，Ｑ６Ａ，Ｑ６Ｂ，Ｑ７から成るシュミットトリガ型インバータが正常に動作可能な範囲であれば任意の値でよい。また電位ＶＤＤ２を供給する電源は、当該インバータが正常に動作するように、トランジスタＱ７を通してノードＮ３に帰還電流を流すことが可能な程度の駆動能力を有する必要がある。
［第２の変更例］
図８は、実施の形態１の第２の変更例に係る単位シフトレジスタの回路図である。図８の単位シフトレジスタＳＲkは、図３の回路に対し、トランジスタＱ３のドレインを、ハイ側電源電位ＶＤＤ３が供給される第４電源端子Ｓ４に接続させたものである。
単位シフトレジスタＳＲkのトランジスタＱ１のゲート容量が前段の単位シフトレジスタＳＲk-1の出力端子ＯＵＴの寄生容量とならないため、図３の回路に比較して、前段の出力信号Ｇk-1の立ち上がり速度が向上する。よってノードＮ１の充電速度が速くなり、単位シフトレジスタＳＲkの動作の高速化が可能になる。
なお、電位ＶＤＤ３は、電位ＶＤＤ１と同じでもよい。即ち、トランジスタＱ３のドレインを第１電源端子Ｓ１に接続させてもよい。
［第３の変更例］
図９は、実施の形態１の第３の変更例に係る単位シフトレジスタの回路図である。図３の単位シフトレジスタＳＲkにおいては、出力信号Ｇkが、ゲート線ＧＬkと次段の単位シフトレジスタＳＲk+1の両方に供給されていた。それに対し図９の単位シフトレジスタＳＲkは、ゲート線ＧＬkに供給する出力信号Ｇkとは別に、次段の単位シフトレジスタＳＲk+1に供給するための出力信号ＧＤk（以下「キャリー信号」と称す）を生成することを可能にしたものである。つまり本変更例の単位シフトレジスタＳＲkにおいては、出力信号Ｇkはゲート線ＧＬkのみに供給され、入力端子ＩＮには前段のキャリー信号ＧＤk-1が供給される。
図９の単位シフトレジスタＳＲkは、図３の回路に対し、トランジスタＱ１Ｄ，Ｑ２Ｄから成るキャリー信号ＧＤkの出力回路を設けたものである。またトランジスタＱ８Ａ，Ｑ８Ｂは、一つのトランジスタＱ８に置き換えられている。
トランジスタＱ１Ｄは、キャリー信号ＧＤkの出力端子ＯＵＴＤ（以下「キャリー信号出力端子」）とクロック端子ＣＫとの間に接続し、そのゲートはノードＮ１に接続する。トランジスタＱ２Ｄは、キャリー信号出力端子ＯＵＴＤと第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ２に接続する。
図９から分かるように、本変更例に係る単位シフトレジスタＳＲkでは、出力端子ＯＵＴに接続するトランジスタＱ１，Ｑ２と、キャリー信号出力端子ＯＵＴＤに接続するトランジスタＱ１Ｄ，Ｑ２Ｄとは、互いに並列接続した関係にある。またトランジスタＱ１ＤのゲートはトランジスタＱ１のゲートと同じくノードＮ１に接続し、トランジスタＱ２ＤのゲートはトランジスタＱ２のゲートと同じくノードＮ２に接続している。
よってトランジスタＱ１，Ｑ１Ｄは互いに同様に動作し、またトランジスタＱ２，Ｑ２Ｄも互いに同様に動作する。そのため出力信号Ｇkとキャリー信号ＧＤkとはほぼ同じ波形の信号となる。従って、図９の単位シフトレジスタＳＲkは、図３の回路と同様に動作することができる。
このように単位シフトレジスタＳＲkにおいては、ゲート線ＧＬkに供給する出力信号Ｇkと、次段の単位シフトレジスタＳＲk+1に供給するキャリー信号ＧＤkとが分離されている。キャリー信号出力端子ＯＵＴＤにはゲート線ＧＬkのような大きな負荷容量が接続されないので、キャリー信号ＧＤkの立ち上がり速度は非常に速い。よってノードＮ１の充電速度が速くなり、単位シフトレジスタＳＲkの動作をより高速化することができる。
またキャリー信号出力端子ＯＵＴＤがゲート線ＧＬkに接続していないため、キャリー信号ＧＤkがゲート線ＧＬkのノイズの影響を受けることはない。
図３の回路では、前段の出力信号Ｇk-1の活性化に応じてノードＮ２の信号を非活性化する回路（非活性化回路）として直列接続したトランジスタＱ８Ａ，Ｑ８Ｂを用い、トランジスタＱ５，Ｑ７，Ｑ８Ａ，Ｑ８Ｂがシュミットトリガ型インバータを構成するようにしていた。それによりゲート線ＧＬk-1のノイズが入力端子ＩＮに入力されることによる、単位シフトレジスタＳＲkの誤動作が防止されていた。
しかし本変更例では、単位シフトレジスタＳＲkの入力端子ＩＮにはゲート線ＧＬk-1のノイズの影響を受けないキャリー信号ＧＤk-1が入力されるため、図９のようにノードＮ２の非活性化回路を一つのトランジスタＱ８のみで構成してもよい。
［第４の変更例］
図１０は、実施の形態１の第４の変更例に係る単位シフトレジスタの回路図である。図１０の単位シフトレジスタＳＲkは、図３の回路に対し、トランジスタＱ９，Ｑ１０，Ｑ１１で構成されるプッシュプル型のバッファ回路を設けたものである。トランジスタＱ５，Ｑ６Ａ，Ｑ６Ｂ，Ｑ７から成るシュミットトリガ型インバータの出力信号（内部信号）は、当該バッファ回路を介してトランジスタＱ２，Ｑ４のゲートに供給される。本変更例では、トランジスタＱ２，Ｑ４のゲートが接続するノードを「ノードＮ２Ａ」と定義する。
トランジスタＱ９，Ｑ１０，Ｑ１１で構成されるバッファ回路は、ノードＮ２を入力端、ノードＮ２Ａを出力端としている。トランジスタＱ９は、ノードＮ２に接続したゲートを有し、ノードＮ２Ａと第２電源端子Ｓ２との間に接続する。トランジスタＱ１０，Ｑ１１は、共にノードＮ２Ａと第１電源端子Ｓ１との間に接続しているが、トランジスタＱ１０のゲートは出力端子ＯＵＴに接続され、トランジスタＱ１１のゲートは入力端子ＩＮに接続される。
ノードＮ２（トランジスタＱ９のゲート）がＨレベルのとき、入力端子ＩＮ（トランジスタＱ１１のゲート）および出力端子ＯＵＴ（トランジスタＱ１０のゲート）はＬレベルであり、入力端子ＩＮまたは出力端子ＯＵＴがＨレベルになるとノードＮ２はＬレベルになるので、トランジスタＱ９，Ｑ１０，Ｑ１１から成るバッファ回路はプッシュプル動作する。つまり当該バッファ回路はレシオレス回路であり、高い駆動能力を得ることができる。
トランジスタＱ５，Ｑ６Ａ，Ｑ６Ｂ，Ｑ７から成るシュミットトリガ型インバータはレシオ回路であるためその駆動能力を高くすると消費電力の増大を招くが、図１０の単位シフトレジスタＳＲkには上記のバッファ回路を設けられているため、シュミットトリガ型インバータの消費電力を低く抑えつつ、高い駆動能力の信号（内部信号）をノードＮ２Ａに供給することが可能になる。よって単位シフトレジスタＳＲkの消費電力の低下に寄与できる。
［第５の変更例］
クロック信号ＣＬＫの活性期間とクロック信号／ＣＬＫの活性期間との間に間隔が設けられる場合があるが、その場合図３の単位シフトレジスタＳＲkにおいて、前段の出力信号Ｇk-1の立ち下がりと当該単位シフトレジスタＳＲkの出力信号Ｇkの立ち上がりとの間に間隔ができる。その間はトランジスタＱ６Ａ，Ｑ６Ｂ，Ｑ８Ａ，Ｑ８Ｂが全てオフになるので、ノードＮ２のレベルが上昇してトランジスタＱ４の抵抗値が下がり、ノードＮ１が放電されてそのＨレベルの電位が下がる。そうなるとトランジスタＱ１のオン抵抗が高くなり、出力信号Ｇkの立ち上がり及び立ち下がり速度が低下するため、動作の高速化の妨げとなる。本変更例では、その対策を施した単位シフトレジスタを提案する。
図１１は、実施の形態１の第５の変更例に係る単位シフトレジスタの回路図である。図１１の単位シフトレジスタＳＲkは、図３の回路に対し、トランジスタＱ８Ａ，Ｑ８Ｂを一つのトランジスタＱ８に置き換えると共に、トランジスタＱ１２，Ｑ１３，Ｑ１４から成る回路を設けたものである。
トランジスタＱ８のゲートが接続するノードを「ノードＮ４」と定義すると、トランジスタＱ１２は、入力端子ＩＮに接続したゲートを有し、入力端子ＩＮとノードＮ４との間に接続される（即ちトランジスタＱ１２はダイオード接続されている）。トランジスタＱ１３，Ｑ１４は、共にノードＮ４と第１電源端子Ｓ１との間に接続するが、トランジスタＱ１３のゲートは出力端子ＯＵＴに接続され、トランジスタＱ１４のゲートはノードＮ２に接続される。
ノードＮ４は、入力端子ＩＮがＨレベルになるとトランジスタＱ１２を通して充電されＨレベルになる。応じてトランジスタＱ８がオンしてノードＮ２がＬレベルになり、トランジスタＱ１４がオフになる。またこのとき出力信号ＧkはＬレベルなのでトランジスタＱ１３もオフである。よって前段の出力信号Ｇk-1がＬレベルに戻りトランジスタＱ１２がオフになっても、ノードＮ４は高インピーダンス状態（フローティング状態）でＨレベルに維持され、トランジスタＱ８はオン状態に維持される。従って、前段の出力信号Ｇk-1の立ち下がりと当該単位シフトレジスタＳＲkの出力信号Ｇkの立ち上がりとの間に間隔があっても、その間ノードＮ２はＬレベルに維持される。
その後出力信号ＧkがＨレベルになると、トランジスタＱ１３がオンになってノードＮ４はＬレベルになる。応じてトランジスタＱ８がオフになるが、このときトランジスタＱ６Ａ，Ｑ６ＢがオンになるためノードＮ２のＬレベルは維持される。
このようにトランジスタＱ１２，Ｑ１３，Ｑ１４から成る回路は、前段の出力信号Ｇk-1の立ち上がりから出力信号Ｇkの立ち上がりまでの間、トランジスタＱ８をオン状態に維持するように動作する。そのため、前段の出力信号Ｇk-1の立ち下がりと当該単位シフトレジスタＳＲkの出力信号Ｇkの立ち上がりとの間に間隔がある場合でも、上記の問題は生じない。
＜実施の形態２＞
図１２は、本発明の実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。ここでも代表的に、第ｋ段目の単位シフトレジスタＳＲkを示している。なお、本実施の形態でも、ゲート線駆動回路３０の全体構成は図２と同様である。
図１２の単位シフトレジスタＳＲkにおいて、トランジスタＱ１〜Ｑ４および容量素子Ｃ１は実施の形態１（図３）と同様に接続されている。即ち、トランジスタＱ１は出力端子ＯＵＴとクロック端子ＣＫとの間に接続し、トランジスタＱ２は出力端子ＯＵＴと第１電源端子Ｓ１との間に接続する。容量素子Ｃ１は、トランジスタＱ１のゲート・ソース間に接続されている。トランジスタＱ３は、トランジスタＱ１のゲート（ノードＮ１）と入力端子ＩＮとの間に接続され、ゲートは入力端子ＩＮに接続される。またトランジスタＱ４は、ノードＮ１と第１電源端子Ｓ１との間に接続されている。
図３の回路は、ノードＮ１を放電するためのトランジスタとしてトランジスタＱ４のみを有していたが、図１２の単位シフトレジスタＳＲkは、それに加えてトランジスタＱ１５がノードＮ１を放電するトランジスタとして設けられている。トランジスタＱ１５は、ノードＮ１と第１電源端子Ｓ１との間に接続し、そのゲートはトランジスタＱ２のゲートに接続されている。
図１２の単位シフトレジスタＳＲkは、出力信号Ｇkを反転した信号（第１内部信号）を生成する第１駆動回路２１と、ノードＮ１のレベルを反転した信号（第２内部信号）を生成する第２駆動回路２２とを備えている。
第１駆動回路２１は、トランジスタＱ５，Ｑ６から成るレシオ型インバータと、入力端子ＩＮの信号の活性化に応じて当該第１駆動回路２１の出力信号（第１内部信号）を非活性化する第１非活性化回路としてのトランジスタＱ８とを備える。第１駆動回路２１の出力端を「ノードＮ２」と定義すると、ノードＮ２はトランジスタＱ４のゲートに接続される。つまりトランジスタＱ４は、第１駆動回路２１の出力信号により制御される。
トランジスタＱ５は、ハイ側電源電位ＶＤＤ１が供給される第２電源端子Ｓ２とノードＮ２との間に接続し、そのゲートは第２電源端子Ｓ２に接続されている（即ちトランジスタＱ５はダイオード接続されている）。トランジスタＱ６は、ノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートは出力端子ＯＵＴに接続している。またトランジスタＱ８は、ノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートは入力端子ＩＮに接続する。
第２駆動回路２２は、トランジスタＱ１６，Ｑ１７から成るレシオ型インバータと、入力端子ＩＮの信号の活性化に応じて当該第２駆動回路２２の出力信号（第２内部信号）を非活性化する第２非活性化回路としてのトランジスタＱ１８とを備える。第２駆動回路２２の出力端を「ノードＮ５」と定義すると、ノードＮ５はトランジスタＱ２，Ｑ１５のゲートに接続される。つまりトランジスタＱ２，Ｑ１５は、第２駆動回路２２の出力信号により制御される。
トランジスタＱ１６は、ハイ側電源電位ＶＤＤ４が供給される第５電源端子Ｓ５とノードＮ５との間に接続し、そのゲートは第５電源端子Ｓ５に接続されている（即ちトランジスタＱ１６はダイオード接続されている）。トランジスタＱ１７は、ノードＮ５と第１電源端子Ｓ１との間に接続し、そのゲートは出力端子ＯＵＴに接続している。またトランジスタＱ１８は、ノードＮ５と第１電源端子Ｓ１との間に接続し、そのゲートは入力端子ＩＮに接続する。なお、電位ＶＤＤ４は電位ＶＤＤ１と同じでもよい（トランジスタＱ１６のゲート及びドレインは、第２電源端子Ｓ２に接続させてもよい）。
以下、図１２の単位シフトレジスタＳＲkの動作を説明する。図１２の単位シフトレジスタＳＲkの動作は、基本的に図３の単位シフトレジスタＳＲkと同様であるので、ここでも図４を参照して説明する。また電位ＶＤＤ４は電位ＶＤＤ１と等しいと仮定し、その値をＶＤＤとして説明する（ＶＤＤ１＝ＶＤＤ４＝ＶＤＤ）。
前段の出力信号Ｇk-1がＨレベル（ＶＤＤ）になると、トランジスタＱ８，Ｑ１８がオンになり、第１駆動回路２１の出力端であるノードＮ２、並びに第２駆動回路２２の出力端であるノードＮ５は、共にＬレベルになる。応じてトランジスタＱ２，Ｑ４，Ｑ１５がオフになり、ノードＮ１が充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。それによりトランジスタＱ１がオンするが、この時点ではクロック信号ＣＬＫはＬレベルであるので出力信号ＧkはＬレベルである（図４の時刻ｔ0）。またノードＮ１がＨレベルになるとトランジスタＱ１７もオンになる。
そして時刻ｔ1で、前段の出力信号Ｇk-1がＬレベル（ＶＳＳ）に戻ると共にクロック信号ＣＬＫがＨレベル（ＶＤＤ）になる。クロック信号ＣＬＫのＨレベルはオン状態のトランジスタＱ１を通して出力端子ＯＵＴに供給され、出力信号ＧkがＨレベル（ＶＤＤ）になる。このときノードＮ１は容量素子Ｃ１を介する結合により、およそ電位２・ＶＤＤ−Ｖｔｈにまで昇圧される。
前段の出力信号Ｇk-1がＬレベルに戻ったとき、トランジスタＱ８，Ｑ１８がオフになるが、ノードＮ１がＨレベルで維持されるのでトランジスタＱ１７はオン状態に維持される。また出力信号ＧkがＨレベルになったことでトランジスタＱ６もオンする。そのためノードＮ２，Ｎ５はＬレベルに維持される。よってトランジスタＱ２，Ｑ４，Ｑ１５はオフ状態に維持される。従って、ノードＮ１および出力信号ＧkはそれぞれＨレベルに維持される。
その後、時刻ｔ2でクロック信号ＣＬＫがＬレベル（ＶＳＳ）に変化すると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴからクロック端子ＣＫへ電流が流れ、出力端子ＯＵＴ（出力信号Ｇk）のレベルが低下する。また容量素子Ｃ１を介する結合のため、出力端子ＯＵＴのレベル低下に応じてノードＮ１の電位も低下する。
出力端子ＯＵＴのレベルが充分に低下して所定電位のＬレベルに達すると、トランジスタＱ６がオフし始める。このときトランジスタＱ８はオフになっているので、ノードＮ２はトランジスタＱ５を通して第１電源端子Ｓ１から供給される電流により充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ４がオンになる。するとノードＮ１がトランジスタＱ４を通して放電されてＬレベルになるため、トランジスタＱ１はオフになる。
ノードＮ１のレベルがＬレベルなると、トランジスタＱ１７がオフする。このときトランジスタＱ８はオフになっているので、ノードＮ５はトランジスタＱ１６を通して第５電源端子Ｓ５から供給される電流により充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ２，Ｑ１５がオンになる。その結果、出力端子ＯＵＴおよびノードＮ１は、それぞれ低インピーダンスでＬレベルに維持される。
このように、図１２の単位シフトレジスタＳＲkは、トランジスタＱ２とトランジスタＱ４とがそれぞれ個別のインバータ（駆動回路）で制御されている点を除けば、基本的に図３の単位シフトレジスタＳＲkと同様の動作を行うことができる。
本実施の形態の単位シフトレジスタＳＲkにおいて、ノードＮ２（トランジスタＱ４のゲート）のレベルは、出力端子ＯＵＴを入力端とするインバータ（トランジスタＱ５，Ｑ６）により制御され、またノードＮ５（トランジスタＱ２，Ｑ１５のゲート）のレベルは、ノードＮ１を入力端とするインバータ（トランジスタＱ１６，Ｑ１７）によって制御されている。
そのためノードＮ１がトランジスタＱ４，Ｑ１５により放電されてＬレベルになるタイミング、即ちトランジスタＱ１がオフになるタイミングは、必ず出力端子ＯＵＴのレベルが充分に低下した後になる。よってクロック信号ＣＬＫの立ち下がりとクロック信号／ＣＬＫの立ち上がり時刻が同時であったとしても、トランジスタＱ１を通して出力端子ＯＵＴが充分放電される前に当該トランジスタＱ１がオフになることはない。よって特許文献１のＦＩＧ．３の回路と同様に、出力信号Ｇkの立ち下がり速度の低下を防止することができる。
またトランジスタＱ２がオンになるタイミングも、出力端子ＯＵＴのレベルが充分に低下した後であるので、トランジスタＱ２は、充分放電された後の出力端子ＯＵＴをＬレベルに維持する働きのみをする。従ってトランジスタＱ２は大きな駆動能力が要求されず、そのゲート幅は短くてもよい。それにより消費電力の低減にも寄与できる。
本実施の形態の単位シフトレジスタＳＲkでは、ゲート線ＧＬkの非選択期間に、トランジスタＱ４とトランジスタＱ１５の２つによって、ノードＮ１は低インピーダンスのＬレベルに維持される。トランジスタＱ４を制御する第１駆動回路２１のインバータ（トランジスタＱ５，Ｑ６）は出力端子ＯＵＴを入力端としているが、トランジスタＱ１５を制御する第２駆動回路２２のインバータ（トランジスタＱ１６，Ｑ１７）はノードＮ１を入力端としている。つまり第１駆動回路２１はゲート線ＧＬkのノイズの影響を受けやすいが、第２駆動回路２２は受けにくい。
よって、例えばゲート線ＧＬkの非選択期間において、当該出力信号Ｇkに生じたノイズにより第１駆動回路２１が誤動作してトランジスタＱ４がオフになっても、第２駆動回路２２はそのノイズの影響を受けずにトランジスタＱ１５をオン状態に維持し、ノードＮ１は低インピーダンスでＬレベルに維持される。従って、当該ノイズに起因する誤信号の発生を防止することができる。
但し、図１２に示した第２駆動回路２２の構成では、ゲート線ＧＬkの非選択期間おいて１ライン前のゲート線ＧＬk-1にノイズが生じた場合、トランジスタＱ１８がオンになりノードＮ５のレベルを低下させてしまう。そうなるとトランジスタＱ２，Ｑ５のオン抵抗が上がるため、単位シフトレジスタＳＲkの誤動作を招く恐れがある。それを防止するため、図１２において通常のインバータを構成しているトランジスタＱ１６，Ｑ１８は、実際には図３のトランジスタＱ５，Ｑ７，Ｑ８Ａ，Ｑ８Ｂから成る回路と同様のシュミットトリガ型インバータに置き換えることが好ましい。図１２では、説明の簡単のために第２駆動回路２２が通常のインバータにより構成された例を示した。このことは、以下の変更例においても同様である。
なお、図１２の単位シフトレジスタＳＲkでは、第１および第２駆動回路２１，２２が備えるインバータの負荷素子として、それぞれトランジスタＱ５，Ｑ１６を用いた構成を示したが、負荷素子は電流駆動素子であればよく、それらに代えて例えば抵抗素子や定電流素子を用いてもよい。以下の変更例においても同様である。
［第１の変更例］
図１３は、実施の形態２の第１の変更例に係る単位シフトレジスタの回路図である。図１３の単位シフトレジスタＳＲkは、図１２の回路に対し、トランジスタＱ４のソースを出力端子ＯＵＴに接続したものである。
この構成によれば、トランジスタＱ４は、出力端子ＯＵＴの電位が高い状態ではオンしにくく、出力端子ＯＵＴの電位が低い程オンしやすくなる。よってトランジスタＱ４は、図１２の場合よりも出力端子ＯＵＴが低いレベルになったタイミングでオンするようになる。従って、出力信号Ｇkの立ち下がり時において、出力端子ＯＵＴがより充分に放電されるまでトランジスタＱ１がオンに維持されるので、出力信号Ｇkの立ち下がり遅延をより確実に防止することができる。
［第２の変更例］
図１４は、実施の形態２の第２の変更例に係る単位シフトレジスタの回路図である。図１４の単位シフトレジスタＳＲkは、図１２の回路に対し、トランジスタＱ５のドレイン（第２電源端子Ｓ２）に次段の出力信号Ｇk+1を供給させたものである。つまりトランジスタＱ５，Ｑ６から成るインバータには、その出力信号（第２内部信号）を活性化させるための電源として、次段の出力信号Ｇk+1が供給されている。
図１２の回路では、前段の出力信号Ｇk-1の立ち上がり時から、当該単位シフトレジスタＳＲkの出力信号Ｇkの立ち下がり時までの期間（約２水平期間）、トランジスタＱ６あるいはトランジスタＱ８がオンし、トランジスタＱ５，Ｑ６から成るインバータに貫通電流が流れる。
それに対し図１４の単位シフトレジスタＳＲkにおいては、トランジスタＱ５，Ｑ６から成るインバータに、当該インバータの出力信号（第２内部信号）を活性化させるための電源が供給されるのは、次段の出力信号Ｇk+1の活性期間だけである。よって当該インバータに貫通電流が流れるのは、当該単位シフトレジスタＳＲkの出力信号Ｇkが活性化してトランジスタＱ６をオンにする期間と、次段の出力信号Ｇk+1が活性化してトランジスタＱ５をオンにする期間との、僅かな重なり期間だけである。
このように本変更例においては、単位シフトレジスタＳＲkに生じる貫通電流を少なくでき消費電力の削減を図ることができる。
なお、図１４の回路においては、トランジスタＱ５のゲートとドレインの両方に次段の出力信号Ｇk+1を供給したが、ゲートのみに次段の出力信号Ｇk+1を供給し、ドレインには図１２と同様に電位ＶＤＤ１を供給してもよい。この場合でも、トランジスタＱ５，Ｑ６から成るインバータに電位ＶＤＤ１の電源が供給されるのは、次段の出力信号Ｇk+1の活性期間だけになるので、上記と同様の効果が得られる。また第１の変更例を適用し、トランジスタＱ４のソースを出力端子ＯＵＴに接続させてもよい。
［第３の変更例］
図１５は、実施の形態２の第３の変更例に係る単位シフトレジスタの回路図である。図１５の単位シフトレジスタＳＲkは、図１２の回路に対し、トランジスタＱ１９，Ｑ２０，Ｑ２１で構成されるプッシュプル型のバッファ回路を設けたものである。トランジスタＱ１６，Ｑ１７から成るインバータの出力信号（第２内部信号）は、当該バッファ回路を介してトランジスタＱ２，Ｑ１５のゲートに供給される。本変更例では、トランジスタＱ２，Ｑ１５のゲートが接続するノードを「ノードＮ５Ａ」と定義する。
トランジスタＱ１９，Ｑ２０，Ｑ２１で構成されるバッファ回路は、ノードＮ５を入力端、ノードＮ５Ａを出力端としている。トランジスタＱ１９は、ノードＮ５に接続したゲートを有し、ノードＮ５Ａと第５電源端子Ｓ５との間に接続する。トランジスタＱ２０，Ｑ２１は、共にノードＮ５Ａと第１電源端子Ｓ１との間に接続しているが、トランジスタＱ２０のゲートは入力端子ＩＮに接続され、トランジスタＱ２１のゲートはノードＮ１に接続される。
ノードＮ５（トランジスタＱ１９のゲート）がＨレベルのとき、入力端子ＩＮ（トランジスタＱ２０のゲート）およびノードＮ１（トランジスタＱ２１のゲート）はＬレベルであり、入力端子ＩＮまたはノードＮ１がＨレベルになるとノードＮ５はＬレベルになるので、トランジスタＱ１９，Ｑ２０，Ｑ２１から成るバッファ回路はプッシュプル動作する。つまり当該バッファ回路はレシオレス回路であり、高い駆動能力を得ることができる。
第２駆動回路２２においてトランジスタＱ１６，Ｑ１７から成るインバータはレシオ回路であるためその駆動能力を高くすると消費電力の増大を招くが、図１５の単位シフトレジスタＳＲkには上記のバッファ回路を設けられているため、第２駆動回路２２の消費電力を低く抑えつつ、高い駆動能力の信号（第２内部信号）をノードＮ５Ａに供給することが可能になる。よって単位シフトレジスタＳＲkの消費電力の低下に寄与できる。
［第４の変更例］
クロック信号ＣＬＫの活性期間とクロック信号／ＣＬＫの活性期間との間に間隔が設けられることがあるが、その場合、図１２の単位シフトレジスタＳＲkにおいて、前段の出力信号Ｇk-1の立ち下がりと当該単位シフトレジスタＳＲkの出力信号Ｇkの立ち上がりとの間に間隔ができる。その間はトランジスタＱ６，Ｑ８が共にオフになるので、ノードＮ２のレベルが上昇してトランジスタＱ４の抵抗値が下がり、ノードＮ１が放電されてそのＨレベルの電位が下がる。そうなるとトランジスタＱ１のオン抵抗が高くなり、出力信号Ｇkの立ち上がり及び立ち下がり速度が低下し、動作の高速化の妨げとなる。本変更例では、その対策を施した実施の形態２に係る単位シフトレジスタを提案する。
図１６は、実施の形態２の第４の変更例に係る単位シフトレジスタの回路図である。図１６の単位シフトレジスタＳＲkは、図１２の回路に対し、トランジスタＱ２２，Ｑ２３，Ｑ２４から成る回路を設けたものである。
トランジスタＱ８のゲートが接続するノードを「ノードＮ６」と定義すると、トランジスタＱ２２は、入力端子ＩＮに接続したゲートを有し、入力端子ＩＮとノードＮ６との間に接続される（即ちトランジスタＱ２２はダイオード接続されている）。トランジスタＱ２３，Ｑ２４は、共にノードＮ６と第１電源端子Ｓ１との間に接続するが、トランジスタＱ２３のゲートは出力端子ＯＵＴに接続され、トランジスタＱ２４のゲートはノードＮ２に接続される。
ノードＮ６は、入力端子ＩＮがＨレベルになるとトランジスタＱ２２を通して充電されＨレベルになる。応じてトランジスタＱ８がオンしてノードＮ２がＬレベルになり、トランジスタＱ２４がオフになる。またこのとき出力信号ＧkはＬレベルなのでトランジスタＱ２３もオフである。よって前段の出力信号Ｇk-1がＬレベルに戻りトランジスタＱ２２がオフになっても、ノードＮ６は高インピーダンス状態（フローティング状態）でＨレベルに維持され、トランジスタＱ８はオン状態に維持される。従って、前段の出力信号Ｇk-1の立ち下がりと当該単位シフトレジスタＳＲkの出力信号Ｇkの立ち上がりとの間に間隔があっても、その間ノードＮ２はＬレベルに維持される。
その後出力信号ＧkがＨレベルになると、トランジスタＱ２３がオンになってノードＮ６はＬレベルになる。応じてトランジスタＱ８がオフになるが、このときトランジスタＱ６がオンになるためノードＮ２のＬレベルは維持される。
このようにトランジスタＱ２２，Ｑ２３，Ｑ２４から成る回路は、前段の出力信号Ｇk-1の立ち上がりから出力信号Ｇkの立ち上がりまでの間、トランジスタＱ８をオン状態に維持するように動作する。そのため、前段の出力信号Ｇk-1の立ち下がりと当該単位シフトレジスタＳＲkの出力信号Ｇkの立ち上がりとの間に間隔がある場合でも、上記の問題は生じない。
＜実施の形態３＞
上記の実施の形態では、本発明の単位シフトレジスタＳＲにより構成されたゲート線駆動回路３０が、２相クロックに基づいて動作する例を示した（図２）。しかし本発明の単位シフトレジスタＳＲは、３相以上のクロック信号を使用して動作させることも可能である。図１７では代表的に、３相クロックを用いて動作させる場合のゲート線駆動回路３０を構成例を示す。
この場合におけるクロック発生器３１は、それぞれ位相の異なる（活性期間が重ならない）クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を出力するものである。本実施の形態では、クロック信号ＣＬＫ１〜ＣＬＫ３は、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１…の順に活性化する（Ｈレベルになる）ものと仮定する。
この場合、単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…の順に活性化されるように、各単位シフトレジスタＳＲのクロック端子ＣＫにクロック信号ＣＬＫ１〜ＣＬＫ３のいずれかが入力される。即ち図１７のように、第［３ｎ−２］段目にはクロック信号ＣＬＫ１を、第［３ｎ−１］段目にはクロック信号ＣＬＫ２を、第［３ｎ］段目にはクロック信号ＣＬＫ３を、それぞれ入力させればよい（ｎは整数）。
本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。 実施の形態１に係るゲート線駆動回路の構成を示す図である。 実施の形態１に係る単位シフトレジスタの回路図である。 実施の形態１に係る単位シフトレジスタの動作を説明するための信号波形図である。 シュミットトリガ型インバータおよび通常のインバータの構成を示す回路図である。 シュミットトリガ型インバータおよび通常のインバータの入出力特性を示すグラフである。 実施の形態１の第１の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第２の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第３の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第４の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第５の変更例に係る単位シフトレジスタの回路図である。 実施の形態２に係る単位シフトレジスタの回路図である。 実施の形態２の第１の変更例に係る単位シフトレジスタの回路図である。 実施の形態２の第２の変更例に係る単位シフトレジスタの回路図である。 実施の形態２の第３の変更例に係る単位シフトレジスタの回路図である。 実施の形態２の第４の変更例に係る単位シフトレジスタの回路図である。 実施の形態３に係るゲート線駆動回路の構成例（３相のクロックの場合）を示す図である。
符号の説明
３０ ゲート線駆動回路、３１ クロック信号発生器、３２ スタート信号発生器、ＳＲ 単位シフトレジスタ、ＧＬ ゲート線、２１ 第１駆動回路、２２ 第２駆動回路。

Claims (17)

  1. 入力端子、出力端子およびクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記入力端子に入力される入力信号の活性化に応じて前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、
    前記第１ノードを放電する第３トランジスタと、
    前記出力端子に出力される出力信号を受け、当該出力信号を反転した内部信号を出力し、ヒステリシス特性を有する駆動回路とを備え、
    前記内部信号は、前記第３トランジスタの制御電極が接続する第２ノードに供給される
    ことを特徴とするシフトレジスタ回路。
  2. 請求項１記載のシフトレジスタ回路であって、
    前記第２ノードに接続した制御電極を有し、前記出力端子を放電する第４トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  3. 請求項１または請求項２記載のシフトレジスタ回路であって、
    前記駆動回路は、
    前記入力信号の活性化に応じて前記内部信号を非活性化させる非活性化回路を含む
    ことを特徴とするシフトレジスタ回路。
  4. 請求項１から請求項３のいずれか記載のシフトレジスタ回路であって、
    前記内部信号は、プッシュプル型のバッファ回路を介して前記第２ノードに供給されている
    ことを特徴とするシフトレジスタ回路。
  5. 請求項１から請求項４のいずれか記載のシフトレジスタ回路であって、
    前記駆動回路の前記ヒステリシス特性において、
    前記出力信号が非活性レベルから活性レベルに変化する場合に前記内部信号の論理レベルが切り換わるしきい値を第１のしきい値とし、
    前記出力信号が活性レベルから非活性レベルに変化する場合に前記内部信号の論理レベルが切り換わるしきい値を第２のしきい値とすると、
    前記第１のしきい値の絶対値は、前記第２のしきい値の絶対値よりも大きい
    ことを特徴とするシフトレジスタ回路。
  6. 請求項１から請求項５のいずれか記載のシフトレジスタ回路であって、
    前記駆動回路は、
    出力信号を受け、前記内部信号を出力するシュミットトリガ型のインバータを含む
    ことを特徴とするシフトレジスタ回路。
  7. 請求項１から請求項６のいずれか記載のシフトレジスタ回路であって、
    当該シフトレジスタ回路を構成するトランジスタは、全て同一導電型である
    ことを特徴とするシフトレジスタ回路。
  8. シフトレジスタ回路が複数個縦続接続して成る多段のシフトレジスタ回路をゲート線駆動回路として備える画像表示装置であって、
    前記多段の各段は、
    請求項１から請求項７のいずれか記載のシフトレジスタ回路であり、
    前記多段の各段において、
    前記出力端子は表示パネルのゲート線に接続されている
    ことを特徴とする画像表示装置。
  9. 入力端子、出力端子およびクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記入力端子に入力される入力信号の活性化に応じて前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、
    それぞれが前記第１ノードを放電する第３および第４トランジスタと、
    前記出力端子に出力される出力信号を受け、当該出力信号を反転した第１内部信号を出力する第１駆動回路と、
    前記第１ノードの信号を受け、当該第１ノードの信号を反転した第２内部信号を出力する第２駆動回路とを備え、
    前記第１内部信号は、前記第３トランジスタの制御電極が接続する第２ノードに供給され、
    前記第２内部信号は、前記第４トランジスタの制御電極が接続する第３ノードに供給される
    ことを特徴とするシフトレジスタ回路。
  10. 請求項９記載のシフトレジスタ回路であって、
    前記第３ノードに接続した制御電極を有し、前記出力端子を放電する第５トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  11. 請求項９または請求項１０記載のシフトレジスタ回路であって、
    前記第１駆動回路は、
    前記入力信号の活性化に応じて前記第１内部信号を非活性化させる第１非活性化回路を含み、
    前記第２駆動回路は、
    前記入力信号の活性化に応じて前記第２内部信号を非活性化させる第２非活性化回路を含む
    ことを特徴とするシフトレジスタ回路。
  12. 請求項９から請求項１１のいずれか記載のシフトレジスタ回路であって、
    前記第３トランジスタは、前記第１ノードと前記出力端子との間に接続されている
    ことを特徴とするシフトレジスタ回路。
  13. 請求項９から請求項１２のいずれか記載のシフトレジスタ回路であって、
    前記第２内部信号は、プッシュプル型のバッファ回路を介して前記第３ノードに供給される
    ことを特徴とするシフトレジスタ回路。
  14. 請求項９から請求項１３のいずれか記載のシフトレジスタ回路であって、
    当該シフトレジスタ回路を構成するトランジスタは、全て同一導電型である
    ことを特徴とするシフトレジスタ回路。
  15. 複数のシフトレジスタ回路が縦続接続して成る多段のシフトレジスタ回路をゲート線駆動回路として備える画像表示装置であって、
    前記多段の各段は、
    請求項９から請求項１４のいずれか記載のシフトレジスタ回路であり、
    前記多段の各段において、
    前記出力端子は表示パネルのゲート線に接続されている
    ことを特徴とする画像表示装置。
  16. シフトレジスタ回路が複数個縦続接続して成る多段のシフトレジスタ回路であって、
    前記多段の各段は、
    請求項９から請求項１４のいずれか記載のシフトレジスタ回路であり、
    前記多段の各段において、
    前記第１駆動回路には、前記第１内部信号を活性化させるための電源が、次段のシフトレジスタ回路の出力信号の活性化に応じて供給される
    ことを特徴とするシフトレジスタ回路。
  17. 請求項１６記載のシフトレジスタ回路をゲート線駆動回路として備える画像表示装置であって、
    前記多段の各段において、
    前記出力端子は表示パネルのゲート線に接続されている
    ことを特徴とする画像表示装置。
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