CN112419994B - 显示面板和显示装置 - Google Patents

Abstract

本发明公开了一种显示面板和显示装置，显示面板包括显示区和至少部分围绕显示区的非显示区，非显示区包括沿第一方向延伸的第一时钟信号线和缓冲单元；第一时钟信号线包括n个第一时钟信号线子部，缓冲单元包括第一缓冲单元，第一缓冲单元包括n‑1个第一缓冲器，第一缓冲器串接在第一时钟信号线子部之间用于减缓第一时钟信号线发送的时钟信号的延迟，其中，n≥2。本发明在第一时钟信号线子部之间串接第一缓冲器，减缓时钟信号线发送的时钟信号的延迟。

Description

显示面板和显示装置

技术领域

本发明涉及显示技术领域，更具体地，涉及一种显示面板和显示装置。

背景技术

由于液晶显示器(liquid crystal display)具有低辐射、体积小及低耗能等优点，已逐渐取代传统的阴极射线管显示器(cathode ray tube display)，因而被广泛地应用在笔记本电脑、个人数字助理(personal digital assistant，PDA)、平面电视、或移动电话等信息产品上。传统液晶显示器的方式是利用外部栅极驱动晶片来驱动面板上的像素以显示图像，但为了减少元件数目并降低制造成本，近年来逐渐发展成将移位寄存器单元结构直接制作于显示面板上，即通过包括多个移位寄存器单元的移位寄存器电路向多行像素提供扫描信号。

目前，常利用时钟信号线为多个级联的移位寄存器单元提供时钟信号，以及利用多个级联的移位寄存器单元的移位寄存器电路向不同行的像素提供扫描信号。然而，在多个级联的移位寄存器单元的工作过程中，即移位寄存器单元的级数较多时，导致移位寄存器单元接收的时钟信号延迟问题严重，造成移位寄存器单元中的驱动晶体管漏流，电流增加，需要额外增加电路用以增加驱动能力，造成成本上升的问题。

发明内容

有鉴于此，本发明提供一种显示面板和显示装置，用于解决现有技术中当移位寄存器单元的级数较多时，导致移位寄存器单元接收的时钟信号延迟问题。

一方面，本发明提供的显示面板，包括显示区和至少部分围绕显示区的非显示区，非显示区包括沿第一方向延伸的第一时钟信号线和缓冲单元；第一时钟信号线包括n个第一时钟信号线子部，缓冲单元包括第一缓冲单元，第一缓冲单元包括n-1个第一缓冲器，第一缓冲器串接在第一时钟信号线子部之间用于减缓时钟信号线发送的时钟信号的延迟，其中，n≥2。

又一方面，本发明提供的显示装置，包括本申请所提供的任意一种显示面板。

与现有技术相比，本发明提供的显示面板和显示装置，包括沿第一方向延伸的第一时钟信号线和缓冲单元；第一时钟信号线包括n个第一时钟信号线子部，缓冲单元包括第一缓冲单元，第一缓冲单元包括n-1个第一缓冲器，第一缓冲器串接在第一时钟信号线子部之间用于减缓时钟信号线发送的时钟信号的延迟，其中，n≥2。本发明在第一时钟信号线子部之间串接第一缓冲器，利用第一缓冲器减缓时钟信号线发送的时钟信号的延迟问题。

当然，实施本发明的任一产品必不特定需要同时达到以上的所有技术效果。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。

图1是现有技术中显示面板的结构示意图；

图2为图1中时钟信号线提供的时钟信号时序图；

图3为本发明提供的一种显示面板结构示意图；

图4为图3中第一时钟信号线CKV1上A点和B点提供的时钟信号时序图；

图5为图3中第一时钟信号线CKV1上A点、B点、C点以及D点提供的时钟信号时序图；

图6为本发明提供的又一种显示面板结构示意图；

图7为图3中第一缓冲器的一种结构示意图；

图8为图3中第一缓冲器的又一种结构示意图；

图9为本发明提供的又一种显示面板结构示意图；

图10为图9中第一时钟信号线和第二时钟信号线提供的时钟信号时序图；

图11为图6中移位寄存器单元的一种结构示意图；

图12为图6中移位寄存器单元的又一种结构示意图；

图13为图6中移位寄存器单元的又一种结构示意图；

图14为图13中反相器A2的结构示意图；

图15为图13中移位寄存器发送的扫描信号的时序图；

图16为本发明提供的又一种显示面板结构示意图；

图17是本发明提供的一种显示装置的示意图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，技术、方法和设备应当被视为说明书的一部分。

在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

现有技术中的曲面显示面板，结合图1和图2所示，图1是现有技术中显示面板的结构示意图，图2为图1中时钟信号线提供的时钟信号时序图。现有技术提供的一种显示面板100，包括显示区AA和至少部分围绕显示区AA的非显示区BB，非显示区BB包括沿第一方向X延伸的时钟信号线01，时钟信号线01包括第一时钟信号线011和第二时钟信号线012，还包括移位寄存器单元02，移位寄存器单元02包括级联的多个移位寄存器021；时钟信号线01与移位寄存器021电连接，用于为移位寄存器021提供时钟信号。

每条时钟信号线01为相对应的移位寄存器单元02中所有的移位寄存器021提供时钟信号，时钟信号线01沿第一方向X延伸，距离其信号输入端较远的远端的RC负载，大于距离其信号输入端较近的近端的RC负载，从而导致远端的第一时钟信号的上升沿的时间比近端的第一时钟信号的上升沿的时间长，且第一时钟信号的下降沿的时间比近端的第一时钟信号的下降沿的时间长，即远端的时钟信号线01打开与其电连接的晶体管的时间比近端的时钟信号线01打开与其电连接的晶体管的时间晚且慢，造成远端信号延迟。进一步，在多个级联的移位寄存器021的工作过程中，即移位寄存器单元02的级数较多时，时钟信号线导致移位寄存器单元02接收的时钟信号延迟问题更加严重，如图2所示，远端N节点位移处对应设置的移位寄存器021接收到的时钟信号相对于近端M节点位置处的移位寄存器021接收的时钟信号会发生延迟，进一步，如远端N节点位移处对应设置的移位寄存器021接收到的时钟信号上升沿所对应的时间段为a，下降沿所对应的时间段为b，近端M节点位置处的移位寄存器021接收的时钟信号上升沿所对应的时间段为c，下降沿所对应的时间段为d，且c＜a，d＜b。由于移位寄存器单元02接收的时钟信号延迟问题会造成移位寄存器单元02中的驱动晶体管(图中未示出)漏流，电流增加，需要额外增加电路用以增加驱动能力，造成成本上升的问题。

为了解决上述技术问题，本发明提出了一种显示面板和显示装置。关于本发明提供的显示面板和显示装置的实施例，下文将详述。

本实施例中，请参考图3所示，图3为本发明提供的一种显示面板结构示意图。本实施例中的显示面板200包括：显示区AA和至少部分围绕显示区AA的非显示区BB，非显示区BB包括沿第一方向X延伸的第一时钟信号线CKV1和缓冲单元Q；

第一时钟信号线CKV1包括n个第一时钟信号线子部11，缓冲单元Q包括第一缓冲单元Q1，第一缓冲单元Q1包括n-1个第一缓冲器Q111，第一缓冲器Q111串接在第一时钟信号线子部11之间用于减缓第一时钟信号线CKV1发送的时钟信号的延迟，其中，n≥2。

其中，图3中仅示意出每条第一时钟信号线CKV1包括2个第一时钟信号线子部11，以及串接上述2个第一时钟信号线子部11之间的第一缓冲器Q111。本发明对第一时钟信号线子部11的数量，以及第一缓冲器Q111的数量不做具体要求，可以根据实际要求具体设置，保证至少一个第一缓冲器Q111串接到第一时钟信号线子部11之间，使得第一缓冲器Q111可以减缓第一时钟信号线CKV1发送的时钟信号的延迟即可，下文不再赘述。

可以理解的是，第一时钟信号线CKV1沿第一方向X延伸，距离其信号输入端较远的远端的RC负载，大于距离其信号输入端较近的近端的RC负载，从而导致远端的第一时钟信号CKV1的上升沿的时间比近端的第一时钟信号CKV1的上升沿的时间长，且第一时钟信号CKV1的下降沿的时间比近端的第一时钟信号CKV1的下降沿的时间长，即远端的第一时钟信号线CKV1打开与其电连接的晶体管的时间比近端的第一时钟信号线CKV1打开与其电连接的晶体管的时间晚且慢，造成远端信号延迟。其中，近端指的是靠近第一时钟信号线CKV1的输入端的一侧，远端指的是靠近第一时钟信号线CKV1的输出端的一侧。进一步的，第一时钟信号线CKV1包括n个第一时钟信号线子部11，缓冲单元Q包括第一缓冲单元Q1，第一缓冲单元Q1包括n-1个第一缓冲器Q11，第一缓冲器Q11串接在第一时钟信号线子部11之间，利用第一缓冲器Q11对第一时钟信号线CKV1提供的时钟信号缓冲，使其的信号接近方波信号，降低时钟信号上升沿和下降沿所需时间，进而减缓第一时钟信号线CKV1发送的时钟信号的延迟，使其远端第一时钟信号线CKV1提供的时钟信号无需增加额外电路增加其驱动能力，简化显示面板的电路设计，降低成本。

结合图3至图5所示，图4为图3中第一时钟信号线CKV1上A点和B点提供的时钟信号时序图，图5为图3中第一时钟信号线CKV1上A点、B点、C点以及D点提供的时钟信号时序图。本实施例提供的显示面板200中缓冲单元Q将输入信号缓冲转换为输出信号；在一帧时间内，输入信号的上升沿的时间为t1、其下降沿的时间为t2，输出信号的上升沿的时间为t3，其下降沿的时间为t4。其中，0＜t3＜t1，且0＜t4＜t2。

结合图4所示，图4示意出第一时钟信号线CKV1包括第一节点A和第二节点B，缓冲单元Q串接在第一节点A和第二节点B之间，进一步可以理解为，第一节点A处提供的时钟信号为输入信号，第二节点B处提供的时钟信号为输出信号，第一节点A处他提供的时钟信号经过缓冲单元Q缓冲为第二节点B处的时钟信号，第一节点A处提供的时钟信号的上升沿所处时间段t1大于第二节点B处提供的时钟信号的上升沿所处时间段t3，且第一节点A处提供的时钟信号的下降沿所处时间段t2大于第二节点B处提供的时钟信号的下降沿所处时间段t4，由此可知，第一节点A处提供的时钟信号经过缓冲单元Q缓冲后，时钟信号的上升沿以及下降沿所处时间段均减少了，进而减缓第二节点B处提供的时钟信号相对于第一节点A处提供的时钟信号延迟的问题，使其第二节点B处提供的时钟信号无需增加额外电路增加其驱动能力，简化显示面板的电路设计，降低成本。

进一步结合图5所示，图5示意出第一时钟信号线CKV1包括第一节点A、第二节点B、第三节点C和第四节点D。其中，沿第一时钟信号线CKV1输入端一侧指向第一时钟信号线CKV1输出端的一侧的方向上，第一时钟信号线CKV1依次包括第三节点C、第一节点A、第二节点B、和第四节点D，第一节点A处提供的时钟信号相对于第三节点C处提供的时钟信号延迟，而第二节点B和第四节点D提供的时钟信号延迟更为严重。进而可以将缓冲单元Q串接在第一节点A和第二节点B之间，用于缓冲第二节点B和第四节点D提供的时钟信号的延迟；如第二节点B位置处提供的时钟信号延迟问题不严重，也可以将缓冲单元Q串接第二节点B和第四节点D之间，仅用于缓冲第四节点D提供的时钟信号的延迟。如图5所示，第二节点B处提供的时钟信号的上升沿所处时间段t3小于第一节点A处提供的时钟信号的上升沿所处时间段t1，第二节点B处提供的时钟信号的下降沿所处时间段t4小于第一节点A处提供的时钟信号的下降沿所处时间段t2；相应的第四节点D位置处的时钟信号会在第二节点B时钟信号基础上延迟，相对于现有技术中未设置缓冲器Q时，第四节点D’时钟信号延迟的情况会有很大的改善。进一步，现有技术中未设置缓冲器Q时，第四节点D’处提供的时钟信号的上升沿所处时间段为t7’，以及下降沿所处时间段t8’，设置缓冲器Q后的第四节点提供的时钟信号的上升沿所处时间段为t7以及下降沿所处时间段t8，t7＜t7’，t8＜t8’，由此可知，设置缓冲器Q后，有效降低远端节点位移处对应设置的移位寄存器接收的时钟信号延迟的问题。

其中，图4和图5中，仅示意出第一时钟信号线CKV1流经缓冲器Q后的时钟信号上升沿和下降沿所处时间段小于于未流经缓冲器Q的时钟信号上升沿和下降沿所处时间段，但本发明不限于此，缓冲器Q的缓冲能力一般的情况下，也可能会使得第一时钟信号线CKV1流经缓冲器Q后的时钟信号上升沿和下降沿所处时间段等于或者约等于未流经缓冲器Q的时钟信号上升沿和下降沿所处时间段，其中，约等于可以理解为第一时钟信号线CKV1流经缓冲器Q后的时钟信号上升沿和下降沿所处时间段与未流经缓冲器Q的时钟信号上升沿和下降沿所处时间段的差值处于一个阈值范围内，即可以接受的范围内使得时钟信号延迟不是很严重即可，阈值范围可以根据实际情况设置，下文不再赘述。可选的，当每条第一时钟信号线CKV1包括一个第一缓冲器Q11时，第一缓冲器Q11可以位于每条第一时钟信号线CKV1的中心位置处，可以位于中心位置靠近远端的一侧，由于越靠近远端第一时钟信号线CKV1提供的时钟信号延迟越严重，进而将其设置在中心位置处，或者中心位置靠近远端的一侧可以有效解决时钟信号延迟的问题。

可选的，当每条第一时钟信号线CKV1包括多个第一缓冲器Q11时，第一缓冲器Q11可以等距设置在第一时钟信号线子部11之间，或者不等距设置在置在第一时钟信号线子部11之间，本发明对第一缓冲器Q11之间的位置关系不做具体要求，可以根据时钟信号具体设置，下文不再赘述。

结合图6所示，图6为本发明提供的又一种显示面板结构示意图。本实施例提供的显示面板200中，沿第二方向Y上，非显示区BB包括第一非显示区BB1和第二非显示区BB2，显示区AA位于第一非显示区BB1和第二非显示区BB2之间，第一方向X和第二方向Y相交；至少第一非显示区BB1或者第二非显示区BB2其中之一还包括移位寄存器单元3，移位寄存器单元3包括n个移位寄存器组31，每个移位寄存器组31包括至少一个移位寄存器VSR；第一缓冲器Q11通过第一时钟信号线子部11串接在相邻移位寄存器组31之间。

其中，图6中仅示意出第一非显示区BB1和第二非显示区BB2均包括移位寄存器单元3，当然可以仅在第一非显示区BB1或者第二非显示区BB2中设置移位寄存器单元3。第一时钟信号线CKV1提供时钟信号给移位寄存器3单元，为栅极线提供扫描信号时，与该栅极线连接的像素被选中，并接收来自数据线的数据信号，显示面板进行显示。

可以理解的是，由于远端的第一时钟信号线CKV1提供的时钟信号延迟，靠近远端一侧的移位寄存器组31接收时钟信号后产生的扫描信号相对于近端一侧的移位寄存器组31接收时钟信号后产生的扫描信号也会发生延迟，会降低显示面板的均一性。进而需要在远端一侧增加额外电路增加其驱动能力，但是会导致成本增加。本实施例将第一缓冲器Q11通过第一时钟信号线子部11串接在相邻移位寄存器组31之间，可以解决移位寄存器组31扫描信号延迟的问题的同时节约成本，提高显示面板均一性。

可选的，如图6所示，移位寄存器组31包括多个移位寄存器VSR时，移位寄存器VSR之间采用级联的连接方式。具体的，每一级移位寄存器VSR的输入端用于接收第一时钟信号线CKV1提供的时钟信号，第一级移位寄存器VSR的输入端用于接收起始信号，从第二级移位寄存器VSR开始，后一级移位寄存器VSR的输入端与前一级移位寄存器VSR的输出端电连接，以逐级提供扫描信号，控制显示面板进行显示。当然，移位寄存器VSR之间的连接方式还可以有多种，本实施例对此并不作具体限制，仅以移位寄存器VSR之间采用级联的连接方式为例进行说明。

继续参考图3和图7所示，图7为图3中第一缓冲器的一种结构示意图。本实施例提供的第一缓冲器Q11包括第一晶体管T1和第二晶体管T2，第一晶体管T1，其栅极a1电连接至第一时钟信号线CKV1，其第一端b1电连接至第一电源信号端S1，其第二端c1电连接至第二晶体管T2的第一端；第二晶体管T2，其栅极a2电连接至第一时钟信号线CKV1，其第一端b2电连接至第一晶体管T1的第二端c2，其第二端c2电连接至第二电源信号端S2；其中，第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管，且第一电源信号端S1提供低电位信号，第二电源信号端S2提供高电位信号。

可以理解的是，由于第一晶体管T1为P型晶体管，第二晶体管T2为N型晶体管，且第一电源信号端S1提供低电位信号，第二电源信号端S2提供高电位信号。当第一时钟信号线CKV1提供输入信号为低电位信号时，第二晶体管T2关断，第一晶体管T1导通，同时第一电源信号端S1提供低电位信号依次经过第一晶体管T1的第一端b1和第二端c1后发送至输出端OUT；当第一时钟信号线CKV1提供输入信号为高电位信号时，第一晶体管T1关断，第二晶体管T2导通，同时第二电源信号端S2提供高电位信号依次经过第二晶体管T2的第二端c2和第一端b2后发送至输出端OUT。当第一时钟信号线CKV1提供输入信号经过第一缓冲器Q11缓冲后转换为输出信号，输出信号与输入信号同相，第一缓冲器Q11仅用于减少输入信号上升沿和下降沿所需时间段，防止其发生漏流的问题。

继续参考图3和图8所示，图8为图3中第一缓冲器的又一种结构示意图。本实施例提供的第一缓冲器Q11包括m个串接的第一反相器P，其中，m为偶数。

可以理解的是，图8中仅示意出m＝2，当但本发明对第一反相器P的具体数量不做具体要求，只要保证第一反相器P成对出现即可，使第一缓冲器Q11相当于一个同相器即可。由于第一缓冲器Q11相当于同向器，同相器电路输出电压所代表的逻辑电平与输入相同，这刚好与反相器相反，由于逻辑对合律，因此同相器可由两个或者偶数倍个反相器组合而成，使输出信号最终与输入信号同向，且减少输出信号上升沿和下降沿所需时间段。

继续参考图3和图8所示，图8为图3中第一缓冲器的又一种结构示意图。本实施例提供的第一缓冲器Q11包括m个串接的第一反相器P，其中，m为偶数。第一反相器P包括第三晶体管T3和第四晶体管T4，第三晶体管T3，其栅极a3电连接至第一时钟信号线CKV1，其第一端b3电连接至第二电源信号端S2，其第二端c3电连接至第四晶体管T4的第一端；第四晶体管T4，其栅极a4电连接至第一时钟信号线CKV1，其第一端b4电连接至第三晶体管T3的第二端，其第二端c4电连接至第一电源信号端S1；其中，第三晶体管T3为P型晶体管，第四晶体管T4为N型晶体管，且第一电源信号端S1提供低电位信号，第二电源信号端S2提供高电位信号。

可以理解的是，由于第一反相器P包括第三晶体管T3和第四晶体管T4，第三晶体管T3为P型晶体管，第四晶体管T4为N型晶体管，且第一电源信号端S1提供低电位信号，第二电源信号端S2提供高电位信号。当第一时钟信号线CKV1提供的输入信号为高电位信号时，第三晶体管T3断开，第四晶体管T4导通，第一电源信号端S1提供高电位信号依次经过第四晶体管T4的第二端c4和第一端b4后发送至相对设置的另一个第一反相器P的输入端，此时第一反相器P的输入信号为低电位信号，进而第一反相器P1中的第四晶体管T4断开，第三晶体管T3导通，同时第二电源信号端S2提供低电位信号依次经过第三晶体管T3的第一端b3和第二端c3后发送至输出端OUT，最终的输出信号与输入信号同相，第一缓冲器Q11仅用于减少输入信号上升沿和下降沿所需时间段，防止其发生漏流的问题。

结合图9所示，图9为本发明提供的又一种显示面板结构示意图。本实施例提供的显示面板200中，还包括沿第一方向延伸X的第二时钟信号线CKV2；第二时钟信号线CKV2包括m个第二时钟信号线子部22，缓冲单元Q包括第二缓冲单元Q2，第二缓冲单元Q2包括m-1个第二缓冲器Q22，第二缓冲器Q22串接在第二时钟信号线子部22之间用于减缓第二时钟信号线CKV2发送的时钟信号的延迟。

其中，图9中仅示意出m＝2，每条第二时钟信号线CKV2包括2个第二时钟信号线子部22，以及串接上述2个第二时钟信号线子部22之间的第二缓冲器Q22。本发明对第二时钟信号线子部22的数量，以及第二缓冲器Q22的数量不做具体要求，可以根据实际要求具体设置，保证至少一个第二缓冲器Q22串接到第二时钟信号线子部22之间，使得第二缓冲器Q22可以减缓第二时钟信号线CKV2发送的时钟信号的延迟即可，下文不再赘述。

可以理解的是，第二时钟信号线CKV2沿第一方向X延伸，距离其信号输入端较远的远端的RC负载，大于距离其信号输入端较近的近端的RC负载，从而导致远端的第一时钟信号CKV2的上升沿的时间比近端的第一时钟信号CKV2的上升沿的时间长，且第一时钟信号CKV2的下降沿的时间比近端的第一时钟信号CKV2的下降沿的时间长，即远端的第二时钟信号线CKV2打开与其电连接的晶体管的时间比近端的第二时钟信号线CKV2打开与其电连接的晶体管的时间晚且慢，造成远端信号延迟。其中，近端指的是靠近第二时钟信号线CKV2的输入端的一侧，远端指的是靠近第二时钟信号线CKV2的输出端的一侧。进一步的，第二时钟信号线CKV2包括m个第二时钟信号线子部22，缓冲单元Q包括第二缓冲单元Q2，第二缓冲单元Q2包括m-1个第二缓冲器Q22，第二缓冲器Q22串接在第二时钟信号线子部22之间，利用第二缓冲器Q22对第二时钟信号线CKV2提供的时钟信号缓冲，使其的信号接近方波信号，降低时钟信号上升沿和下降沿所需时间，进而减缓第二时钟信号线CKV2发送的时钟信号的延迟，使其远端第二时钟信号线CKV2提供的时钟信号无需增加额外电路增加其驱动能力，简化显示面板的电路设计，降低成本。

继续结合图9和图10所示，图10为图9中第一时钟信号线和第二时钟信号线提供的时钟信号时序图。本实施例提供的第一时钟信号线CKV1提供的第一使能信号G1与第二时钟信号线CKV2提供的第二使能信号G2交替设置。

可以理解的是，显示面板中的移位寄存器VSR接收第一时钟信号线CKV1提供时钟信号和第二时钟信号线CKV2提供的时钟信号后，为栅极线提供控制信号使得显示面板实现显示。其中，显示面板第一时钟信号线CKV1提供的第一使能信号G1为第一时钟信号线CKV1的时钟信号的初始信号，显示面板第二时钟信号线CKV2提供的第二使能信号G2为时钟信号的初始信号，即使能信号类似一个触发的信号使器件能工作的信号。

进一步的，第一时钟信号线CKV1提供的第一使能信号G1与第二时钟信号线CKV2提供的第二使能信号G2交替设置，可以理解为第一时钟信号线CKV1提供的时钟信号和第二时钟信号线CKV2提供的时钟信号为交替的形式，根据移位寄存器VSR电路级联的逻辑，第一时钟信号线CKV1提供的时钟信号和第二时钟信号线CKV2提供的时钟信号只能出现同时为低，或者一高一低，不能出现同时为高。第一时钟信号线CKV1提供的时钟信号对第1,3,5..级移位寄存器VSR是使能输入与锁存的信号，对于第2,4,6…级移位寄存器VSR是使能输出的信号；或者第二时钟信号线CKV2提供的时钟信号对第2,4,6..级移位寄存器VSR是使能输入与锁存的信号，对于第1,3,5..级移位寄存器VSR是使能输出的信号。其中，图9和图10仅示意出第一时钟信号线CKV1提供的时钟信号和第二时钟信号线CKV2提供的时钟信号一高一低，但本发明对第一时钟信号线CKV1提供的第一使能信号G1与第二时钟信号线CKV2提供的第二使能信号G2不限于此，可以根据实际情况设置，下文不再赘述。

继续结合图6、图11和图12所示，图11为图6中移位寄存器单元的一种结构示意图，图12为图6中移位寄存器单元的又一种结构示意图。本实施例提供的移位寄存器VSR包括：锁存器311、与非门312和反相器组313，

结合图11所示，锁存器311，其输入端in1连接至移位寄存器信号端S3，其第一端d1电连接至第一时钟信号线CKV1，其输出端out1电连接至与非门312的输入端in2；与非门312，其第一端d2电连接至第二时钟信号线CKV2，其输入端in2电连接至锁存器311的输出端out1，其输出端out2电连接至反相器组313的输入端in3；反相器组313，其输入端in3电连接至与非门312的输出端out2，其输出端out3电连接至栅极线gate；

或者，结合图12所示，锁存器311，其输入端in1连接至移位寄存器信号端S3，其第一端d1电连接至第二时钟信号线CKV2，其输出端out1电连接至与非门312的输入端in2；与非门312，其第一端d2电连接至第一时钟信号线CKV1，其输入端in2电连接至锁存器311的输出端out1，其输出端out2电连接至反相器组313的输入端in3；反相器组313，其输入端in3电连接至与非门312的输出端out2，其输出端out3电连接至栅极线gate。

其中，图11和图12仅以反相器组313包括3个反相器为例，本申请对反相器组313中包括的反相器的数量不做限定，只要反相器组313包括奇数个反相器，只要起到输入反相器组313的信号与输出反相器组313的信号相反的作用即可。可以理解的是，第一时钟信号线CKV1和第二时钟信号线CKV2为移位寄存器VSR提供时钟信号，进一步移位寄存器VSR为栅极线gate提供扫描信号时，与该栅极线连接的像素被选中，并接收来自数据线的数据信号，从而这些被选中的像素发光，显示面板进行显示。

可选的，结合图6、图13和图14所示，图13为图6中移位寄存器单元的又一种结构示意图，图14为图13中反相器A2的结构示意图。图14仅示意出反相器A2包括一组相对设置的NMOS和PMOS，本发明对反相器A2的具体结构不做限定，可以根据实际情况设置，仅要保证反相器A2的输入端与其输出端电位相反即可。锁存器311包括四个反相器，反相器A1、反相器A2、时钟反相器A3、时钟反相器A4；

其中，反相器A1，其输入端与时钟反相器A3的输出端电连接，并与时钟反相器A4的输出端电连接，其输出端为移位信号输出端，即连接到下一级的移位寄存器VSR，并与时钟反相器A4的输入端电连接；反相器A2，其输入端与第一时钟信号线CKV1电连接，输出端与时钟反相器A3的非使能端电连接，并且与时钟反相器A4的使能端电连接；时钟反相器A3，其输入端与移位寄存器信号端S3电连接，使能端与第一时钟信号线CKV1电连接；时钟反相器A4，其非使能端与第一时钟信号线CKV1电连接，利用上述锁存器311、与非门312和反相器组，移位寄存器VSR为栅极线gate提供扫描信号时，与该栅极线连接的像素被选中，并接收来自数据线的数据信号，从而这些被选中的像素发光，显示面板进行显示。

可以理解的是，由于移位寄存器VSR包括多个反相器，第一时钟信号线CKV1和第二时钟信号线CKV2均会作用于反相器。本实施例仅以图13和图14的连接方式为例，其中反相器A2的输入端直接连接至第一时钟信号线CKV1电连接，第一时钟信号线CKV1对反相器A2的作用尤为明显，故仅以反相器A2为例进行解释说明：由于反相器一般由NMOS和PMOS构成，其中，NMOS栅极接收到高电位信号时导通，PMOS栅极接收到低电位信号时导通，但是在第一时钟信号线CKV1提供的时钟信号在上升沿和下降沿所处时间段内，均存在NMOS和PMOS同时导通的情况，也就会产生VGH与VGL的瞬间贯穿电流。进一步的，随着移位寄存器VSR级数越多，累积贯穿电流越大，所需要的外部驱动能力越高，功耗越高，进而本发明将第一缓冲器Q11串接在第一时钟信号线子部11之间减缓第一时钟信号线CKV1发送的时钟信号的延迟，可以有效降低第一时钟信号线CKV1提供的时钟信号在上升沿和下降沿所处时间段，进而可以降低产生瞬间贯穿电流，提高显示面板的显示质量。继续结合图9和图13所示，第二时钟信号线CKV2也均会作用于反相器，也会产生上述第一时钟信号线CKV1所产生的技术问题，可以将第二缓冲器Q22串接在第二时钟信号线子部22之间用于减缓第二时钟信号线CKV2发送的时钟信号的延迟，进而可以降低产生瞬间贯穿电流，从而提高显示面板的显示质量。

继续结合图11至图12所示，本实施例提供的反相器组313包括i个第二反相器U，i为奇数。图11至图12中仅示意出反相器组312包括3个第二反相器U，移位寄存器VSR需为栅极线gate提供一个与其相位相反的信号，进而本发明对i的具体数值不做具体要求，仅要保证i为奇数，即反相器组313可以起到反向的作用即可。

继续结合图3、图5、图11至图15所示，图15为图13中移位寄存器发送的扫描信号的时序图。第一时钟信号线CKV1为移位寄存器VSR提供时钟信号，移位寄存器VSR为栅极线提供扫描信号，扫描信号相对于时钟信号仅是将其相位反向，但是扫描信号相对于时钟信号的相位大小均是相同的。现有技术方案中每行栅极线的扫描信号均是固有的频率特性，由于每行栅极线的扫描信号均是固有的频率特性会导致电磁干扰，影响显示面板的显示质量。通过在第一时钟信号线CKV1串接第一缓冲器Q11之后，可以将经过缓冲器Q11后的时钟信号的峰值与未经过第一缓冲器Q11的时钟信号的峰值具有时间差，进而与其相对应的栅极线上的扫描信号也相应调节，即可以破坏扫描信号的固有的频率，削弱由于扫描信号的固有的频率所导致的电磁干扰，提高显示面板的显示质量。

结合图16所示，图16为本发明提供的又一种显示面板结构示意图。本实施例提供的显示面板200中非显示区BB还包括下边框BB3，下边框BB3包括绑定焊盘PAD，绑定焊盘PAD用于为第一时钟信号线CKV1提供信号；沿第一方向X上，非显示区BB包括甲非显示区BB4和乙非显示区BB5，甲非显示区BB4位于下边框BB3和乙非显示区之间BB5；甲非显示区BB4中第一缓冲器Q11的数量小于乙非显示区BB5中第一缓冲器Q11的数量。

图16中仅示意出甲非显示区BB4中第一缓冲器Q11的数量小于乙非显示区BB5中第一缓冲器Q11的数量，相邻的第一缓冲器Q11之间的间距也可以是渐变设置的，越靠近乙非显示区BB5相邻的第一缓冲器Q11之间的间距越小。可以理解的是，由于第一时钟信号线CKV1在移位寄存器VSR级数较多使，会导致位于乙非显示区BB5的第一时钟信号线CKV1提供的时钟信号相对于位于甲非显示区BB4的第一时钟信号线CKV1提供的时钟信号延迟，进而需要限定乙非显示区BB5的缓冲能力优于甲非显示区BB4的缓冲能力，有效解决位于乙非显示区BB5的第一时钟信号线CKV1提供的时钟信号延迟的问题。优选的，通过在乙非显示区BB5相对甲非显示区BB4中的第一缓冲器Q11的数量可以多一些，提高乙非显示区BB5的缓冲能力，有效解决位于乙非显示区BB5的第一时钟信号线CKV1提供的时钟信号延迟的问题。提高缓冲能力方式还可以有多种，本实施例对此并不作具体限制，仅以增加第一缓冲器Q11的数量优化缓冲能力的方式为例进行说明。

本发明还提供一种显示装置300，包括本发明上述任一实施例提供的显示面板100，以及壳体200。请参考图17，图17是本发明提供的一种显示装置的示意图。图17提供的显示装置300包括本发明上述任一实施例提供的显示面板200。图17实施例仅以手机为例，对显示装置300进行说明，可以理解的是，本发明实施例提供的显示装置300可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置，本发明对此不作具体限制。本发明实施例提供的显示装置，具有本发明实施例提供的显示面板的有益效果，具体参考上述各实施例对于显示装置的具体说明，本实施例在此不再赘述。

通过上述实施例可知，本发明提供的显示面板和显示装置，至少实现了如下的有益效果：

与现有技术相比，本发明提供的显示面板和显示装置，包括沿第一方向延伸的第一时钟信号线和缓冲单元；第一时钟信号线包括n个第一时钟信号线子部，缓冲单元包括第一缓冲单元，第一缓冲单元包括n-1个第一缓冲器，第一缓冲器串接在第一时钟信号线子部之间用于减缓时钟信号线发送的时钟信号的延迟，其中，n≥2。本发明在第一时钟信号线子部之间串接第一缓冲器，利用第一缓冲器减缓时钟信号线发送的时钟信号的延迟问题。

虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (11)

1.一种显示面板，其特征在于，包括显示区和至少部分围绕所述显示区的非显示区，所述非显示区包括沿第一方向延伸的第一时钟信号线和缓冲单元；

所述第一时钟信号线包括n个第一时钟信号线子部，所述缓冲单元包括第一缓冲单元，所述第一缓冲单元包括n-1个第一缓冲器，所述第一缓冲器串接在所述第一时钟信号线子部之间用于减缓所述第一时钟信号线发送的时钟信号的延迟，其中，n≥2；

所述第一缓冲器包括第一晶体管和第二晶体管，

所述第一晶体管，其栅极电连接至所述第一时钟信号线，其第一端电连接至第一电源信号端，其第二端电连接至所述第二晶体管的第一端；

所述第二晶体管，其栅极电连接至所述第一时钟信号线，其第一端电连接至所述第一晶体管的第二端，其第二端电连接至第二电源信号端；

其中，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管，且所述第一电源信号端提供低电位信号，所述第二电源信号端提供高电位信号。

2.根据权利要求1所述的显示面板，其特征在于，所述缓冲单元将输入信号缓冲转换为输出信号；在一帧时间内，所述输入信号的上升沿的时间为t1、其下降沿的时间为t2，所述输出信号的上升沿的时间为t3，其下降沿的时间为t4；

其中，0＜t3＜t1，且0＜t4＜t2。

3.根据权利要求1所述的显示面板，其特征在于，沿第二方向上，所述非显示区包括第一非显示区和第二非显示区，所述显示区位于所述第一非显示区和第二非显示区之间，所述第一方向和所述第二方向相交；

至少所述第一非显示区或者所述第二非显示区其中之一还包括移位寄存器单元，所述移位寄存器单元包括n个移位寄存器组，每个所述移位寄存器组包括至少一个移位寄存器；

所述第一缓冲器通过所述第一时钟信号线子部串接在相邻所述移位寄存器组之间。

4.根据权利要求1所述的显示面板，其特征在于，所述第一缓冲器包括m个串接的第一反相器，其中，m为偶数。

5.根据权利要求4所述的显示面板，其特征在于，所述第一反相器包括第三晶体管和第四晶体管，

所述第三晶体管，其栅极电连接至所述第一时钟信号线，其第一端电连接至第二电源信号端，其第二端电连接至所述第四晶体管的第一端；

所述第四晶体管，其栅极电连接至所述第一时钟信号线，其第一端电连接至所述第三晶体管的第二端，其第二端电连接至第一电源信号端；

其中，所述第三晶体管为P型晶体管，所述第四晶体管为N型晶体管，且所述第一电源信号端提供低电位信号，所述第二电源信号端提供高电位信号。

6.根据权利要求3所述的显示面板，其特征在于，还包括沿所述第一方向延伸的第二时钟信号线；

所述第二时钟信号线包括m个第二时钟信号线子部，所述缓冲单元包括第二缓冲单元，所述第二缓冲单元包括m-1个第二缓冲器，所述第二缓冲器串接在所述第二时钟信号线子部之间用于减缓所述第二时钟信号线发送的时钟信号的延迟。

7.根据权利要求6所述的显示面板，其特征在于，所述第一时钟信号线提供的第一使能信号与所述第二时钟信号线提供的第二使能信号交替设置。

8.根据权利要求6所述的显示面板，其特征在于，所述移位寄存器包括：锁存器、与非门和反相器组，

所述锁存器，其输入端连接至移位寄存器信号端，其第一端电连接至所述第一时钟信号线，其输出端电连接至所述与非门的输入端；

所述与非门，其第一端电连接至所述第二时钟信号线，其输入端电连接至所述锁存器的输出端，其输出端电连接至所述反相器组的输入端；

所述反相器组，其输入端电连接至所述与非门的输出端，其输出端电连接至栅极线；

或者，所述锁存器，其输入端连接至移位寄存器信号端，其第一端电连接至所述第二时钟信号线，其输出端电连接至所述与非门的输入端；

所述与非门，其第一端电连接至所述第一时钟信号线，其输入端电连接至所述锁存器的输出端，其输出端电连接至所述反相器组的输入端；

所述反相器组，其输入端电连接至所述与非门的输出端，其输出端电连接至所述栅极线。

9.根据权利要求8所述的显示面板，其特征在于，所述反相器组包括i个第二反相器，i为奇数。

10.根据权利要求1所述的显示面板，其特征在于，所述非显示区还包括下边框，所述下边框包括绑定焊盘，所述绑定焊盘用于为所述第一时钟信号线提供信号；

沿所述第一方向上，所述非显示区包括甲非显示区和乙非显示区，所述甲非显示区位于所述下边框和所述乙非显示区之间；

所述甲非显示区中所述第一缓冲器的数量小于所述乙非显示区中所述第一缓冲器的数量。

11.一种显示装置，其特征在于，包括权利要求1至10任一所述的显示面板。

Images