CN105206247A - 一种栅极驱动电路及其驱动方法、显示装置 - Google Patents

Abstract

本发明实施例提供一种栅极驱动电路及其驱动方法、显示装置，涉及显示技术领域，能够解决距离移位寄存器较远的像素单元接收信号强度衰减和信号延迟的问题。该栅极驱动电路用于驱动显示面板上至少两条相邻的第一栅线和第二栅线，该栅极驱动电路至少包括第一移位寄存器单元和第二移位寄存器单元以及预充电单元。预充电单元连接第一栅线、第二栅线、第一时钟信号端以及第二时钟信号端，用于在第二时钟信号端和第一栅线的控制下，将第一时钟信号端的信号输出至第二栅线；第二时钟信号端输出信号的上升沿位于第一时钟信号端输出信号的上升沿和下降沿之间，或者第二时钟信号端输出信号的下升沿位于第一时钟信号端输出信号的下升沿和上降沿之间。

Description

一种栅极驱动电路及其驱动方法、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种栅极驱动电路及其驱动方法、显示装置。

背景技术

在制作液晶显示器(LiquidCrystalDisplay，简称LCD)或有机发光二极管(OrganicLight-EmittingDiode，简称OLED)显示器的过程中，需要将驱动IC(IntegratedCircuit，集成电路)通过绑定(Bonding)工艺制作于显示面板的非显示区域，以向显示面板输入驱动信号。

为了降低成本，现有技术中采用GOA(GateDriveronArray，阵列基板行驱动)技术将TFT(ThinFilmTransistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动IC的部分。

在显示驱动的过程中，GOA电路依次向各行栅线发出行扫描驱动信号，以打开各行像素中的TFT；然后，数据信号通过数据线，经过TFT的源极传输至与TFT的漏极相连接的像素电极上，以进行显示。

现有技术中，GOA电路由多个级联的移位寄存器(shiftregister)构成，每一级移位寄存器用于开启位于同一行的多个像素单元。随着显示面板不断向高清、高PPI(PixelsPerInc，每英寸所拥有的像素数目)的趋势发展，显示面板的像素数目不断的提高，使得距离移位寄存器较远的像素单元接收信号的时间有所延迟，从而造成显示频率下降。或者会使得距离移位寄存器较远的像素单元接收信号的强度有所衰减，从而造成远端像素单元出现充电不足的现象，而导致显示不均。

发明内容

本发明的实施例提供一种栅极驱动电路及其驱动方法、显示装置，能够解决距离移位寄存器较远的像素单元接收信号强度衰减和信号延迟的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例得一方面，提供一种栅极驱动电路，用于驱动显示面板上至少两条相邻的第一栅线和第二栅线，所述栅极驱动电路至少包括第一移位寄存器单元和第二移位寄存器单元，所述第一移位寄存器单元用于将第一时钟信号端的信号输出至所述第一栅线，所述第二移位寄存器单元用于将第二时钟信号端的信号输出至所述第二栅线；所述栅极驱动电路还包括预充电单元；所述预充电单元连接所述第一栅线、所述第二栅线、所述第一时钟信号端以及所述第二时钟信号端，用于在所述第二时钟信号端和所述第一栅线的控制下，将所述第一时钟信号端的信号输出至所述第二栅线，其中所述第二时钟信号端输出信号的上升沿位于所述第一时钟信号端输出信号的上升沿和下降沿之间，或者所述第二时钟信号端输出信号的下升沿位于所述第一时钟信号端输出信号的下升沿和上降沿之间。。

优选的，所述第一移位寄存器单元和所述第二移位寄存器单元分别位于所述显示面板的两侧。

优选的，所述第一移位寄存器单元和所述第二移位寄存器单元位于所述显示面板的同一侧。

优选的，所述预充电单元包括第一晶体管、第二晶体管以及第三晶体管；所述第一晶体管的栅极和第一极连接所述第二时钟信号端，第二极连接所述第二晶体管的栅极；所述第二晶体管的第一极连接所述第一栅线，第二极连接所述第三晶体管的栅极；所述第三晶体管的第一极连接第一时钟信号端，第二极连接所述第二栅线。

优选的，所述预充电单元还连接起始信号端；所述预充电单元还包括第四晶体管；所述第四晶体管的栅极连接所述起始信号端，第一极连接所述第二晶体管的栅极，第二极与复位电压端相连接。

优选的，第一级移位寄存器单元的信号输入端与起始信号端相连接；除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端与其相邻的上一级移位寄存器单元的信号输出端相连接。

本发明实施例的另一方面，提供一种显示装置，包括如上所述的任意一种栅极驱动电路。

本发明实施例的又一方面，提供一种用于驱动上述任意一种栅极驱动电路的方法，所述方法包括第一移位寄存器单元将第一时钟信号端的信号输出至第一栅线；第二移位寄存器单元将第二时钟信号端的信号输出至第二栅线；其中，所述第一栅线与所述第二栅线相邻；当所述第二时钟信号端输出的信号和所述第一时钟信号端输出的信号均处于上升沿，或者均处于下降沿时，预充电单元开启，将所述第一时钟信号端的信号输出至所述第二栅线；其中，所述第二时钟信号端输出信号的上升沿位于所述第一时钟信号端输出信号的上升沿和下降沿之间，或者所述第二时钟信号端输出信号的下升沿位于所述第一时钟信号端输出信号的下升沿和上降沿之间。

优选的，当所述预充电单元包括第一晶体管、第二晶体管以及第三晶体管时，所述驱动方法包括：在所述第二时钟信号端的控制下，所述第一晶体管导通，将所述第二时钟信号端的信号输出至所述第二晶体管的栅极；在所述第二时钟信号端的控制下，所述第二晶体管导通，将所述第一栅线的信号输出至所述第三晶体管的栅极；在所述第一栅线输出信号的控制下，所述第三晶体管导通，将所述第一时钟信号端的信号输出至所述第二栅线。

优选的，当所述预充电单元还包括第四晶体管时，所述在所述第二时钟信号端的控制下，所述第一晶体管导通，将所述第二时钟信号端的信号输出至所述第二晶体管的栅极之前，还包括在起始信号端的控制下，所述第四晶体管导通，将所述第二晶体管的栅极下拉至复位电压端。

本发明实施例提供一种栅极驱动电路及其驱动方法、显示装置，该栅极驱动电路用于驱动显示面板上至少两条相邻的第一栅线和第二栅线，栅极驱动电路至少包括第一移位寄存器单元和第二移位寄存器单元。该第一移位寄存器单元用于将第一时钟信号端的信号输出至第一栅线，第二移位寄存器单元用于将第二时钟信号端的信号输出至第二栅线。此外，该栅极驱动电路还包括预充电单元。所述预充电单元连接第一栅线、第二栅线、第一时钟信号端以及第二时钟信号端，用于在第二时钟信号端和第一栅线的控制下，将第一时钟信号端的信号输出至所述第二栅线。其中，第二时钟信号端输出信号的上升沿位于第一时钟信号端输出信号的上升沿和下降沿之间，或者第二时钟信号端输出信号的下升沿位于第一时钟信号端输出信号的下升沿和上降沿之间。

这样一来，在第二时钟信号端输出的信号和第一时钟信号端输出的信号均处于上升沿，或者均处于下降沿的时刻，上述预充电单元开启，并通过该预充电单元，可以利用第一时钟信号端的信号对第二栅线进行预充电，从而能够加快第二移位寄存器单元向第二栅线输出的栅极驱动信号的爬升速度，以减小了该栅极驱动信号的衰减时间，提高了栅极驱动信号的驱动能力，使得距离该第二移位寄存器单元较远的像素单元接到的栅极驱动信号的强度，能够与距离该第二移位寄存器单元较近的像素单元接到的栅极驱动信号的强度相当，以改善显示不均的现象。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种设置有栅极驱动电路的显示装置的结构示意图；

图2为图1中各个信号端输出信号的波形图；

图3为本发明实施例提供的另一种设置有栅极驱动电路的显示装置的结构示意图；

图4为图2中各个信号端输出信号的波形图；

图5为图3所示的栅极驱动电路中部分预充电单元100的设置方式示意图；

图6为图1、图3或图5中预充电单元的一种结构示意图；

图7为图1、图3或图5中预充电单元的另一种结构示意图；

图8为本发明实施例提供的一种栅极驱动电路的方法流程图；

图9为本发明实施例提供的另一种栅极驱动电路的方法流程图。

附图标记：

100-预充电单元；G1-第一栅线；G2-第二栅线；CLK1-第一时钟信号端；CLK2-第二时钟信号端；CLKL-第一左时钟信号端；CLKBL-第二左时钟信号端；CLKR-第一右时钟信号端；CLKBR-第二右时钟信号端；RS1-第一移位寄存器单元；RS2-第二移位寄存器单元；RS0-第一级移位寄存器单元；VSS-复位电压端。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种栅极驱动电路，用于驱动显示面板01上至少两条相邻的第一栅线G1和第二栅线G2。该栅极驱动电路，如图1所示，至少包括第一移位寄存器单元RS1和第二移位寄存器单元RS2。其中，第一移位寄存器单元RS1用于将第一时钟信号端CLK1的信号输出至第一栅线G1，第二移位寄存器单元RS2用于将第二时钟信号端CLK2的信号输出至第二栅线G1。在此情况下，该栅极驱动电路还包括预充电单元100。

具体的，该预充电单元100连接第一栅线G1、第二栅线G2、第一时钟信号端CLK1以及第二时钟信号端CLK2，用于在第二时钟信号端CLK2和第一栅线G1的控制下，将第一时钟信号端CLK1的信号输出至第二栅线G2。

其中，当预充电单元100采用高电平开启时，如图2所示，第二时钟信号端CLK2输出信号的上升沿位于第一时钟信号端CLK1输出信号的上升沿和下降沿之间。在此情况下，当第二时钟信号端CLK2输出的信号和第一时钟信号端CLK1输出的信号均处于上升沿时，例如在图2中的T2时刻，该预充电单元100开启。

或者，当预充电单元100采用低电平开启时，第二时钟信号端CLK2输出信号的下升沿位于第一时钟信号端CLK1输出信号的下升沿和上降沿之间。在此情况下，当第二时钟信号端CLK2输出的信号和第一时钟信号端CLK1输出的信号均处于下降沿时，该预充电单元100开启。

以下，为了方便说明均是以预充电单元100采用高电平开启为例进行的说明。

需要说明的是，第一、显示面板01上设置有多条横向排列的栅线，而上述第一栅线G1和第二栅线G2是指该显示面板01上所有栅线中，任意相邻的两条栅线。

在此基础上，上述栅极驱动电路同样具有多级移位寄存器单元RS，其中该第一移位寄存器单元RS1和该第二移位寄存器单元RS2为所有移位寄存器单元RS中，任意相邻的两级移位寄存器单元。并且，如图1所示，第一移位寄存器单元RS1与第一栅线G1相连接，用于向第一栅线G1输入栅极驱动信号，从而将与该第一栅线G1相连接的像素单元开启，同理第二移位寄存器单元RS2与第二栅线G2相连接，用于向第二栅线G2输入栅极驱动信号，从而将与该第二栅线G2相连接的像素单元开启。

第二、如图2所示，可以看出第一时钟信号端CLK1的波形与第一栅线G1的输出波形相似，第二时钟信号端CLK2的波形与第二栅线G2的输出波形相似。因此，第一移位寄存器单元RS1是将第一时钟信号端CLK1的信号输出至第一栅线G1，以作为第一栅线G1的栅极驱动信号，第二移位寄存器单元RS2是将第二时钟信号端CLK2的信号输出至第二栅线G2，以作为驱动第一栅线G2的栅极驱动信号。

在此基础上，由于显示面板01中的栅线一般采用逐行依次打开的方式。因此当第一栅线G1在第二时刻T2阶段接收到第一移位寄存器单元RS1输出的栅极驱动信号时，第二栅线G2在该第二时刻T2接收到的栅极驱动信号处于爬升阶段。此时，第一时钟信号端CLK1仍然输出高电平，从而可以通过上述预充电单元100将该第一时钟信号CLK1的信号输出至第二栅线G2，以对第二栅线G2进行预充电，加快了第二栅线G2接收的栅极驱动信号的爬升速度，并且该栅极驱动信号的衰减时间也相应的被缩短。这样一来，在第三阶段T3，当第二移位寄存器单元RS2向第二栅线G2输出栅极驱动信号时，该栅极驱动信号的驱动能力得到了增强，避免远离该第二移位寄存器单元RS2的像素单元出现充电不足的现象。

本发明实施例提供一种栅极驱动电路，用于驱动显示面板上至少两条相邻的第一栅线和第二栅线，栅极驱动电路至少包括第一移位寄存器单元和第二移位寄存器单元。该第一移位寄存器单元用于将第一时钟信号端的信号输出至第一栅线，第二移位寄存器单元用于将第二时钟信号端的信号输出至第二栅线。此外，该栅极驱动电路还包括预充电单元。所述预充电单元连接第一栅线、第二栅线、第一时钟信号端以及第二时钟信号端，用于在第二时钟信号端和第一栅线的控制下，将第一时钟信号端的信号输出至所述第二栅线。其中，第二时钟信号端输出信号的上升沿位于第一时钟信号端输出信号的上升沿和下降沿之间，或者第二时钟信号端输出信号的下升沿位于第一时钟信号端输出信号的下升沿和上降沿之间。

这样一来，在第二时钟信号端输出的信号和第一时钟信号端输出的信号均处于上升沿，或者均处于下降沿的时刻，上述预充电单元开启，并通过该预充电单元，可以利用第一时钟信号端的信号对第二栅线进行预充电，从而能够加快第二移位寄存器单元向第二栅线输出的栅极驱动信号的爬升速度，以减小了该栅极驱动信号的衰减时间，提高了栅极驱动信号的驱动能力，使得距离该第二移位寄存器单元较远的像素单元接到的栅极驱动信号的强度，能够与距离该第二移位寄存器单元较近的像素单元接到的栅极驱动信号的强度相当，以改善显示不均的现象。

如图1所示，第一移位寄存器单元RS1和第二移位寄存器单元RS1可以位于该显示面板01同一侧。然而，这样一来，会使得显示面板01设置有移位寄存器RS一侧的尺寸大于未设置移位寄存器RS一侧尺寸。

为了解决上述问题，可以如图3所示，第一移位寄存器单元RS1和第二移位寄存器单元RS2分别设置于显示面板01的两侧。其中每一个预充电单元100分别连接相邻的两条栅线。这样一来由于显示面板01的两侧均设置有移位寄存器单元，因此该显示面板01两侧的尺寸可以相等，利于美观设计的要求。

具体的，上述能够实现双侧奇偶分行驱动的栅极驱动电路一般可以设置四个时钟信号端，分别为第一左时钟信号端CLKL、第二左时钟信号端CLKBL，第一右时钟信号端CLKR以及第二右时钟信号端CLKBR。此外，根据不同的需要，该栅极驱动电路还可以连接低电压端VSS，或者高电压端VDD(图中未示出)等其他信号端。

以下从图3中选取四条自上到下依次排列的栅线(G2n+1、G2(n+1)、G2n+3以及G2(n+2))，对上述能够实现双侧奇偶分行驱动的栅极驱动电路中预充电单元100的设置方式进行详细的说明。

具体的，上述时钟信号端(第一左时钟信号端CLKL、第二左时钟信号端CLKBL，第一右时钟信号端CLKR以及第二右时钟信号端CLKBR)的信号，以及上述栅线(G2n+1、G2(n+1)、G2n+3以及G2(n+2))输出的栅极驱动信号的波形如图4所示。其中，n为大于或等于1的正整数。

可以看出，第一左时钟信号端CLKL的波形与栅线G2n+1的输出波形相似，因此与该栅线G2n+1相连接的移位寄存器单元RS，能够将第一左时钟信号端CLKL的信号作为栅极驱动信号通过栅线G2n+1输出。综上所述第一左时钟信号端CLKL输出信号的波形用于控制栅线G2n+1输出信号的波形。同理，第一右时钟信号端CLKR输出信号的波形用于控制栅线G2(n+1)输出信号的波形；第二左时钟信号端CLKBL输出信号的波形用于控制栅线G2n+3输出信号的波形；第二右时钟信号端CLKBR输出信号的波形用于控制栅线G2(n+2)输出信号的波形。

在此情况下，如图4所示，在第二时刻T2，栅线G2n+1输出高电平，而栅线G2(n+1)的输出的信号处于爬升阶段。因此可以如图5所示，设置一预充电单元100与栅线G2n+1和栅线G2(n+1)相连接，此外，该预充电单元100还与用于控制栅线G2n+1输出波形的第一左时钟信号端CLKL，以及用于控制栅线G2(n+1)输出波形的第一右时钟信号端CLKR相连接。从而在第二时刻T2，当栅线G2n+1输出高电平时，第一左时钟信号端CLKL的信号可以通过上述预充电单元100输出至栅线G2(n+1)，以对栅线G2(n+1)进行预充电，使得栅线G2(n+1)的输出的信号在第二时刻T2的爬升速度加快。

由上述描述可知，栅线G2n+1为上述第一栅线G1，栅线G2(n+1)为上述第二栅线G2，第一左时钟信号端CLKL为上述第一时钟信号端CLK1，第一右时钟信号端CLKR为上述第二时钟信号端CLK2。

此外，在第三时刻T3，栅线G2(n+1)输出高电平，栅线G2n+3的输出的信号处于爬升阶段。因此，可以设置一预充电单元100与栅线G2(n+1)、栅线G2n+3、用于控制栅线G2(n+1)输出波形的第一右时钟信号端CLKR以及用于控制栅线G2n+3输出波形的第二左时钟信号端CLKBL相连接。从而在第三时刻T3，第一右时钟信号端CLKR可以通过预充电单元100输出至栅线G2n+3，以对栅线G2n+3进行预充电，使得栅线G2n+3的输出的信号在第三时刻T3的爬升速度加快。

由上述描述可知，栅线G2(n+1)为上述第一栅线G1，栅线G2n+3为上述第二栅线G2，第一右时钟信号端CLKR为上述第一时钟信号端CLK1，第二左时钟信号端CLKBL为上述第二时钟信号端CLK2。

在第四时刻T4，栅线G2n+3输出高电平，栅线G2(n+2)的输出的信号处于爬升阶段。因此，可以设置一预充电单元100与栅线G2n+3、栅线G2(n+2)、用于控制栅线G2n+3输出波形的第二左时钟信号端CLKBL以及用于控制栅线G2(n+2)输出波形的第二右时钟信号端CLKBR。从而在第四时刻T4，第二左时钟信号端CLKBL可以通过预充电单元100输出至栅线G2(n+2)，以对栅线G2(n+2)进行预充电，使得栅线G2(n+2)的输出的信号在第四时刻T4的爬升速度加快。

由上述描述可知，栅线G2n+3为上述第一栅线G1，栅线G2(n+2)为上述第二栅线G2，第二左时钟信号端CLKBL为上述第一时钟信号端CLK1，第二右时钟信号端CLKBR为上述第二时钟信号端CLK2。

同理，与栅线G2(n+2)以及与该栅线G2(n+2)相邻的下一行栅线相连接的预充电单元100还可以连接用于控制栅线G2(n+2)输出波形的第二右时钟信号端CLKBR，以及用于控制与该栅线G2(n+2)相邻的下一行栅线输出波形的第一左时钟信号端CLKL。

由上述描述可知，G2(n+2)为上述第一栅线G1，与该栅线G2(n+2)相邻的下一行栅线为上述第二栅线G2，第二右时钟信号端CLKBR为上述第一时钟信号端CLK1，第一左时钟信号端CLKL为上述第二时钟信号端CLK2。

在此基础上，可以图5中的四个预充电单元100的连接方式为一个排布周期，通过重复设置上述排布周期，就可以实现双侧奇偶分行驱动的栅极驱动电路中预充电单元100的设置。

以下通过具体的实施例对上述预充电单元100的具体结构进行详细的举例说明。

实施例一

本实施例中预充电单元100的结构如图6所示，包括第一晶体管T1、第二晶体管T2以及第三晶体管T3。

其中，第一晶体管T1的栅极和第一极连接第二时钟信号端CLK2，第二极连接第二晶体管T2的栅极。

第二晶体管T2的第一极连接第一栅线G1，第二极连接第三晶体管T3的栅极。

第三晶体管T3的第一极连接第一时钟信号端CLK1，第二极连接第二栅线G3。

这样一来，如图2所示，在第二时刻T2，第二时钟信号端CLK2输出高电平，将第一晶体管T1导通，使得第二时钟信号端CLK2输出高电平通过第一晶体管T1输出至第二晶体管T2的栅极，将该第二晶体管T2导通。在此情况下，第一栅线G1输出高电平，并通过第二晶体管T2输出将该高电平输出至第三晶体管T3的栅极，使得第三晶体管T3导通。当第三晶体管T3导通的情况下，第一时钟信号端CLK1输出的高电平能够输出至第二栅线G2，从而在第二时刻T2可以对第二栅线G2进行预充电，使得第二栅线G2输出信号的爬升速度得到提高，以减小栅线输出的栅极驱动信号的衰减时间，提高该栅极驱动信号的驱动能力。

实施例二

本实施例中预充电单元100的结构如图7所示，可以看出本实施例中的预充电单元100包括实施例一中的所有晶体管(即第一晶体管T1、第二晶体管T2以及第三晶体管T3)，此外，该预充电单元100还包括第四晶体管，且该预充电单元100与起始信号端STV相连接。

其中，上述第四晶体管的栅极连接起始信号端STV，第一极连接第二晶体管T2的栅极，第二极与复位电压端VSS相连接。其中，该复位电压端VSS一般可以输入低电平或者接地处理。这样一来，当该预充电单元100在执行预充电动作前，可以通过第四晶体管T4对图7中的节点PU处的电位进行复位，以避免节点PU在上一帧显示过程中残留的电压对本帧显示时的预充电过程造成影响。

其中，对于双侧奇偶分行驱动的栅极驱动电路而言，如图3所示，上述起始信号端STV可以包括用于控制位于显示面板01左端的移位寄存器单元RS的左起始信号端STV_L，还包括用于控制位于显示面板01右端的移位寄存器单元RS的右起始信号端STV_R。

需要说明的是，本发明对上述晶体管的类型不做限定，可以为N型晶体管，也可以为P型晶体管。此外，上述晶体管的第一极可以是源极，第二极可以是漏极；或者，第一极为漏极，第二极为源极。

综上所述，相对于实施例一而言，实施例二提供的预充电单元100具有复位功能。当然本领域技术人员可以在实施例一的基础上增加其他电路模块以实现其他附加功能，例如滤波、降噪等。本发明在此不再一一举例。

此外，本发明实施例提供的栅极驱动电路中，移位寄存器单元RS之间的级联方式可以是第一级移位寄存器单元RS0的信号输入端与起始信号端STV_L相连接。除上述第一移位寄存器单元RS0外，其余每个移位寄存器单元RS的信号输入端与其相邻的上一级移位寄存器单元RS的信号输出端相连接。

对于如图3所示的双侧奇偶分行驱动的栅极驱动电路而言，左侧的第一级移位寄存器单元RS0的信号输入端与左起始信号端STV_L相连接。

除上述第一移位寄存器单元RS0外，其余每个移位寄存器单元RS(均与上述与左起始信号端STV_L相连接的第一移位寄存器单元RS0同一侧的其余移位寄存器单元)的信号输入端与其相邻的上一级移位寄存器单元RS的信号输出端相连接。

需要说明的是，上述第一级移位寄存器单元RS0为位于显示面板01同一侧的所有移位寄存器单元RS中，沿着栅线自上而下的扫描方向，位于最上端的第一个移位寄存器单元。

同理可得位于右侧的移位寄存器单元RS的级联方式，区别在于右侧的第一级移位寄存器单元RS0的信号输入端与右起始信号端STV_R相连接。

本发明实施例提供一种显示装置，包括如上所述的栅极驱动电路。具有与前述实施例提供的栅极驱动电路相同的结构和有益效果，由于前述实施例已经对该栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。

需要说明的是，在本发明实施例中，显示装置具体可以包括有机发光二极管显示装置或者液晶显示装置，例如该显示装置可以为电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。

本发明实施例提供一种用于驱动上述任意一中栅极驱动电路的方法，如图8所示，所述驱动方法包括：

S101、如图1所示的第一移位寄存器单元RS1将第一时钟信号端CLK1的信号输出至第一栅线G1。

S102、第二移位寄存器单元RS2将第二时钟信号端CLK2的信号输出至第二栅线G2。

其中，第一栅线G1与第二栅线G2相邻。

S103、当第二时钟信号端CLK2输出的信号和第一时钟信号端CLK1输出的信号均处于上升沿，或者均处于下降沿时，预充电单元100开启，将第一时钟信号端CLK1的信号输出至第二栅线G2。

其中，当预充电单元100采用高电平开启时，如图2所示，第二时钟信号端CLK2输出信号的上升沿位于第一时钟信号端CLK1输出信号的上升沿和下降沿之间。在此情况下，当第二时钟信号端CLK2输出的信号和第一时钟信号端CLK1输出的信号均处于上升沿时，例如在图2中的T2时刻，该预充电单元100开启。

或者，当预充电单元100采用低电平开启时，第二时钟信号端CLK2输出信号的下升沿位于第一时钟信号端CLK1输出信号的下升沿和上降沿之间。在此情况下，当第二时钟信号端CLK2输出的信号和第一时钟信号端CLK1输出的信号均处于下降沿时，该预充电单元100开启。

这样一来，在第二时钟信号端输出的信号和第一时钟信号端输出的信号均处于上升沿，或者均处于下降沿的时刻，上述预充电单元开启，并通过该预充电单元，可以利用第一时钟信号端的信号对第二栅线进行预充电，从而能够加快第二移位寄存器单元向第二栅线输出的栅极驱动信号的爬升速度，以减小了该栅极驱动信号的衰减时间，提高了栅极驱动信号的驱动能力，使得距离该第二移位寄存器单元较远的像素单元接到的栅极驱动信号的强度，能够与距离该第二移位寄存器单元较近的像素单元接到的栅极驱动信号的强度相当，以改善显示不均的现象。

以下，当预充电单元100如图6所示，包括第一晶体管T1、第二晶体管T2以及第三晶体管T3时，上述驱动方法如图9所示，包括：

S201、在第二时钟信号端CLK2的控制下，第一晶体管T1导通，将第二时钟信号端CLK2的信号输出至第二晶体管T2的栅极。

S202、在第二时钟信号端CLK2的控制下，第二晶体管T2导通，将第一栅线G1的信号输出至第三晶体管T3的栅极。

S203、在第一栅线G1输出信号的控制下，第三晶体管T3导通，将第一时钟信号端CLK1的信号输出至第二栅线G2。

这样一来，第一时钟信号端CLK1的信号可以对第二栅线G2进行预充电，使得第二栅线G2输出信号的爬升速度得到提高，以减小栅线输出的栅极驱动信号的衰减时间，提高该栅极驱动信号的驱动能力。

此外，当预充电单元100如图7所示，还包括第四晶体管T4时，上述步骤S201之前，所述驱动方法还包括：在起始信号端STV的控制下，第四晶体管T4导通，将第二晶体管T2的栅极下拉至复位电压端VSS。这样一来，当该预充电单元100在执行预充电动作前，可以通过第四晶体管T4对图7中的节点PU处的电位进行复位，以避免节点PU在上一帧显示过程中残留的电压对本帧显示时的预充电过程造成影响。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种栅极驱动电路，用于驱动显示面板上至少两条相邻的第一栅线和第二栅线，所述栅极驱动电路至少包括第一移位寄存器单元和第二移位寄存器单元，所述第一移位寄存器单元用于将第一时钟信号端的信号输出至所述第一栅线，所述第二移位寄存器单元用于将第二时钟信号端的信号输出至所述第二栅线；其特征在于，所述栅极驱动电路还包括预充电单元；

所述预充电单元连接所述第一栅线、所述第二栅线、所述第一时钟信号端以及所述第二时钟信号端，用于在所述第二时钟信号端和所述第一栅线的控制下，将所述第一时钟信号端的信号输出至所述第二栅线，其中所述第二时钟信号端输出信号的上升沿位于所述第一时钟信号端输出信号的上升沿和下降沿之间，或者所述第二时钟信号端输出信号的下升沿位于所述第一时钟信号端输出信号的下升沿和上降沿之间。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一移位寄存器单元和所述第二移位寄存器单元分别位于所述显示面板的两侧。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一移位寄存器单元和所述第二移位寄存器单元位于所述显示面板的同一侧。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述预充电单元包括第一晶体管、第二晶体管以及第三晶体管；

所述第一晶体管的栅极和第一极连接所述第二时钟信号端，第二极连接所述第二晶体管的栅极；

所述第二晶体管的第一极连接所述第一栅线，第二极连接所述第三晶体管的栅极；

所述第三晶体管的第一极连接第一时钟信号端，第二极连接所述第二栅线。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述预充电单元还连接起始信号端；所述预充电单元还包括第四晶体管；

所述第四晶体管的栅极连接所述起始信号端，第一极连接所述第二晶体管的栅极，第二极与复位电压端相连接。

6.根据权利要求1所述的栅极驱动电路，其特征在于，

第一级移位寄存器单元的信号输入端与起始信号端相连接；

除第一级移位寄存器单元外，其余每个移位寄存器单元的信号输入端与其相邻的上一级移位寄存器单元的信号输出端相连接。

7.一种显示装置，其特征在于，包括如权利要求1-6任一项所述的栅极驱动电路。

8.一种用于驱动如权利要求1-6任一项所述的栅极驱动电路的方法，其特征在于，所述驱动方法包括：

第一移位寄存器单元将第一时钟信号端的信号输出至第一栅线；

第二移位寄存器单元将第二时钟信号端的信号输出至第二栅线；其中，所述第一栅线与所述第二栅线相邻；

当所述第二时钟信号端输出的信号和所述第一时钟信号端输出的信号均处于上升沿，或者均处于下降沿时，预充电单元开启，将所述第一时钟信号端的信号输出至所述第二栅线；其中，所述第二时钟信号端输出信号的上升沿位于所述第一时钟信号端输出信号的上升沿和下降沿之间，或者所述第二时钟信号端输出信号的下升沿位于所述第一时钟信号端输出信号的下升沿和上降沿之间。

9.根据权利要求8所述的栅极驱动电路的驱动方法，其特征在于，当所述预充电单元包括第一晶体管、第二晶体管以及第三晶体管时，所述驱动方法包括：

在所述第二时钟信号端的控制下，所述第一晶体管导通，将所述第二时钟信号端的信号输出至所述第二晶体管的栅极；

在所述第二时钟信号端的控制下，所述第二晶体管导通，将所述第一栅线的信号输出至所述第三晶体管的栅极；

在所述第一栅线输出信号的控制下，所述第三晶体管导通，将所述第一时钟信号端的信号输出至所述第二栅线。

10.根据权利要求9所述的栅极驱动电路的驱动方法，其特征在于，

当所述预充电单元还包括第四晶体管时，所述在所述第二时钟信号端的控制下，所述第一晶体管导通，将所述第二时钟信号端的信号输出至所述第二晶体管的栅极之前，还包括在起始信号端的控制下，所述第四晶体管导通，将所述第二晶体管的栅极下拉至复位电压端。