CN107871480A - 栅极驱动电路、电平移位器和显示装置 - Google Patents

栅极驱动电路、电平移位器和显示装置 Download PDF

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Abstract

本发明的栅极驱动电路、电平移位器和显示装置通过在产生用于栅极驱动的时钟信号时使一个时钟信号的上升沿与另一个时钟信号的下降沿同步来使在相邻电极出现的噪声衰减。栅极驱动电路包括：控制信号接收单元，用于从定时控制器接收第一时钟控制信号和第二时钟控制信号；电平移位单元，用于产生具有与第一时钟控制信号和第二时钟控制信号的电压电平不同的电压电平的多个时钟信号，多个时钟信号中的每一个包含与第一时钟控制信号同步形成的至少一个电压上升段，和与第二时钟控制信号同步形成的至少一个电压下降段；以及栅极驱动信号供应单元，用于将根据所述多个时钟信号产生的栅极驱动信号供应到安置于显示面板上的多个栅极线。

Description

栅极驱动电路、电平移位器和显示装置
相关申请的交叉引用
本申请要求来自2016年9月28日递交的韩国专利申请第10-2016-0125058号的优先权，所述专利申请在此针对所有目的以引用的方式并入，如同在本文中充分阐述一般。
技术领域
本实施例涉及一种显示装置。更确切地说，本实施例涉及一种用于驱动显示装置的栅极驱动电路、电平移位器和显示装置。
背景技术
将多个数据线和栅极线布置在显示面板上，且像素可通过数据线与栅极线的相交来界定。
每个像素包括晶体管，且晶体管由供应到栅极线的栅极驱动信号接通。
当晶体管接通时，数据线连接到像素且将数据电压供应到像素。此外，像素的亮度根据数据电压的量值改变，且在像素的亮度的控制下将图像显示在显示面板上。
同时，基于多个时钟信号产生栅极驱动信号，且在显示面板或周边电路中的时钟信号的上升沿和下降沿出现噪声。
通过电容或类似者将栅极驱动信号供应到的栅极线耦合到安置于显示面板或周边电路上的电极。通过耦合，时钟信号的上升沿和下降沿可传播到显示面板或周边电路，同时产生噪声。
发明内容
在此背景中，实施例将提供一种用于使由时钟信号产生的噪声最小化的技术。
鉴于以上，实施例提供一种栅极驱动电路。
栅极驱动电路可包括控制信号接收单元、电平移位单元和栅极驱动信号供应单元。
此外，栅极驱动电路中包含的控制信号接收单元可从定时控制器接收第一时钟控制信号和第二时钟控制信号。电平移位单元可产生多个时钟信号，其中的每一个可包括与第一时钟控制信号同步形成的至少一个电压上升段，和与第二时钟控制信号同步形成的至少一个电压下降段，且所述时钟信号中的每一个可具有与第一时钟控制信号和第二时钟控制信号的电压电平不同的电压电平。此外，栅极驱动信号供应单元可将根据多个时钟信号产生的栅极驱动信号供应到布置在显示面板上的多个栅极线。
此外，栅极线中的每一个可通过电容耦合到安置于显示面板上的一个电极，且可将多个时钟信号中的一个时钟信号的一个电压上升段被同步到另一个时钟信号的一个电压下降段。
关于输出每一时钟信号所来自的节点，电平移位单元可通过在第一电压上升段中的电阻器将节点连接到中间级电压，且将节点连接到在第二电压上升段中的高电压。
电平移位单元可在一个时钟信号的一个电压上升段和另一个时钟信号的一个电压下降段中通过电阻器连接输出一个时钟信号所来自的节点与输出另一个时钟信号所来自的节点。
一或多个电压上升段中的第一电压上升段可与第一时钟控制信号的上升沿同步形成，且第二电压上升段可与第一时钟控制信号的下降沿同步形成。
一或多个电压下降段中的第一电压下降段可与第二时钟控制信号的上升沿同步形成，且第二电压下降段可与第二时钟控制信号的下降沿同步形成。此处，以上描述的一个时钟信号的一个电压上升段可与另一个时钟信号的第一电压下降段或第二电压下降段同步。
多个时钟信号被配置使得形成第一电压上升段和第二电压上升段的两个级，形成第一电压下降段和第二电压下降段的两个级，且一个时钟信号的第一电压上升段和第二电压上升段可分别与另一个时钟信号的第一电压下降段和第二电压下降段同步。
另一实施例提供一种包括控制信号接收单元和电平移位单元的电平移位器。
控制信号接收单元可从定时控制器接收第一时钟控制信号和第二时钟控制信号。另外，电平移位单元可产生多个时钟信号，其中的每一个可包括与第一时钟控制信号同步形成的至少一个电压上升段，和与第二时钟控制信号同步形成的至少一个电压下降段，且所述时钟信号中的每一个可具有与第一时钟控制信号和第二时钟控制信号的电压电平不同的电压电平。
此外，可将根据多个时钟信号产生的栅极驱动信号供应到布置在显示面板上的多个栅极线，可通过电容将栅极线中的每一个耦合到安置于显示面板上的一个电极，且多个时钟信号中的一个时钟信号的一个电压上升段可与另一个时钟信号的一个电压下降段同步。
再一实施例提供一种包括定时控制器、显示面板和栅极驱动电路的显示装置。
定时控制器可发射第一时钟控制信号和第二时钟控制信号。另外，显示面板可包括通过电容耦合到一个电极的多个栅极线。此外，栅极驱动电路可产生多个时钟信号，且将根据多个时钟信号产生的栅极驱动信号提供到多个栅极线，其中时钟信号中的每一个可包括与第一时钟控制信号同步形成的至少一个电压上升段，和与第二时钟控制信号同步形成的至少一个电压下降段，且时钟信号中的每一个可具有与第一时钟控制信号和第二时钟控制信号的电压电平不同的电压电平。
根据以上描述的实施例，本发明具有将由时钟信号产生的噪声最小化的效应。
附图说明
本发明的以上和其它目标、特征和优势从以下结合附图进行的详细描述将更加显而易见，其中：
图1是根据实施例的显示装置的框图。
图2A是根据实施例的栅极驱动电路的框图。
图2B是根据实施例的栅极驱动电路的电平移位单元的框图。
图2C是根据实施例的电平移位单元的通道的框图。
图3是说明由时钟信号传播到共同电极的噪声的图。
图4是说明由时钟信号在共同电极中形成的噪声的图。
图5是说明根据实施例的时钟信号的波形的图。
图6是概念说明噪声消除的图。
图7是说明时钟控制信号和时钟信号的示范性波形的图。
图8A是在两个级中形成电压上升段和电压下降段的通道的框图。
图8B是说明形成用于控制中间级边缘信号的两个外部端子的电平移位单元的第一示范性的图。
图9至图11是说明形成电压上升段的两个级和电压下降段的两个级的时钟信号和时钟控制信号的示范性波形的图。
图12是说明时钟产生单元和栅极驱动信号供应单元的布置的实例的图。
图13是根据另一实施例的栅极驱动电路的框图。
图14是说明用于连接栅极线的连接晶体管的布置的图。
图15是说明图14中显示的时钟信号和栅极信号的波形的图。
图16显示栅极驱动电路的相应通道中包含的晶体管单元相互连接的实施例。
图17是说明形成用于控制中间级边缘信号的两个外部端子的电平移位单元的实例的图。
附图标号说明
100：显示装置；
110：显示面板；
120：数据驱动电路；
130、1300：栅极驱动电路；
140：定时控制器；
210、1310：时钟产生单元；
212：控制信号接收单元；
214：电平移位单元；
216、216a、216b、216n、816、816n：通道；
218：通道控制器；
220：栅极驱动信号供应单元；
812、812a、812b、812n：第一晶体管单元；
814、814a、814b、814n：第二晶体管单元；
816a：第一通道；
816b：第二通道；
1410：连接晶体管单元；
1616i：第i个通道；
1616j：第j个通道；
CL、CL1、CL2、CLn：时钟线；
CLi：第i个时钟线；
CLj：第i个时钟线；
CLK(i+1)：第(i+1)个时钟信号；
CLK、CLKn：时钟信号；
CLK1：第一时钟信号；
CLK2：第二时钟信号；
CLKi：第i个时钟信号；
CLKj：第j个时钟信号；
CLKS1、CLKS2、CLKSn：时钟控制信号；
COM：共同电极；
Cpom：寄生电容；
CTRL1：第一时钟控制信号；
CTRL2：第二时钟控制信号；
DCS：数据控制信号；
DL：数据线；
GCS：栅极控制信号；
GL、GL1、GL2、GLm：栅极线；
GLk：第k个栅极线；
GL1：第1个栅极线；
GS：栅极信号；
HTR：上部晶体管；
LTR：下部晶体管；
ND：节点；
P：像素；
RE_F：中间级下降沿信号/中间级边缘信号；
RE_R：中间级上升沿信号/中间级边缘信号；
RGB：图像数据；
T1、Ta：第一时间点；
T2、Tb：第二时间点；
T3、Tc：第三时间点；
T4：第四时间点；
Ton：段；
Tp：周期；
TR：晶体管；
Ts：具体时间；
V_RE_F、V_RE_R：电压源；
Vcom：共同电极电压；
VG1、VG2、VGm：栅极驱动信号；
VGH：高电压；
VGL：低电压；
Vn：负电压；
Vp：正电压。
具体实施方式
下文，将参看附图详细描述本发明的实施例。在将参考数字添加到每一附图中的元件时，在可能的情况下，相同元件尽管在不同附图中显示，但将由相同参考数字标示。另外，在以下本发明的描述中，当确定描述内容可能使本发明的标的物相当不清晰时，将省略并入本文的已知功能和配置的详细描述。
此外，在描述本发明的组件时，可在本文中使用例如第一、第二、A、B、(a)、(b)或类似者的术语。这些术语仅用以区分一个结构元件与其它结构元件，并且对应结构元件的性质、次序、顺序和类似者不受所述术语限制。应注意，如果在说明书中描述一个组件“连接”、“耦合”或“接合”到另一组件，那么第三组件可以“连接”、“耦合”和“接合”在第一组件与第二组件之间，但第一组件可以直接连接、耦合或接合到第二组件。
图1是根据实施例的显示装置的框图。
参看图1，显示装置100可包括显示面板110、数据驱动电路120、栅极驱动电路130、定时控制器140和类似者。
多个数据线DL和多个栅极线GL可安置于显示面板110上，且多个像素P可安置于其上。
栅极驱动电路130可将具有接通电压或断开电压的栅极驱动信号供应到栅极线GL。当将具有接通电压的栅极驱动信号供应到像素P时，像素P连接到数据线DL。此外，当将断开电压的栅极驱动信号供应到像素P时，像素P与数据线DL断开连接。
数据驱动电路120将数据电压供应到数据线DL。根据栅极驱动信号将供应到数据线DL的数据电压供应到像素P。
定时控制器140可将控制信号供应到栅极驱动电路130和数据驱动电路120。举例来说，定时控制器140可将用于开始扫描的栅极控制信号GCS发射到栅极驱动电路130。接着，定时控制器140可将图像数据RGB输出到数据驱动电路120。此外，定时控制器140可发射控制数据驱动电路120将数据电压供应到每个像素P的数据控制信号DCS。
显示面板110可为液晶显示面板。显示面板110可为另一类型的面板，例如，有机发光二极管(Organic Light Emitting Diode；OLED)面板。然而，下文，为了便于解释，将描述显示面板110为液晶显示面板的实施例。
液晶显示面板可包含包含晶体管的阵列衬底、包含彩色滤光片和/或黑矩阵等的上部衬底和形成于其间的液晶材料层。在此液晶显示面板中，根据在像素电极与提供于像素区域中的共同电极之间施加的电场调整液晶层的对准状态，且因此，调整光的透射率以便显示图像。
包含用于显示图像的一或多个像素的显示区和非显示区界定于阵列衬底上，且像素P由阵列衬底的显示区中的多个栅极线GL与多个数据线DL的相交界定，阵列衬底通常被叫作下部衬底。此外，薄膜晶体管(Thin Film Transistor；TFT)提供于每一相交处，且按一对一关系连接到形成于每个像素P上的透明像素电极。
为了形成薄膜晶体管TFT、栅极线GL、数据线DL和类似者，多个层(例如栅极金属层、半导体层、源极/漏极金属层、像素电极层和共同电极层等)形成于阵列衬底中，且可形成用于所述层之间的绝缘或保护的间层绝缘层或保护层。
另一方面，如上所述的各种相邻电极(例如，数据线、像素电极、共同电极和类似者)位于安置于显示面板110上的栅极线GL周围，且栅极线GL可通过电容耦合到相邻电极。
此外，发射到栅极线GL的时钟信号可通过电容耦合在相邻电极中产生噪声。
根据实施例的栅极驱动电路130产生时钟信号，使得将通过栅极线GL传播的噪声最小化。
图2A是根据实施例的栅极驱动电路的框图，图2B是根据实施例的栅极驱动电路的电平移位单元的配置，且图2C是根据实施例的电平移位单元的通道的框图。
参看图2A，栅极驱动电路130可包含时钟产生单元210和栅极驱动信号供应单元220。
时钟产生单元210产生多个时钟信号(CLK1、CLK2、……、CLKn)。
时钟产生单元210可包含用于从定时控制器接收时钟控制信号CTRL1和CTRL2的控制信号接收单元212，和用于产生具有与时钟控制信号CTRL1和CTRL2的电压电平不同的电压电平的多个时钟信号(CLK1、CLK2、……、CLKn)的电平移位单元214。
在包含电平移位单元214的一方面中，时钟产生单元210可被称作电平移位器。
电平移位单元214可根据从定时控制器接收的第一时钟控制信号CTRL1形成时钟信号(CLK1、CLK2、……、CLKn)的电压上升段(例如，上升沿)，且根据第二时钟控制信号CTRL2形成时钟信号(CLK1、CLK2、……、CLKn)的电压下降段(例如，下降沿)。根据此方法，电平移位单元214可通过只接收两个时钟控制信号CTRL1和CTRL2来产生三个或更多个时钟信号(CLK1、CLK2、……、CLKn)。
参看图2B，电平移位单元214可包含形成时钟信号(CLK1、CLK2、……、CLKn)中的每一个的N个(N是自然数)通道(216a、216b、……、216n)。
通道(216a、216b、……、216n)中的每一个可接收时钟控制信号CTRL1和CTRL2，且使用时钟控制信号CTRL1和CTRL2一个接一个地产生时钟信号(CLK1、CLK2、……、CLKn)。
参看图2C，通道216可包含连接到高压线VGH上部晶体管HTR、连接到低压线VGL的下部晶体管LTR和用于控制上部晶体管HTR和下部晶体管LTR的通道控制器218。
通道控制器218通过使用时钟控制信号CTRL1和CTRL2来控制上部晶体管HTR和下部晶体管LTR的开/关。当接通上部晶体管HTR时，输出具有高电压的时钟信号CLK，且当接通下部晶体管LTR时，输出具有低电压的时钟信号CLK。
再次参看图2A，栅极驱动信号供应单元220通过使用时钟信号(CLK1、CLK2、……、CLKn)产生栅极驱动信号(VG1、VG2、……、VGm)。此外，栅极驱动信号供应单元220将产生的栅极驱动信号(VG1、VG2、……、VGm)供应到栅极线(GL1、GL2、……和GLm)。
通过时钟线(CL1、CL2、……、CLn)将时钟信号(CLK1、CLK2、……、CLKn)发射到栅极驱动信号供应单元220，且时钟信号(CLK1、CLK2、……、CLKn)可在穿过时钟线(CL1、CL2、……、CLn)和栅极线(GL1、GL2、……、GLm)的同时在相邻电极中产生噪声。
图3是说明由时钟信号传播到共同电极的噪声的图。
参考图3，通过时钟线CL将时钟信号CLK转移到栅极驱动信号供应单元220。
栅极驱动信号供应单元220可在某一时间周期中将时钟线CL与栅极线GL连接，且时钟信号CLK可在所述时间周期中传播到栅极线GL。此外，时钟线CL可通过电容耦合到栅极线GL，时钟信号CLK可通过电容传播到栅极线GL。
栅极线GL可通过电容耦合到相邻电极。举例来说，如图3中所显示，栅极线GL可通过寄生电容Cpcom耦合到共同电极COM。
发射到时钟线CL的时钟信号CLK可通过栅极线GL和寄生电容Cpcom传播到共同电极COM，以便在共同电极COM中产生噪声。
图4是说明由时钟信号在共同电极中形成的噪声的图。
参看图4，可在时钟信号CLK的电压电平的变化时间点(上升沿和下降沿)处在共同电极电压Vcom中产生噪声。
由于时钟信号CLK主要通过电容耦合传播到相邻电极，因此在不存在电压变化的周期期间，时钟信号CLK在相邻电极中不产生噪声，且在电压电平改变的时间点，在相邻电极中产生噪声。
同时，参看图4，应注意，分别在不同方向上在时钟信号CLK的上升沿和下降沿中产生共同电极电压Vcom。根据实施例的栅极驱动电路产生时钟信号，使得一个时钟信号的电压上升段(例如，上升沿)被同步到另一时钟信号的电压下降段(例如，下降沿)，以便使噪声衰减。当如上所述控制时钟信号时，在一个时钟信号的电压上升段(例如，上升沿)期间产生的噪声由在另一时钟信号的电压下降段(例如，下降沿)期间产生的噪声抵消，使得可使在相邻电极(例如，共同电极)中产生的噪声衰减。
在本说明书中，上升沿是电压上升段的实例，且下降沿是电压下降段的实例，但并非所有电压上升段都是上升沿，且并非所有电压下降段都是下降沿。
图5是说明根据实施例的时钟信号的波形的图。
参看图5，使一个时钟信号的上升沿与另一时钟信号的下降沿同步。
对于具体实例，在第一时间点T1，使第i个时钟信号CLKi的上升沿与第一时钟信号CLK1的下降沿同步。此外，在第二时间点T2，使第(i+1)个时钟信号CLK(i+1)的上升沿与第二时钟信号CLK2的下降沿同步。因而，关于由栅极驱动电路产生的多个时钟信号，使一个时钟信号的上升沿与另一时钟信号的下降沿同步。
使两个时钟信号相互配对，使得可同步电压上升段与电压下降段。举例来说，第一时钟信号CLK1可与第i个时钟信号CLKi配对，且在第一时间点T1，第i个时钟信号CLKi的上升沿可与第一时钟信号CLK1的下降沿配对，且在第三时间点T3，第一时钟信号CLK1的上升沿可与第i时钟信号CLKi的下降沿同步。作为另一实例，第二时钟信号CLK2可与第(i+1)个时钟信号CLK(i+1)配对，且在第二时间点(T2)，第(i+1)个时钟信号CLK(i+1)的上升沿可与第二时钟信号CLK2的下降沿同步，且相反地，在第四时间点(T4)，第二时钟信号CLK2的上升沿可与第(i+1)个时钟信号CLK(i+1)的下降沿同步。
由于时钟信号的上升沿和下降沿中的噪声可在不同方向上产生，因此当一个时钟信号的上升沿与另一时钟信号的下降沿相互同步时，可发生在相邻电极处的噪声消除。
图6是概念说明噪声消除的图。
参看图6，第i个时钟信号CLKi与第j个时钟信号CLKj具有相互相反的波形。在此波形中，在第i个时钟信号CLKi的上升沿处产生的噪声可由第j个时钟信号CLKj的下降沿抵消。此外，在第j个时钟信号CLKj的上升沿处产生的噪声可由第i个时钟信号CLKi的下降沿抵消。
关于多个时钟信号的产生，根据实施例的栅极驱动电路可产生多个时钟信号，使得一个时钟信号的电压上升段(例如，上升沿)与另一时钟信号的电压下降段(例如，下降沿)同步。
另一方面，可根据从定时控制器接收的时钟控制信号产生多个时钟信号。图7显示时钟控制信号和时钟信号的示范性波形。
参看图7，栅极驱动电路(例如，时钟产生单元)可与第一时钟控制信号CTRL1的上升沿同步地形成时钟信号(CLK1、CLK2、……、CLKi、CLK(i+1)、……)的电压上升段，且与第二时钟信号CTRL2的下降沿同步地形成时钟信号(CLK1、CLK2、……、CLKi、CLK(i+1)、……)的电压下降段。
此时，可将第一时钟控制信号CTRL1的上升沿与第二时钟控制信号CTRL2的下降沿同步。如上所述，当第一时钟控制信号CTRL1的上升沿与第二时钟控制信号CTRL2的下降沿同步时，栅极驱动电路根据第一时钟控制信号CTRL1和第二时钟控制信号CTRL2形成时钟信号(CLK1、CLK2、……、CLKi、CLK(i+1)、……)的电压上升段和电压下降段，使得自动地将一个时钟信号的电压上升段与另一时钟信号的电压下降段同步。
第一时钟控制信号CTRL1和第二时钟控制信号CTRL2可为脉冲宽度调制(PulseWidth Modulation；PWM)信号。在PWM信号中，第一时钟控制信号CTRL1和第二时钟控制信号CTRL2具有与预定时间周期Tp的重复上升和下降沿。
栅极驱动电路(例如，时钟产生单元)可针对第一时钟控制信号CTRL1的每一上升沿形成时钟信号的一个电压上升段，所述上升沿在每一周期形成。举例来说，栅极驱动电路可按根据第一时钟控制信号CTRL1的上升沿形成第一时钟信号CLK1的上升沿的此方式针对第一时钟控制信号CTRL1的每一上升沿形成时钟信号的一个上升沿，第一时钟控制信号CTRL1的上升沿在第一时间点Ta形成，且第二时钟控制信号CLK2的上升沿在第二时间点Tb形成，所述上升沿是第一时钟控制信号CTRL1的下一个上升沿。
栅极驱动电路(例如，时钟产生单元)可针对第二时钟控制信号CTRL2的每一下降沿形成时钟信号的一个电压下降段，所述下降沿在每一周期形成。举例来说，栅极驱动电路可根据第二时钟控制信号CTRL2的下降沿形成第i个时钟信号CLKi的下降沿，第二时钟控制信号CTRL2的下降沿在第一时间点Ta形成，且第(i+1)个时钟信号CLK(i+1)的下降沿在第二时间点Tb形成，所述下降沿是第二时钟控制信号CTRL2的下一个下降沿。
第一时钟控制信号CTRL1与第二时钟控制信号CTRL2可为具有相同周期Tp的脉冲宽度调制(PWM)信号。由于第一时钟信号CLK1的电压上升段与第i个时钟信号CLKi的电压下降段在第一时间点Ta同步，且第二时钟信号CLK2的电压上升段与第(i+1)个时钟信号CLK(i+1)的电压下降段在第二时间点Tb同步(这是第一时钟控制信号CTRL1和第二时钟控制信号CTRL2的下一个周期)，因此第一时钟控制信号CTRL1与第二时钟控制信号CTRL2具有相同周期Tp。
另一方面，栅极驱动电路(例如，时钟产生单元)可针对相应时钟信号在两个级中产生电压上升段和/或电压下降段。
图8A是在两个级中形成电压上升段和电压下降段的通道的框图。
参看图8A，通道816可包含上部晶体管HTR、下部晶体管LTR和通道控制单元218，且更包含两个晶体管单元812和814。
晶体管单元812和814可由串联连接的N通道晶体管和P通道晶体管配置，但不限于此。
两个晶体管单元812和814可将中间级边缘信号RE_R和RE_F连接到输出时钟信号CLK所来自的节点ND。
举例来说，当第一晶体管单元812接通时，中间级下降沿信号RE_F连接到输出节点ND。中间级下降沿信号RE_F提供高电压VGH与低电压VGL之间的电压。因此，处于高电压VGH的状态中的时钟信号CLK形成二级电压下降段，在此期间，时钟信号CLK通过中间级电压下降到低电压VGL。
作为另一实例，当第二晶体管单元814接通时，中间级上升沿信号RE_R连接到输出节点ND。中间级上升沿信号RE_R提供高电压VGH与低电压VGL之间的电压。因此，处于低电压VGL的状态中的时钟信号CLK形成二级电压上升段，在此期间，时钟信号CLK通过中间级电压增大到高电压VGH。
可包含仅一个晶体管单元。举例来说，在通道816中可仅包含用于在两个级中形成电压上升段的第二晶体管单元814，且可在通道816中仅包含用于在两个级中形成电压下降段的第一晶体管单元812。
中间级边缘信号可为相同信号。举例来说，中间级上升沿信号RE_R与中间级下降沿信号RE_F可为相同信号。
中间级边缘信号RE_R和RE_F可为直流(direct current；DC)电压。当中间级边缘信号RE_R和RE_F为DC电压时，随着接通晶体管单元812和814，将DC电压输出到输出节点。此时，中间级边缘信号RE_R和RE_F可上升或下降，同时通过阻抗电路(例如，电阻器)形成某一斜度。阻抗电路的阻抗值由用户变化，使得上升或下降沿的斜度可由用户调整。
晶体管单元和中间级边缘信号可分别由一个晶体管单元和一个中间级边缘信号配置。举例来说，可在电压上升段和电压下降段两者中使用一个晶体管单元以在电压上升段和电压下降段中的每一个中形成中间级电压。
图8B是形成用于控制中间级边缘信号的两个外部端子的电平移位单元的第一示范性图。
参看图8B，通道(816a、816b、……和816n)中的每一个可使用中间级边缘信号RE_R和RE_F形成二级电压上升段和二级电压下降段。此时，电平移位单元214具有两个外部端子，且可通过这两个外部端子接收中间级边缘信号RE_R和RE_F。
电平移位单元214的一个端子可外部连接到产生中间级下降沿信号RE_F的电压源V_RE_F和电阻器，且共同地内部连接到通道(816a、816b、……和816n)中的每一个。
此外，电平移位单元214的另一个端子可外部连接到产生中间级下降沿信号RE_F的电压源V_RE_F和电阻器，且共同地内部连接到通道(816a、816b、……和816n)中的每一个。
此外，通道(816a、816b、……和816n)中的每一个通过使用从相应电压源V_RE_R和V_RE_F接收的中间级边缘信号RE_R和RE_F而形成二级电压上升段和二级电压下降段。
图9到图11是说明形成二级电压上升段和二级电压下降段的时钟信号和时钟控制信号的示范性波形的图。
参看图9，栅极驱动电路与第二时钟控制信号CTRL2的上升沿同步地产生时钟信号(CLK1、CLK2、……、CLKi、CLK(i+1)、……)的第一电压下降段，且与第二时钟控制信号CTRL2的下降沿同步地产生时钟信号(CLK1、CLK2、……、CLKi、CLK(i+1)、……)的第二电压下降段。
举例来说，栅极驱动电路可在形成第二时钟控制信号CTRL2的上升沿的第三时间点Tc产生第(i+1)个时钟信号CLK(i+1)的第一电压下降段，且可在形成第二时钟控制信号CTRL2的下降沿的第二时间点Tb产生第(i+1)个时钟信号CLK(i+1)的第二电压下降段。
一个时钟信号的电压上升段可与另一时钟信号的第二电压下降段同步。
举例来说，第一时钟信号CLK1的电压上升段可形成于形成第一时钟控制信号CTRL1的上升沿的第一时间点Ta，且第i个时钟信号CLKi的第二电压下降段可形成于形成第i个时钟信号CLKi的第二下降沿的第一时间点Ta。以相同方式，第二时钟信号CLK2的电压上升段形成于第二时间点Tb，且为第(i+1)个时钟信号(CLK(i+1))的第二电压下降段的另一第二电压下降段可形成于第二时间点Tb。
此时，第一时钟控制信号CTRL1和第二时钟控制信号CTRL2可为具有相同周期且具有50％的工作循环的PWM信号。
同时，一个时钟信号的电压上升段可与另一时钟信号的第一电压下降段同步。
参看图10，栅极驱动电路(例如，时钟产生单元)与第一时钟控制信号CTRL1的上升沿同步地形成时钟信号的电压上升段。此外，栅极驱动电路与第二时钟控制信号CTRL2的上升沿同步地产生时钟信号(CLK1、CLK2、……、CLKi、CLK(i+1)、……)的第一电压下降段，且与第二时钟控制信号CTRL2的下降沿同步地产生时钟信号(CLK1、CLK2、……、CLKi、CLK(i+1)、……)的第二电压下降段。
当比较图9中显示的实例与图10中显示的实例时，在图9中显示的实例中，第一时钟控制信号CTRL1与第二时钟控制信号CTRL2具有180度的相位差，且在图10中显示的实例中，第一时钟控制信号CTRL1与第二时钟控制信号CTRL2具有相同相位。根据另一方面，在图9中显示的实例中，使第一时钟控制信号CTRL1的上升沿与第二时钟控制信号CTRL2的下降沿同步。然而，在图10中显示的实例中，使第一时钟控制信号CTRL1的上升沿与第二时钟控制信号CTRL2的上升沿同步。
根据以上描述的差异，在图10的实例中，一个时钟信号的电压上升段与为另一时钟信号的第一电压下降段的第一电压下降段同步。
举例来说，第一时钟信号CLK1的上升沿可形成于形成第一时钟控制信号CTRL1的上升沿的第一时间点Ta，且为第i个时钟信号CLKi的第一电压下降段的第一电压下降段可形成于第一时间点Ta。以相同方式，第二时钟信号CLK2的上升沿可形成于第二时间点Tb，且为第(i+1)个时钟信号(CLK(i+1))的第一电压下降段的另一第一电压下降段可形成于第二时间点Tb。
另一方面，栅极驱动电路(例如，时钟产生单元)可针对相应时钟信号在两个级中产生电压上升段和/或电压下降段。
参看图11，栅极驱动电路与第一时钟控制信号CTRL1的上升沿同步地形成为时钟信号(CLK1、CLK2、……、CLKi、CLK(i+1)、……)中的每一个的第一电压上升段的第一电压上升段，且与第二时钟控制信号CTRL2的下降沿同步地产生为时钟信号(CLK1、CLK2、……、CLKi、CLK(i+1)、……)中的每一个的第二电压上升段的第二电压上升段。此外，栅极驱动电路与第二时钟控制信号CTRL2的上升沿同步地形成为时钟信号(CLK1、CLK2、……、CLKi、CLK(i+1)、……)中的每一个的第一电压下降段的另一第一电压下降段，且与第二时钟控制信号CTRL2的下降沿同步地形成为时钟信号(CLK1、CLK2、……、CLKi、CLK(i+1)、……)中的每一个的第二电压下降段的另一第二电压下降段。
在图11的实例中，将一个时钟信号的第一电压上升段与另一时钟信号的第一电压下降段同步，且将一个时钟信号的第二电压上升段与另一时钟信号的第二电压下降段同步。
作为具体实例，第一时钟信号CLK1的第一电压上升段与第i个时钟信号CLKi的第一电压下降段在第一时间点Ta相互同步，且第一时钟信号CLK1的第二电压上升段与第i个时钟信号CLKi的第二电压下降段在第三时间点Tc相互同步。以相同方式，第二时钟信号CLK2的第一电压上升段与第(i+1)个时钟信号(CLK(i+1))的第一电压下降段在第二时间点Tb相互同步。
同时，栅极驱动电路中包含的栅极驱动信号供应单元可使用面板中栅极(Gate InPanel；GIP)方法形成。在此情况下，发射时钟信号所通过的时钟线的部分也可形成于显示面板中。此时，由于时钟线直接耦合到相邻电极，因此可进一步出现归因于时钟信号的噪声问题。
图12是说明时钟产生单元和栅极驱动信号供应单元的布置的实例的图。
参看图12，时钟产生单元210可安置于显示面板110外侧，且栅极驱动信号供应单元220可安置于显示面板上。此外，显示面板110可包含时钟信号发射到的多个时钟线(CL1、CL2、……、CLn)。形成于显示面板110上的时钟线(CL1、CL2、……、CLn)不仅耦合到栅极线(GL1、GL2、……、GLm)，而且还通过电容耦合到其它相邻电极，使得在相邻电极或相邻元件中可进一步出现噪声问题。
在此GIP方案中，栅极驱动电路可通过使多个时钟信号中的一个时钟信号的电压上升段与另一时钟信号的电压下降段同步来使噪声问题最小化。
在以上实施例中，已描述用于通过使用两个时钟控制信号产生多个时钟信号的时钟产生单元的实例。然而，不同于所述实施例，时钟产生单元可接收数目与多个时钟信号相同的多个时钟控制信号，以便产生时钟信号。
图13是根据另一实施例的栅极驱动电路的框图。
参看图13，栅极驱动电路1300包括时钟产生单元1310和栅极驱动信号供应单元220。时钟产生单元1310可接收多个时钟控制信号(CLKS1、CLKS2、……、CLKSn)，其数目与多个时钟信号(CLK1、CLK2、……、CLKn)相同，且移位时钟控制信号(CLKS1、CLKS2、……、CLKSn)的电压电平，以便产生时钟信号(CLK1、CLK2、……、CLKn)。
栅极驱动电路1300可产生多个时钟信号(CLK1、CLK2、……、CLKn)，使得所述多个时钟信号(CLK1、CLK2、……、CLKn)中的一个时钟信号的电压上升段(例如，上升沿)和另一时钟信号的电压下降段(例如，下降沿)相互同步。此时，当时钟控制信号(CLKS1、CLKS2、……、CLKSn)中的一个时钟控制信号的上升沿被控制以与另一时钟控制信号的下降沿同步时，栅极驱动电路1300可按仅仅移位时钟控制信号(CLKS1、CLKS2、……、CLKSn)的电压电平的此方式来产生时钟信号(CLK1、CLK2、……、CLKn)。
时钟控制信号(CLKS1、CLKS2、……、CLKSn)可从定时控制器接收，且定时控制器可执行控制使得多个时钟控制信号(CLKS1、CLKS2、……、CLKSn)中的一个时钟控制信号的上升沿与另一时钟控制信号的下降沿同步。
同时，当栅极线中形成的电压电平改变时，可将在栅极线与相邻电极之间形成的电容中充电的电荷放电以在放电路径中产生热量。另一方面，当在栅极线与相邻电极之间形成的电容未用电荷充电时，可消耗大量电力，以便改变栅极线的电压电平。
根据本发明的实施例的显示装置更包含包含用于连接两个栅极线的至少一个晶体管的连接晶体管单元，且可在连接晶体管单元的控制下控制形成于栅极线与相邻电极之间的电容的电荷。
图14是说明用于连接栅极线的连接晶体管单元的布置的图。
参看图14，用于连接两个栅极线GL1与GL2的连接晶体管单元1410可安置于显示面板110上。
在图14的实例中，将连接晶体管单元1410显示为由一个晶体管TR配置，但连接晶体管单元1410可更包含除了晶体管TR以外的其它元件。举例来说，并联或串联连接的多个晶体管可安置于连接晶体管单元1410中，且用于控制晶体管的开/关或控制晶体管的开/关时间的额外元件可进一步包含于其中。
在图14中，在第k个栅极线GLk与共同电极COM之间施加正电压Vp。此外，在第1个栅极线GL1与共同电极COM之间施加负电压Vn。
在于第k个栅极线GLk与共同电极COM之间施加正电压Vp的状态中，当通过连结到第k个栅极线GLk的第i个时钟线CLi供应具有电压下降段(例如，下降沿)的第i个时钟信号CLKi时，第i个时钟信号CLKi必须将在第k个栅极线GLk与共同电极COM之间充电的所有电荷放电。此时，由于在第k个栅极线GLk与共同电极COM之间充电的电荷通过第k个栅极线GLk和第i个时钟线CLi放电，因此在长放电路径中可出现热量产生和噪声问题。
在于第1个栅极线GL1与共同电极COM之间施加负电压Vn的状态中，当通过连结到第1个栅极线GL1的第j个时钟线CLj供应具有电压下降段(例如，上升沿)的第j个时钟信号CLKj时，第j个时钟信号CLKj必须对在第1个栅极线GL1与共同电极COM之间的电容充分充电。此时，由于通过第1个栅极线GL1和第j个时钟线CLi对在第1个栅极线GL1与共同电极COM之间充电的电荷充电，因此其可在长充电路径中造成大量功率消耗、热量产生和噪声问题。
连接晶体管单元1410可安置于显示面板110上以便缩短用于栅极线与相邻电极之间的电容的充电和放电路径，且解决功率消耗、热量产生和噪声问题。连接晶体管单元1410临时连接正电压Vp施加到的栅极线GLk与负电压Vn施加到的栅极线GL1，使得在其间共享两个栅极线GLk与GL1之间的电荷。当在两个栅极线GLk与GL1之间共享电荷时，电荷的仅少量变化使具有上升沿或下降沿的时钟信号能够被转移。
连接晶体管单元1410可安置于两个栅极线之间。两个栅极线可邻近，但可位于远处。
连接晶体管单元1410可位于显示面板110中。明确地说，在GIP结构中，连接晶体管单元1410可安置于输出栅极驱动信号所来自的端子之间。然而，连接晶体管单元1410可安置于另一位置处。举例来说，连接晶体管单元1410可位于位于显示面板110外的栅极驱动器中。
用于控制连接晶体管单元1410的接通/断开的栅极信号GS可同步到时钟信号CLKi和CLKj的上升沿或下降沿。
图15是说明图14中显示的时钟信号和栅极信号的波形的图。
参看图15，用于控制连接晶体管单元的栅极信号GS在段Ton(其为用于时钟信号CLKi的电压上升段和用于时钟信号CLKj的电压下降段)中具有接通电压。
为用于时钟信号CLKi的电压上升段和用于时钟信号CLKj的电压下降段的段Ton可为从时钟信号CLKi和CLKj的电压变化的开始时间点到电压变化的完成时间点的段，且可为在电压变化时间点前后(上升沿和下降沿)具有某一容限的周期。
栅极信号GS可在栅极驱动电路中产生，且明确地说，当栅极驱动电路具有GIP结构时，可与GIP电路中的时钟信号CLKi和CLKj的上升沿或下降沿同步地产生栅极信号GS。
栅极驱动电路可通过控制时钟信号CLKi和CLKj的电压上升段或时钟信号CLKi和CLKj的电压下降段中的连接晶体管单元来连接两个栅极线。
另一方面，作为额外实施例，将描述在栅极驱动电路的相应通道中包含的晶体管单元相互连接的实施例。
图16显示栅极驱动电路的相应通道中包含的晶体管单元相互连接的实施例。
每一通道中包含的晶体管单元1610可用以在电压上升段(例如，上升沿)或电压下降段(例如，下降沿)中形成中间级电压。在参看图8A-图8B描述的实施例中，已描述当晶体管单元接通同时连接到表示中间级电压的直流电压时将中间级电压的时钟信号输出到每一通道的晶体管单元的实例。图16中显示的实例是不将直流电压供应到晶体管单元1610的实施例。
参看图16，栅极驱动电路中包含的两个通道1616i和1616j的输出可由每一通道中包含的晶体管单元1610相互连接。此外，在第i个通道1616i时钟信号的电压下降段和第j个通道1616j时钟信号的电压上升段，晶体管单元1610接通，且第i个通道1616i的时钟信号和第j个通道1616i的时钟信号可形成中间级电压。
作为具体实例，当第i个通道1616i输出高电压VGH、第j个通道1616j输出低电压VGL且每一通道中包含的晶体管单元1610在具体时间Ts内接通时，第i个通道1616i的输出CLKi具有从高电压VGH状态降低的电压，且第j个通道1616j的输出CLKj具有从低电压VGL状态上升的电压，且两个输出CLKi和CLKj变为中间级电压。当通过阻抗连接每一晶体管单元1610时，可根据阻抗值调整电压变化的斜度。
栅极驱动电路可以此方式在两个级中形成电压上升段和电压下降段。
图17是形成用于控制中间级边缘信号的两个外部端子的电平移位单元的示范性图。
参看图17，相应通道(816a、816b、……、816n)在相互连接时形成中间级电压。此时，电平移位单元214具有两个外部端子，且两个外部端子通过电阻器相互连接。
通道(816a、816b、……、816n)包含形成中间级下降沿的第一晶体管单元(812a、812b、……、812n)和形成中间级上升沿的第二晶体管单元(814a、814b、……、814n)。
此外，位于不同通道中的第一晶体管单元(812a、812b、……、812n)和第二晶体管单元(814a、814b、……、814n)相互连接，由此在相应通道(816a、816b、……、816n)中形成中间级电压。举例来说，当第一通道816a输出高电压VGH时，第二通道816b输出低电压VGL，且第一通道816a的第一晶体管单元812a和第二通道816b的第二晶体管单元814b在具体时间Ts内接通，第一通道816a的输出CLK1具有从高电压VGH状态降低的电压，且第二通道816b的输出CLK2具有从低电压VGL状态上升的电压，且两个输出CLK1和CLK2变为中间级电压。此外，可根据连接到外部终端的阻抗值调整电压改变的斜度。
在上文中，已描述本发明的实施例。根据实施例，将一个时钟信号的电压上升段与另一时钟信号的电压下降段同步，使得可使已在相邻电极(例如，共同电极)处出现的噪声衰减。此外，存在通过控制连接晶体管和类似者来改善功率消耗、热量产生、噪声问题和类似者的效应。
此外，由于例如“包含”、“包括”和“具有”的术语意味着可能存在一或多个对应组件(除非具体地描述为相反情形)，因此其应解释为可包含一或多个其它组件。为技术、科学或其它术语的所有术语与所属领域的技术人员所理解的意义一致，除非有相反定义。如词典中所见的普通术语应在有关技术著作的上下文中加以解释，不应过于理想化，也不应脱离实际，除非本发明明确地对其那样定义。
尽管已为了说明性目的描述了本发明的优选实施例，但所属领域的技术人员将了解，在不脱离如在所附权利要求书中所揭示的本发明的范围和精神的情况下，各种修改、添加与取代是可能的。因此，在本发明中揭示的实施例希望说明本发明的技术理念的范围，且本发明的范围不受所述实施例限制。应基于所附权利要求书按包含在等效于权利要求书的范围内的所有技术理念属于本发明的此方式来解释本发明的范围。

Claims (17)

1.一种栅极驱动电路，其特征在于，包括：
控制信号接收单元，用于从定时控制器接收第一时钟控制信号和第二时钟控制信号；
电平移位单元，用于产生具有与所述第一时钟控制信号和所述第二时钟控制信号的电压电平不同的电压电平的多个时钟信号，所述多个时钟信号中的每一个包含与所述第一时钟控制信号同步形成的至少一个电压上升段，和与所述第二时钟控制信号同步形成的至少一个电压下降段；以及
栅极驱动信号供应单元，用于将根据所述多个时钟信号产生的栅极驱动信号供应到安置于显示面板上的多个栅极线，
其中所述栅极线中的每一个通过电容耦合到安置于所述显示面板上的一个电极，且所述多个时钟信号中的一个时钟信号的一个电压上升段与另一个时钟信号的一个电压下降段同步。
2.根据权利要求1所述的栅极驱动电路，其中所述电平移位单元通过电阻器在第一电压上升段中将输出每一时钟信号所来自的节点连接到中间电压，且在第二电压上升段中将所述节点连接到高电压。
3.根据权利要求1所述的栅极驱动电路，其中所述电平移位单元在所述一个时钟信号的所述一个电压上升段和所述另一个时钟信号的所述一个电压下降段中，通过电阻器连接输出所述一个时钟信号所来自的节点与输出所述另一个时钟信号所来自的节点。
4.根据权利要求1所述的栅极驱动电路，其中所述至少一个电压上升段的第一电压上升段与所述第一时钟控制信号的上升沿同步地形成，且第二电压上升段与所述第一时钟控制信号的下降沿同步地形成。
5.根据权利要求1所述的栅极驱动电路，其中所述至少一个电压下降段的第一电压下降段与所述第二时钟控制信号的上升沿同步地形成，且第二电压下降段与所述第二时钟控制信号的下降沿同步地形成。
6.根据权利要求5所述的栅极驱动电路，其中所述一个时钟信号的所述一个电压上升段与所述另一个时钟信号的所述第一电压下降段或所述第二电压下降段同步。
7.根据权利要求6所述的栅极驱动电路，其中所述第一时钟控制信号和所述第二时钟控制信号为50％工作的脉冲宽度调制信号。
8.根据权利要求1所述的栅极驱动电路，其中所述多个时钟信号具有在两个级中形成的第一电压上升段和第二电压上升段，且具有在两个级中形成的第一电压下降段和第二电压下降段，且
所述一个时钟信号的所述第一电压上升段和所述第二电压上升段分别与所述另一个时钟信号的所述第一电压下降段和所述第二电压下降段同步。
9.根据权利要求1所述的栅极驱动电路，其中所述另一个时钟信号的一个电压上升段与所述一个时钟信号的一个电压下降段同步。
10.一种电平移位器，其特征在于，包括：
控制信号接收单元，用于从定时控制器接收第一时钟控制信号和第二时钟控制信号；以及
电平移位单元，用于产生具有与所述第一时钟控制信号和所述第二时钟控制信号的电压电平不同的电压电平的多个时钟信号，所述多个时钟信号中的每一个包含与所述第一时钟控制信号同步形成的至少一个电压上升段，和与所述第二时钟控制信号同步形成的至少一个电压下降段，
其中将根据所述多个时钟信号产生的栅极驱动信号供应到安置于显示面板上的多个栅极线，
所述栅极线中的每一个通过电容耦合到安置于所述显示面板上的一个电极，且
所述多个时钟信号中的一个时钟信号的一个电压上升段与另一个时钟信号的一个电压下降段同步。
11.根据权利要求10所述的电平移位器，其中所述一个时钟信号的所述一个电压上升段与所述第一时钟控制信号的上升沿同步，所述另一个时钟信号的所述一个电压下降段与所述第二时钟控制信号的下降沿同步，且所述第一时钟控制信号的所述上升沿和所述第二时钟控制信号的所述下降沿相互同步。
12.根据权利要求10所述的电平移位器，其中所述第一时钟控制信号和所述第二时钟控制信号为具有相同周期的脉冲宽度调制信号。
13.一种显示装置，其特征在于，包括：
定时控制器，用于发射第一时钟控制信号和第二时钟控制信号；
显示面板，在其上布置通过电容耦合到一个电极的多个栅极线；以及
栅极驱动电路，用于产生具有与所述第一时钟控制信号和所述第二时钟控制信号的电压电平不同的电压电平的多个时钟信号，所述多个时钟信号中的每一个包含与所述第一时钟控制信号同步形成的至少一个电压上升段和与所述第二时钟控制信号同步形成的至少一个电压下降段，且用于将根据所述多个时钟信号产生的栅极驱动信号供应到所述多个栅极线，
其中所述多个时钟信号中的一个时钟信号的一个电压上升段与另一个时钟信号的一个电压下降段同步。
14.根据权利要求13所述的显示装置，其中所述栅极驱动电路包括：
时钟产生单元，用于产生所述多个时钟信号；以及
栅极驱动信号供应单元，用于根据所述多个时钟信号产生所述栅极驱动信号，和将所述栅极驱动信号供应到所述栅极线，
其中所述栅极驱动信号供应单元安置于所述显示面板上，且所述时钟产生单元安置于所述显示面板的外部，且
所述显示面板包括发射所述多个时钟信号所通过的多个时钟线。
15.根据权利要求13所述的显示装置，其中所述显示面板更包括用于连接两个栅极线的连接晶体管单元，且
所述栅极驱动电路控制所述多个时钟信号的一个电压上升段或一个电压下降段中的所述连接晶体管单元，以便连接所述两个栅极线。
16.根据权利要求13所述的显示装置，其中共同电极安置于所述显示面板上，且所述共同电极与所述栅极线通过电容相互耦合。
17.根据权利要求13所述的显示装置，其中用于输出所述一个时钟信号的通道和用于输出所述另一个时钟信号的通道由每一通道中包含的晶体管单元相互连接，且
所述一个时钟信号和所述另一个时钟信号形成中间级电压，同时所述晶体管单元在所述一个时钟信号的一个电压上升段和所述另一个时钟信号的一个电压下降段中接通。
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