KR102193053B1

KR102193053B1 - 표시 패널

Info

Publication number: KR102193053B1
Application number: KR1020130167495A
Authority: KR
Inventors: 이용순; 이상곤
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-12-30
Filing date: 2013-12-30
Publication date: 2020-12-21
Also published as: US9711075B2; US20150187247A1; KR20150078262A

Abstract

본 발명은 게이트선 및 데이터선을 포함하는 표시 영역, 및 게이트선의 일단에 연결되고, 복수의 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하는 게이트 구동부를 포함하며, 상기 복수의 스테이지는 적어도 두 개의 스테이지 그룹을 포함하며, 각 스테이지 그룹은 클록 신호 및 클록 바 신호를 포함하는 한 쌍의 클록 신호를 인가받으며, 상기 한 쌍의 클록 신호는 한 프레임 중 일정 기간 동안 스윙하지 않는 표시 장치에 대한 것이다.

Description

표시 패널{DISPLAY PANEL}

본 발명은 표시 패널에 관한 것으로, 표시 패널에 집적된 게이트 구동부를 가지는 표시 패널에 대한 것이다.

표시 패널 중에서 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 패널은 액정 표시 장치외에도 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치 등이 있다.

이러한 표시 장치에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감되는 장점이 있다.

그렇지만, 이와 같이 집적된 게이트 구동부의 내부에 형성된 박막 트랜지스터는 그 개수가 많고 크기가 커서 내부에 기생하는 기생 용량도 크다. 그 결과 기생 용량으로 인한 소비 전력이 증가하는 단점이 있다.

본 발명이 이루고자 하는 기술적 과제는 표시 패널에 실장된 게이트 구동부에서 소비하는 소비 전력이 작은 표시 패널을 제공하고자 한다.

이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 표시 패널은 게이트선 및 데이터선을 포함하는 표시 영역, 및 게이트선의 일단에 연결되고, 복수의 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하는 게이트 구동부를 포함하며, 상기 복수의 스테이지는 적어도 두 개의 스테이지 그룹을 포함하며, 각 스테이지 그룹은 클록 신호 및 클록 바 신호를 포함하는 한 쌍의 클록 신호를 인가받으며, 상기 한 쌍의 클록 신호는 한 프레임 중 일정 기간 동안 스윙하지 않는다.

상기 각 스테이지 그룹에 인가되는 상기 한 쌍의 클록 신호의 주기는 동일할 수 있다.

상기 복수의 스테이지는 제1 스테이지 그룹과 제2 스테이지 그룹으로 구분되며, 상기 제1 스테이지 그룹은 한 쌍의 제1 클록 신호 중 하나의 클록 신호를 교대로 인가 받으며, 상기 제2 스테이지 그룹은 한 쌍의 제2 클록 신호 중 하나의 클록 신호를 교대로 인가받을 수 있다.

상기 제1 스테이지 그룹에 속하는 스테이지의 개수와 상기 제2 스테이지 그룹에 속하는 스테이지 개수는 동일할 수 있다.

상기 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간은 각각 반 프레임씩이며, 상기 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간은 각각 반 프레임씩일 수 있다.

상기 한 쌍의 제1 클록 신호의 상기 클록 신호가 인가되는 구간과 상기 한 쌍의 제2 클록 신호의 상기 클록 신호가 인가되는 구간은 서로 중첩하지 않을 수 있다.

상기 한 쌍의 제1 클록 신호의 상기 클록 신호가 인가되는 구간의 상기 클록 신호의 주기와 상기 한 쌍의 제2 클록 신호의 상기 클록 신호가 인가되는 구간의 상기 클록 신호의 주기는 서로 동일할 수 있다.

상기 제1 스테이지 그룹에 상기 한 쌍의 제1 클록 신호를 전달하는 배선은 상기 제2 스테이지 그룹에 상기 한 쌍의 제2 클록 신호를 전달하는 배선보다 짧을 수 있다.

상기 제1 스테이지 그룹에 속하는 스테이지의 개수와 상기 제2 스테이지 그룹에 속하는 스테이지 개수는 다를 수 있다.

상기 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 상기 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하며, 상기 클록 신호가 인가되는 구간의 크기는 해당하는 스테이지 그룹에 속한 스테이지 개수와 비례할 수 있다.

상기 제1 스테이지 그룹에 속하는 스테이지와 상기 제2 스테이지 그룹에 속하는 스테이지는 교대로 배치되어 있을 수 있다.

상기 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 상기 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하며, 상기 한 쌍의 제1 클록 신호 또는 상기 한 쌍의 제2 클록 신호는 한 프레임 내에서 상기 클록 신호가 인가되는 구간의 사이에 스윙하지 않는 구간이 위치할 수 있다.

상기 복수의 스테이지는 제1 스테이지 그룹, 제2 스테이지 그룹 및 제3 스테이지 그룹으로 구분되며, 상기 제1 스테이지 그룹은 한 쌍의 제1 클록 신호 중 하나의 클록 신호를 교대로 인가 받으며, 상기 제2 스테이지 그룹은 한 쌍의 제2 클록 신호 중 하나의 클록 신호를 교대로 인가받고, 상기 제3 스테이지 그룹은 한 쌍의 제3 클록 신호 중 하나의 클록 신호를 교대로 인가받을 수 있다.

상기 제1 스테이지 그룹에 속하는 스테이지의 개수, 상기 제2 스테이지 그룹에 속하는 스테이지 개수 및 상기 제3 스테이지 그룹에 속하는 스테이지의 개수는 동일할 수 있다.

상기 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 상기 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 상기 한 쌍의 제3 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하며, 상기 한 쌍의 제1 클록 신호의 상기 클록 신호가 인가되는 구간, 상기 한 쌍의 제2 클록 신호의 상기 클록 신호가 인가되는 구간 및 상기 한 쌍의 제3 클록 신호의 상기 클록 신호가 인가되는 구간은 서로 중첩하지 않을 수 있다.

상기 스테이지의 출력은 후단에 위치하는 상기 스테이지에 인가될 수 있다.

상기 스테이지의 출력은 전단에 위치하는 상기 스테이지에 인가될 수 있다.

상기 스테이지의 출력은 전전단에 위치하는 상기 스테이지에 인가될 수 있다.

이상과 같이 게이트 구동부 내의 각 스테이지에 인가되는 클록 신호가 한 프레임 중 일정 구간에서는 스윙하지 않도록 하여 각 스테이지에서 소비되는 소비 전력을 줄여 표시 패널의 소비 전력을 줄인다.

도 1은 본 발명의 실시예에 따른 따른 표시 패널의 평면도이다.
도 2는 본 발명의 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.
도 3은 도 2의 실시예에 따른 게이트 구동부에 인가되는 신호 파형을 도시한 파형도이다.
도 4는 도 2의 실시예에 따른 게이트 구동부의 출력을 도시한 도면이다.
도 5 내지 도 7은 도 2의 실시예에서 도 3의 파형을 인가하여 출력을 시뮬레이션한 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 게이트 구동부의 구조 및 여기에 인가되는 파형도이다.
도 11 및 도 12는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 구조 및 여기에 인가되는 파형도이다.
도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 구조 및 여기에 인가되는 파형도이다.
도 15 및 도 16은 본 발명의 또 다른 실시예에 따른 게이트 구동부의 구조 및 여기에 인가되는 파형도이다.
도 17 및 도 18은 본 발명의 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 표시 장치에 대하여 도 1을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 따른 표시 패널의 평면도이다.

도 1을 참고하면, 본 발명의 한 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선에 게이트 전압을 인가하는 게이트 구동부(500)를 포함한다. 한편, 표시 영역(300)의 데이터선은 표시 패널(100)에 부착된 가요성 인쇄 회로막(FPC; flexible printed circuit film; 450) 따위의 필름의 위에 형성된 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받는다. 한편, 게이트 구동부(500) 및 데이터 드라이버 IC(460)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450) 따위의 필름 외측에는 인쇄 회로 기판(PCB; printed circuit board)이 형성되어 신호 제어부(600)로부터의 신호를 데이터 드라이버 IC(460) 및 게이트 구동부(500)로 전달한다. 신호 제어부(600)에서 제공되는 신호로는 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2), 스캔 개시 신호(STVP) 등의 신호와 특정 레벨의 저 전압(Vss1)을 제공하는 신호를 포함한다. 실시예에 따라서는 저전압이 복수개 일 수 있다. 여기서, 한 쌍의 클록 신호는 클록 신호(CKV)와 클록 바 신호(CKVB)를 포함하며, 클록 신호(CKV)와 클록 바 신호(CKVB)는 동일한 주기를 가지며, 위상이 반전되어 있다.

표시 영역(300)에는 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)을 포함하며, 다수의 게이트선(G1-Gn) 및 다수의 데이터선(D1-Dm)은 절연되어 교차되어 있다.

표시 영역(300)은 복수의 화소(PX)를 포함한다. 화소(PX)는 표시 패널이 액정 표시 패널인 경우에는 박막 트랜지스터와 액정 커패시터를 포함하며, 유기 발광 표시 장치인 경우에는 박막 트랜지스터, 구동 트랜지스터 및 유기 발광 다이오드를 포함할 수 있다. 또한, 액정 표시 패널 및 유기 발광 표시 패널 외의 다른 평판 표시 패널도 사용될 수 있다.

각 화소(PX)에는 해당 화소에 데이터 전압이 인가되도록 하는 박막 트랜지스터를 포함할 수 있다. 이 때, 박막 트랜지스터의 제어 단자는 하나의 게이트선에 연결되며, 박막 트랜지스터의 입력 단자는 하나의 데이터선에 연결되며, 박막 트랜지스터의 출력 단자는 화소 전극으로 인가된다. 액정 표시 패널에서의 화소 전극은 액정 커패시터의 일측 단자이며, 유기 발광 표시 장치의 화소 전극은 유기 발광 다이오드의 일단으로 전류를 흐르도록 하는 구동 트랜지스터를 제어하는 역할을 할 수 있다. 화소 전극의 위치는 화소(PX)의 구조에 따라서 다양할 수 있다.

다수의 데이터선(D1-Dm)은 데이터 드라이버 IC(460)로부터 데이터 전압을 인가 받으며, 다수의 게이트선(G1-Gn)은 게이트 구동부(500)로부터 게이트 전압을 인가 받는다.

데이터 드라이버 IC(460)는 표시 패널(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터선(D1-Dm)과 연결되어 있는데, 도 1의 실시예에서는 데이터 드라이버 IC(460)가 표시 패널(100)의 상측에 위치하는 실시예를 도시하고 있다.

게이트 구동부(500)는 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2), 스캔 개시 신호(STVP) 및 게이트 오프 전압에 준하는 제1 저전압(Vss1)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 게이트선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다.

게이트 구동부(500)로 인가되는 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2), 스캔 개시 신호(STVP) 및 제1 저전압(Vss1) 은 도 1에서와 같이 데이터 드라이버 IC(460)가 위치하는 가요성 인쇄 회로막(450) 중 가장 게이트 구동부(500)와 가까운 가요성 인쇄 회로막(450)을 통하여 게이트 구동부(500)로 인가된다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)따위의 필름으로 전달된다.

본 발명의 실시예에 따른 게이트 구동부(500)는 복수의 스테이지를 포함하며, 복수의 스테이지는 적어도 두 개의 스테이지 그룹으로 구분된다. 각 스테이지 그룹은 클록 신호 및 클록 바 신호를 포함하는 한 쌍의 클록 신호를 인가 받는다. 또한, 한 쌍의 클록 신호는 한 프레임 중 일정 기간 동안 스윙하지 않는다.

이상에서는 표시 장치의 전체적인 구조에 대하여 살펴보았다.

이하에서는 본 발명과 관련된 게이트 구동부(500) 및 게이트선(G1-Gn)을 중심으로 살펴본다.

도 2는 본 발명의 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.

도 2에서는 게이트 구동부(500)를 블록화하여 상세하게 도시하고 있으며, 일부 스테이지(8개의 스테이지)와 게이트선만을 도시하고 있다.

이하 게이트 구동부(500)를 살펴본다.

게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)를 포함한다. 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 하나의 입력 단자(STVP 또는 전단 스테이지의 출력이 입력되는 단자) 및 하나의 클록 입력 단자(CKV1, CKVB1, CKV2, CKVB2 중 하나의 클록이 입력되는 단자)를 포함한다. 도시하지 않았지만, 게이트 오프 전압에 준하는 제1 저전압(Vss1)을 인가받는 단자를 포함할 수 있다. 또한, 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 게이트 전압을 출력하는 게이트 전압 출력 단자를 포함한다. 실시예에 따라서는 게이트 전압에 준하는 전달 신호를 출력하는 출력 단자나 스테이지에 포함되어 있는 인버터의 출력 신호를 스테이지 외부로 출력하는 출력 단자를 더 포함할 수 있다.

각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 게이트선과 일대일로 연결되어 있으며, 각 스테이지의 출력이 게이트 전압으로 인가된다.

각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 입력 단자를 통하여 입력된 신호에 의하여 동작을 개시하며, 입력되는 클록 신호에 따라서 부스트 업 동작을 통하여 높은 레벨의 게이트 온 전압을 생성한다. 여기서 입력 단자를 통하여 입력되는 신호는 전단 스테이지의 게이트 전압이다. 다만, 첫번째 스테이지(STAGE #1)는 전단 스테이지가 없으므로 별도의 스캔 개시 신호(STVP)를 인가받는다. 즉, 게이트 구동부(500)는 스캔 개시 신호(STVP)에 의하여 순차적으로 게이트 온 전압을 출력하게 된다.

도 2의 실시예에 따른 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 한 쌍의 제1 클록 신호(CKV1, CKVB1)와 한 쌍의 제2 클록 신호(CKV2, CKVB2) 중 하나를 인가받는다. 즉, 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 한 쌍의 제1 클록 신호(CKV1, CKVB1)를 인가받는 제1 스테이지 그룹과 한 쌍의 제2 클록 신호(CKV2, CKVB2)를 인가받는 제2 스테이지 그룹으로 구분된다.

도 2의 실시예에서는 총 8개의 스테이지만이 도시되어 있으며, 제1 스테이지 그룹에는 첫번째 스테이지부터 4번째 스테이지까지 속하며, 제2 스테이지 그룹에는 5번째 스테이지부터 8번째 스테이지까지 속한다. 즉, 도 2의 실시예에서는 총 게이트선을 둘로 나누어 전반의 게이트선과 연결된 스테이지는 제1 스테이지 그룹에 속하고, 후반의 게이트선과 연결된 스테이지는 제2 스테이지 그룹에 속한다. 도 2의 실시예에 따르면, 1080개의 게이트선을 가지는 표시 패널의 경우에는 540개씩 제1 스테이지 그룹과 제2 스테이지 그룹에 속할 수 있다.

제1 스테이지 그룹에 속하는 4개의 스테이지는 한 쌍의 제1 클록 신호(CKV1, CKVB1)에 속하는 두 개의 클록 신호가 교대로 연결되어 있다. 즉, 첫번째 스테이지에는 CKV1 클록 신호가 인가되며, 두번째 스테이지에는 CKVB1 클록 신호가 인가되고, 세번째 스테이지에는 CKV1 클록 신호가 인가되며, 네번째 스테이지에는 CKVB1 클록 신호가 인가된다

여기서, CKV1 클록 신호와 CKVB1 클록 신호는 위상이 반대이고, 한 프레임 중 일정 기간 동안 전압 레벨이 스윙하지 않고 일정한 레벨을 가질 수 있다.

한편, 제2 스테이지 그룹에 속하는 4개의 스테이지는 한 쌍의 제2 클록 신호(CKV2, CKVB2)에 속하는 두 개의 클록 신호가 교대로 연결되어 있다. 즉, 다섯번째 스테이지에는 CKV2 클록 신호가 인가되며, 여섯번째 스테이지에는 CKVB2 클록 신호가 인가되고, 일곱번째 스테이지에는 CKV2 클록 신호가 인가되며, 여덟번째 스테이지에는 CKVB2 클록 신호가 인가된다

여기서, CKV2 클록 신호와 CKVB2 클록 신호는 위상이 반대이고, 한 프레임 중 일정 기간 동안 전압 레벨이 스윙하지 않고 일정한 레벨을 가질 수 있다.

이하에서는 도 3을 통하여 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)에 인가되는 신호의 파형을 살펴본다.

도 3은 도 2의 실시예에 따른 게이트 구동부에 인가되는 신호 파형을 도시한 파형도이다.

도 3에서는 게이트 구동부(500)로 인가되는 스캔 개시 신호(STVP), 한 쌍의 제1 클록 신호(CKV1, CKVB1) 및 한 쌍의 제2 클록 신호(CKV2, CKVB2)과 함께 이들 신호의 기초가 되는 STV 신호 및 CPV1, CPV2 신호도 도시되어 있다.

먼저 STV 신호는 시작 전압 신호(start voltage signal)로 한 프레임을 결정하는 신호이며, 스캔 개시 신호(STVP)와 동일한 위상 및 주기를 가질 수 있다. 즉, 게이트 구동부(500)에 인가되는 스캔 개시 신호(STVP)는 STV 신호를 기초로 생성되며, 동일한 신호가 사용될 수도 있다.

한편, CPV1 및 CPV2 신호는 클록 신호를 설정하는 신호로, 한 프레임 중 일정 기간 동안 전압 레벨이 스윙하지 않고 일정한 레벨을 가진다. 도 3의 실시예에서는 한 프레임의 반인 반프레임 동안 스윙하지 않는다. CPV1 및 CPV2 신호는 연속적인 CPV 신호에서 일정 기간(반 프레임)동안 해당 신호가 스크린되어 생성될 수 있다. CPV1 및 CPV2 신호는 각각 한 쌍의 제1 클록 신호(CKV1, CKVB1) 및 한 쌍의 제2 클록 신호(CKV2, CKVB2)의 기초 신호가 된다. 즉, 한 쌍의 제1 클록 신호(CKV1, CKVB1)는 CPV1 신호에 기초하여 생성되며, CPV1 신호의 상승 에지(rising edge)마다 클록 신호가 반전하며, CKV1과 CKVB1은 서로 위상이 반대되도록 생성한다. 또한, CPV1 신호의 레벨이 일정한 경우에는 상승 에지가 없으므로 한 쌍의 제1 클록 신호(CKV1, CKVB1)도 반 프레임 동안 스윙하지 않고 일정한 레벨을 가진다. 또한, 한 쌍의 제2 클록 신호(CKV2, CKVB2)는 CPV2 신호에 기초하여 생성되며, CPV2 신호의 상승 에지(rising edge)마다 클록 신호가 반전하며, CKV2과 CKVB2은 서로 위상이 반대되도록 생성한다. 또한, CPV2 신호의 레벨이 일정한 경우에는 상승 에지가 없으므로 한 쌍의 제2 클록 신호(CKV2, CKVB2)도 반 프레임 동안 스윙하지 않고 일정한 레벨을 가진다.

CPV1 및 CPV2 신호는 서로 중첩하지 않고 동일한 주기를 가진다. 즉, CPV1 및 CPV2 신호를 합하면, 주기가 일정한 하나의 신호가 생성된다. 그 결과 이들 신호에 따라서 생성되는 한 쌍의 제1 클록 신호(CKV1, CKVB1) 및 한 쌍의 제2 클록 신호(CKV2, CKVB2)도 동일한 주기를 가진다.

도 3에서는 제1 스테이지 그룹이 한 쌍의 제1 클록 신호(CKV1, CKVB1)를 인가받아 동작하는 구간을 front로 도시하고 있으며, 제2 스테이지 그룹이 한 쌍의 제2 클록 신호(CKV2, CKVB2)를 인가받아 동작하는 구간을 back으로 도시하고 있다. 도 3의 실시예에서는 front 구간과 back 구간은 각각 반 프레임씩을 가진다.

본 발명의 실시예에 따른 각 스테이지 그룹에 인가되는 한 쌍의 클록 신호의 주기는 동일한다.

제1 스테이지 그룹은 한 쌍의 제1 클록 신호 중 하나의 클록 신호를 교대로 인가 받으며, 제2 스테이지 그룹은 한 쌍의 제2 클록 신호 중 하나의 클록 신호를 교대로 인가받는다.

제1 스테이지 그룹에 속하는 스테이지의 개수와 제2 스테이지 그룹에 속하는 스테이지 개수는 동일하다.

한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함한다.

도 3의 실시예에서는 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간은 각각 반 프레임씩이며, 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간은 각각 반 프레임씩이다.

또한, 한 쌍의 제1 클록 신호에서 클록 신호가 인가되는 구간의 클록 신호의 주기와 한 쌍의 제2 클록 신호에서 클록 신호가 인가되는 구간의 클록 신호의 주기는 서로 동일하다.

이하에서는 도 3의 신호가 인가된 게이트 구동부(500)에서의 게이트 온 전압의 출력을 도 4를 통하여 살펴본다.

도 4는 도 2의 실시예에 따른 게이트 구동부의 출력을 도시한 도면이다.

도 3의 신호가 인가되는 게이트 구동부(500)의 동작을 살펴보면 아래와 같다.

먼저, 제1 스테이지(STAGE #1)는 클록 입력 단자를 통해 외부로부터 제공되는 CKV1 클록 신호를, 입력 단자를 통해 스캔 개시 신호(STVP)를 입력 받아서 첫 번째 게이트선(G1)으로 게이트 전압 출력 단자를 통하여 게이트 온 전압을 출력한다. 이 때, 출력된 게이트 온 전압은 제2 스테이지(STAGE #2)의 입력 단자로 전달된다. 실시예에 따라서는 게이트 온 전압에 준하는 전달 신호가 제2 스테이지(STAGE #2)로 전달될 수도 있다.

제2 스테이지(STAGE #2)는 클록 입력 단자를 통해 외부로부터 제공되는 CKVB1 클록 신호를, 입력 단자를 통해 제1 스테이지(STAGE #1)의 게이트 온 전압을 입력 받아서, 두 번째 게이트선(G1)으로 게이트 전압 출력 단자를 통하여 게이트 온 전압을 출력한다. 이 때, 출력된 게이트 온 전압은 제3 스테이지(STAGE #3)의 입력 단자로 전달된다. 실시예에 따라서는 게이트 온 전압에 준하는 전달 신호가 제3 스테이지(STAGE #3)로 전달될 수도 있다.

이상과 같은 동작이 반복되어 제1 스테이지 그룹에 속하는 마지막 스테이지(도 2에서는 제4 스테이지)까지 게이트 온 전압을 생성하여 출력한다. 제4 스테이지(STAGE #4)에서 출력된 게이트 온 전압은 제2 스테이지 그룹에 속하는 제5 스테이지(STAGE #5)의 입력 단자로 전달된다. 실시예에 따라서는 게이트 온 전압에 준하는 전달 신호가 제5 스테이지(STAGE #5)로 전달될 수도 있다.

제2 스테이지 그룹에 속하는 제5 스테이지(STAGE #5)는 클록 입력 단자를 통해 외부로부터 제공되는 CKV2 클록 신호를, 입력 단자를 통해 제4 스테이지(STAGE #4)의 게이트 온 전압을 입력 받아서 4 번째 게이트선(G4)으로 게이트 전압 출력 단자를 통하여 게이트 온 전압을 출력한다. 이 때, 출력된 게이트 온 전압은 제5 스테이지(STAGE #5)의 입력 단자로 전달된다. 실시예에 따라서는 게이트 온 전압에 준하는 전달 신호가 제5 스테이지(STAGE #5)로 전달될 수도 있다.

제6 스테이지(STAGE #6)는 클록 입력 단자를 통해 외부로부터 제공되는 CKVB2 클록 신호를, 입력 단자를 통해 제5 스테이지(STAGE #5)의 게이트 온 전압을 입력 받아서, 6 번째 게이트선(G6)으로 게이트 전압 출력 단자를 통하여 게이트 온 전압을 출력한다. 이 때, 출력된 게이트 온 전압은 제7 스테이지(STAGE #7)의 입력 단자로 전달된다. 실시예에 따라서는 게이트 온 전압에 준하는 전달 신호가 제7 스테이지(STAGE #7)로 전달될 수도 있다.

이상과 같은 동작이 반복되어 제2 스테이지 그룹에 속하는 마지막 스테이지(도 2에서는 제8 스테이지)까지 게이트 온 전압을 생성하여 출력한다.

도 4에서 도시하고 있는 바와 같이, 제2 스테이지 그룹에 속하는 제5 스테이지의 게이트 온 전압의 타이밍은 제1 스테이지 그룹에 속하는 제4 스테이지의 게이트 온 전압의 바로 다음 1H에 위치한다. 이는 한 쌍의 제1 클록 신호(CKV1, CKVB1)와 한 쌍의 제2 클록 신호(CKV2, CKVB2)는 주기가 동일하기 때문이다. 즉, 한 쌍의 제1 클록 신호(CKV1, CKVB1)에 속하는 CKV1 클록 신호와 한 쌍의 제2 클록 신호(CKV2, CKVB2)에 속하는 CKV2 클록 신호를 합하면, 위상이 어긋나지 않는 하나의 클록 신호가 되고, 한 쌍의 제1 클록 신호(CKV1, CKVB1)에 속하는 CKVB1 클록 신호와 한 쌍의 제2 클록 신호(CKV2, CKVB2)에 속하는 CKVB2 클록 신호를 합해도, 위상이 어긋나지 않는 하나의 클록 신호가 되기 때문이다.

그러므로, 도 4에서 도시하고 있는 바와 같이 제1 스테이지 그룹과 제2 스테이지 그룹의 게이트 온 출력이 매 1H마다 순차적으로 수행된다.

이하에서는 도 5 내지 도 7을 통하여 이상과 같은 동작이 수행되는지 시뮬레이션한 결과를 살펴본다.

도 5 내지 도 7은 도 2의 실시예에서 도 3의 파형을 인가하여 출력을 시뮬레이션한 도면이다.

도 5에서는 시뮬레이션을 위한 기초 신호(STV, CPV1, CPV2)와 그에 따라 게이트 구동부(500)로 전달되는 신호(STVP, CKV1, CKVB1, CKV2, CKVB2)가 도시되어 있다. 도 5에서는 CKV1와 CKVB1이 서로 합하여 도시되어 있으며, CKV2와 CKVB2도 서로 합하여 도시되어 있다. 또한, 도 5에서는 CPV1, CPV2 신호 및 CKV1, CKVB1, CKV2, CKVB2가 서로 중첩되도록 도시되어 있는데, 이는 각각 시뮬레이션을 위하여 선행하거나 후행하는 신호를 추가하였기 때문이다. 도 5에서 CPV1, CPV2 신호 및 CKV1, CKVB1, CKV2, CKVB2의 위에 네모 박스된 신호만이 실제 동작하는데 사용되는 신호라서 도 3의 파형과 일치한다.

도 5의 신호 중 게이트 구동부(500)로 전달되는 신호(STVP, CKV1, CKVB1, CKV2, CKVB2)는 도 6의 상부에도 도시되어 있다. 도 6은 도 6의 상부와 같은 신호가 인가되는 경우 발생하는 게이트 온 전압이 도 6의 하부에 도시되어 있다.

도 6을 참고하면, 제1 스테이지 그룹의 동작이 끝난 후 제2 스테이지 그룹의 동작이 시작할 때 연속적으로 게이트 온 전압이 발생하는 것을 확인할 수 있다.

도 7은 도 6에서 도시하고 있는 게이트 온 전압을 제1 스테이지 그룹과 제2 스테이지 그룹으로 분리하여 도시하고 있다.

도 7에서도 제1 1 스테이지 그룹의 동작이 끝난 후 제2 스테이지 그룹의 동작이 시작할 때 연속적으로 게이트 온 전압이 발생하는 것을 확인할 수 있다.

이상과 같이 주기가 동일한 두 쌍의 클록 신호(CKV1, CKVB1, CKV2, CKVB2)를 사용하는 것은 소비 전력을 줄이기 위함이다.

소비 전력을 나타내는 식은 수학식 1과 같다.

[수학식 1]

P=V*I=V*(CV/T)=C*f*V²

여기서, P는 전력, V는 전압, I는 전류, C는 커패시턴스, T는 주기, f는 주파수이다. 또한, 수학식 1에서 전류를 변환에 사용된 식은 수학식 2와 같다.

[수학식 2]

Q=C*V=I*T

여기서, Q는 전하량이다.

이하에서는 스테이지에 인가되는 클록 신호가 쉬지 않고 스윙하는 비교예와 도 3과 같이 반 프레임 동안에만 클록 신호가 인가되는 실시예의 전력을 비교하고자 하며, 비교 결과는 아래의 표 1과 같다.

항목		front	back	평균	총합
비교예	CKV	CfV-²	CfV-²	CfV-²	2CfV-²
비교예	CKVB	CfV-²	CfV-²	CfV-²	2CfV-²
실시예 (도 3)	CKV1	C/2fV-²	0	C/4fV-²	CfV-²
	CKVB1	C/2fV-²	0	C/4fV-²
	CKV2	0	C/2fV-²	C/4fV-²
	CKVB2	0	C/2fV-²	C/4fV-²

표 1에서는 하나의 표시 패널을 front와 back으로 구분하고, CKV 신호가 인가되는 부분과 반전 신호인 CKVB 신호가 인가되는 부분으로 나누었다.

먼저, 비교예에서는 모든 스테이지에서 클록 신호(CKV, CKVB)가 인가되고 있으므로 항상 소비 전력은 발생하고 있다.

이에 반하여 도 3의 실시예에서는 클록 신호가 반 프레임 동안 인가되지 않으므로 해당 스테이지에서의 소비 전력은 0이 된다. 또한, 도 2에서 도시하고 있는 바와 같이 각 클록 신호에 연결되어 있는 스테이지의 수가 비교예에 비하여 반이된다. 그 결과, 표 1과 같은 결과가 도출되며, 총 소비 전력도 비교예에 비하여 반이 된다.

이는 클록 신호가 한 프레임 중 일정 기간(도 3의 실시예에서는 반 프레임) 동안 스윙하지 않으므로 클록 신호의 주파수가 감소한 것과 동일한 효과를 가지기 때문이기도 하다. 즉, 비교예에 비하여 한 프레임 동안의 클록 주파수는 반이 되므로 전력도 반이 된다.

이상에서는 본 발명의 실시예에 따르면 소비 전력이 감소하는 것을 확인하였다.

이하에서는 본 발명의 다양한 실시예에 대하여 살펴본다.

먼저, 도 8의 실시예를 살펴본다.

도 8은 본 발명의 또 다른 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.

도 8은 도 2의 실시예와 비교할 때, 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 인가되는 배선의 길이가 짧게 형성되어 있음을 확인할 수 있다. 도 8의 실시예에서는 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 인가되는 배선이 불필요하게 제2 스테이지 그룹이 위치하는 부분까지 형성될 필요가 없어 이 부분의 배선을 제거하고 있다.

도 2의 실시예 및 도 8의 실시예는 모두 도 3의 신호가 인가된다. 즉, 클록 신호는 반 프레임 동안 스윙하지 않는 신호가 각 스테이지에 인가된다. 이러한 실시예에서는 제1 스테이지 그룹이 반 프레임 동안 동작하고, 제2 스테이지 그룹이 나머지 반 프레임 동안 동작하며, 제1 스테이지 그룹에 속하는 스테이지의 수와 제2 스테이지 그룹에 속하는 스테이지의 수가 동일하다.

하지만, 실시예에 따라서는 클록 신호가 스윙하지 않는 기간이 다양할 수 있는데, 이에 대하여 도 9 내지 도 12를 통하여 살펴본다.

먼저, 도 9 및 도 10을 통하여 제1 스테이지 그룹의 수가 더 많은 경우를 살펴본다. 이 경우에는 한 프레임 중에서 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 스윙하지 않는 기간이 한 쌍의 제2 클록 신호(CKV2, CKVB2)가 스윙하지 않는 기간보다 짧다.

도 9 및 도 10은 본 발명의 일 실시예에 따른 게이트 구동부의 구조 및 여기에 인가되는 파형도이다.

도 9를 참고하면, 도 2와 달리 총 8개의 스테이지 중 6개의 스테이지로 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 인가되고, 나머지 두 스테이지로 한 쌍의 제2 클록 신호(CKV2, CKVB2)가 인가되는 구조를 가진다.

한 쌍의 제1 클록 신호(CKV1, CKVB1)는 6개 스테이지를 동작하도록 하여야 하므로 6개 스테이지가 게이트 온 전압을 순차적으로 출력할 때까지 클록 신호가 인가되어야 한다. 이에 반하여 한 쌍의 제2 클록 신호(CKV2, CKVB2)는 두 개의 스테이지만이 게이트 온 전압을 출력하도록 클록 신호를 인가하면 된다. 그 결과, 도 10에서 도시하고 있는 바와 같이, 한 프레임 중에서 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 스윙하지 않는 기간이 한 쌍의 제2 클록 신호(CKV2, CKVB2)가 스윙하지 않는 기간보다 짧다.

한편, 도 11 및 도 12를 통하여 제2 스테이지 그룹의 수가 더 많은 경우를 살펴본다. 이 경우에는 한 프레임 중에서 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 스윙하지 않는 기간이 한 쌍의 제2 클록 신호(CKV2, CKVB2)가 스윙하지 않는 기간보다 길다.

도 11 및 도 12는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 구조 및 여기에 인가되는 파형도이다.

도 11을 참고하면, 도 2와 달리 총 8개의 스테이지 중 두 개의 스테이지로 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 인가되고, 나머지 6개의 스테이지로 한 쌍의 제2 클록 신호(CKV2, CKVB2)가 인가되는 구조를 가진다.

한 쌍의 제1 클록 신호(CKV1, CKVB1)는 두 개의 스테이지가 게이트 온 전압을 순차적으로 출력할 때까지 클록 신호를 인가하고, 한 쌍의 제2 클록 신호(CKV2, CKVB2)는 6 개의 스테이지가 게이트 온 전압을 출력하도록 클록 신호를 인가하여야 한다. 그 결과, 도 12에서 도시하고 있는 바와 같이, 한 프레임 중에서 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 스윙하지 않는 기간이 한 쌍의 제2 클록 신호(CKV2, CKVB2)가 스윙하지 않는 기간보다 길다.

도 9 내지 도 12의 실시예를 참고하면, 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하는데, 클록 신호가 인가되는 구간의 크기는 해당하는 스테이지 그룹에 속한 스테이지 개수와 비례함을 확인할 수 있다. 이 때, 스윙하지 않는 구간은 스테이지 그룹에 속한 스테이지 개수와 반 비례한다.

한 쌍의 제1 클록 신호의 상기 클록 신호가 인가되는 구간과 한 쌍의 제2 클록 신호의 상기 클록 신호가 인가되는 구간은 서로 중첩하지 않는다.

또한, 한 쌍의 제1 클록 신호에서 클록 신호가 인가되는 구간의 클록 신호의 주기와 한 쌍의 제2 클록 신호에서 클록 신호가 인가되는 구간의 클록 신호의 주기는 서로 동일한다.

이상에서는 제1 스테이지 그룹은 앞쪽의 게이트선에 연결되고, 제2 스테이지 그룹은 뒤쪽의 게이트선에 연결되는 구조를 살펴보았다. 그 결과 제1 스테이지 그룹과 제2 스테이지 그룹은 각각 한 개만 존재하였다.

하지만, 제1 스테이지 그룹과 제2 스테이지 그룹이 교대로 위치하는 실시예도 존재할 수 있다. 즉, 제1 스테이지 그룹에 속하는 스테이지와 제2 스테이지 그룹에 속하는 스테이지는 교대로 배치되어 있을 수 있다.

도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 게이트 구동부의 구조 및 여기에 인가되는 파형도이다.

도 13의 실시예에서는 총 8개의 스테이지 중 제1, 제2, 제5 및 제6 스테이지는 제1 스테이지 그룹에 속하고, 제3, 제4, 제7 및 제8 스테이지는 제2 스테이지 그룹에 속한다.

한 쌍의 제1 클록 신호(CKV1, CKVB1)는 서로 떨어져 있는 4 개의 스테이지(제1, 제2, 제5 및 제6 스테이지)가 게이트 온 전압을 출력할 수 있도록 클록 신호를 인가하고, 나머지 기간에는 스윙하지 않는다. 또한, 한 쌍의 제2 클록 신호(CKV2, CKVB2)도 서로 떨어져 있는 4 개의 스테이지(제3, 제4, 제7 및 제8 스테이지)가 게이트 온 전압을 출력할 수 있도록 클록 신호를 인가하고, 나머지 기간에는 스윙하지 않는다. 그 결과 도 14에서 도시하고 있는 바와 같은 클록 신호가 인가되어야 한다. 즉, 하나의 클록 신호는 한 프레임 동안 두 번의 스윙하지 않는 구간을 가진다.

도 14의 실시예에서는 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 스윙하지 않는 기간과 한 쌍의 제2 클록 신호(CKV2, CKVB2)가 스윙하지 않는 기간은 동일하다.

도 14의 실시예에서와 달리 한 프레임 동안 두 번 이상의 스윙하지 않는 구간을 가지는 실시예라도 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 스윙하지 않는 기간과 한 쌍의 제2 클록 신호(CKV2, CKVB2)가 스윙하지 않는 기간이 서로 다를 수도 있다.

또한, 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 스윙하지 않는 구간의 수와 한 쌍의 제2 클록 신호(CKV2, CKVB2)가 스윙하지 않는 구간의 수가 서로 다를 수도 있다. 즉, 한 쌍의 제1 클록 신호(CKV1, CKVB1)가 스윙하지 않는 구간은 하나 이지만, 한 쌍의 제2 클록 신호(CKV2, CKVB2)가 스윙하지 않는 구간은 두 개일 수 있으며, 이 때 제1 스테이지 그룹에 속하는 스테이지는 떨어져 있지만, 제2 스테이지 그룹에 속하는 스테이지는 연속하여 위치할 수 있다.

도 14의 실시예에서는 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하며, 한 쌍의 제1 클록 신호 또는 한 쌍의 제2 클록 신호는 한 프레임 내에서 상기 클록 신호가 인가되는 구간의 사이에 스윙하지 않는 구간이 위치한다.

이상에서는 두 쌍의 클록 신호를 사용하는 실시예를 살펴보았다.

이하에서는 도 15 및 도 16을 통하여 세쌍의 클록 신호를 사용하는 실시예를 살펴본다.

도 15 및 도 16은 본 발명의 또 다른 실시예에 따른 게이트 구동부의 구조 및 여기에 인가되는 파형도이다.

도 15에서 도시하고 있는 게이트 구동부(500)는 서로 종속적으로 연결된 12개의 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)를 포함한다. 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 도 2의 실시예와 같이 하나의 입력 단자(STVP 또는 전단 스테이지의 출력이 입력되는 단자) 및 하나의 클록 입력 단자(CKV1, CKVB1, CKV2, CKVB2, CKV3, CKVB3 중 하나의 클록이 입력되는 단자)를 포함한다. 도시하지 않았지만, 게이트 오프 전압에 준하는 제1 저전압(Vss1)을 인가받는 단자를 포함할 수 있다. 또한, 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 게이트 전압을 출력하는 게이트 전압 출력 단자를 포함한다. 실시예에 따라서는 게이트 전압에 준하는 전달 신호를 출력하는 출력 단자나 스테이지에 포함되어 있는 인버터의 출력 신호를 스테이지 외부로 출력하는 출력 단자를 더 포함할 수 있다.

도 15의 실시예에 따른 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2) 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)중 하나를 인가받는다. 즉, 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 한 쌍의 제1 클록 신호(CKV1, CKVB1)를 인가받는 제1 스테이지 그룹, 한 쌍의 제2 클록 신호(CKV2, CKVB2)를 인가받는 제2 스테이지 그룹 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)를 인가받는 제3 스테이지 그룹으로 구분된다.

도 15의 실시예에서는 총 12개의 스테이지만이 도시되어 있으며, 제1 스테이지 그룹에는 첫번째 스테이지부터 4번째 스테이지까지 속하며, 제2 스테이지 그룹에는 5번째 스테이지부터 8번째 스테이지까지 속하고, 제3 스테이지 그룹에는 9번째 스테이지부터 12번째 스테이지까지 속한다. 즉, 도 15의 실시예에서는 총 게이트선을 셋으로 나누어 전반의 게이트선과 연결된 스테이지는 제1 스테이지 그룹에 속하고, 중반의 게이트선과 연결된 스테이지는 제2 스테이지 그룹에 속하며, 후반의 게이트선과 연결된 스테이지는 제3 스테이지 그룹에 속한다. 도 15의 실시예에 따르면, 1080개의 게이트선을 가지는 표시 패널의 경우에는 360개씩 제1 스테이지 그룹, 제2 스테이지 그룹 및 제3 스테이지 그룹에 속할 수 있다.

제2 스테이지 그룹에 속하는 4개의 스테이지는 한 쌍의 제2 클록 신호(CKV2, CKVB2)에 속하는 두 개의 클록 신호가 교대로 연결되어 있다. 즉, 다섯번째 스테이지에는 CKV2 클록 신호가 인가되며, 여섯번째 스테이지에는 CKVB2 클록 신호가 인가되고, 일곱번째 스테이지에는 CKV2 클록 신호가 인가되며, 여덟번째 스테이지에는 CKVB2 클록 신호가 인가된다

제3 스테이지 그룹에 속하는 4개의 스테이지는 한 쌍의 제3 클록 신호(CKV3, CKVB3)에 속하는 두 개의 클록 신호가 교대로 연결되어 있다. 즉, 9번째 스테이지에는 CKV3 클록 신호가 인가되며, 10번째 스테이지에는 CKVB3 클록 신호가 인가되고, 11번째 스테이지에는 CKV3 클록 신호가 인가되며, 12번째 스테이지에는 CKVB3 클록 신호가 인가된다

여기서, CKV3 클록 신호와 CKVB3 클록 신호는 위상이 반대이고, 한 프레임 중 일정 기간 동안 전압 레벨이 스윙하지 않고 일정한 레벨을 가질 수 있다.

이하에서는 도 16을 통하여 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)에 인가되는 신호의 파형을 살펴본다.

도 16에서는 게이트 구동부(500)로 인가되는 스캔 개시 신호(STVP), 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2) 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)가 도시되어 있다.

스캔 개시 신호(STVP)는 한 프레임 동안 한번 인가되며, 제1 스테이지에 인가되어 게이트 구동부(500)가 동작을 시작하도록 한다.

한편, 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2) 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)는 한 프레임 중 일정 기간 동안 전압 레벨이 스윙하지 않고 일정한 레벨을 가진다. 도 16의 실시예에서는 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2) 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)이 한 프레임 중 일정 구간에서만 스윙하고 나머지 구간에서는 스윙하지 않는다. 도 16의 실시예에서는 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2) 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)는 각각 1/3 프레임 동안만 스윙하고 나머지 구간에서는 스윙하지 않는다. 또한, 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2) 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)는 서로 중첩하지 않고 동일한 주기를 가진다. 즉, 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2) 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)를 합하면, 주기가 일정한 하나의 신호가 생성된다.

도 16에서는 제1 스테이지 그룹이 한 쌍의 제1 클록 신호(CKV1, CKVB1)를 인가받아 동작하는 구간을 front로 도시하고 있으며, 제2 스테이지 그룹이 한 쌍의 제2 클록 신호(CKV2, CKVB2)를 인가받아 동작하는 구간을 middle로 도시하고 있으며, 제3 스테이지 그룹이 한 쌍의 제3 클록 신호(CKV3, CKVB3)를 인가받아 동작하는 구간을 back으로 도시하고 있다. 도 16의 실시예에서는 front 구간, middle구간 및 back 구간은 각각 1/3 프레임씩을 가진다.

도 15 및 도 16의 실시예에서는 제1 스테이지 그룹에 속하는 스테이지의 개수, 제2 스테이지 그룹에 속하는 스테이지 개수 및 제3 스테이지 그룹에 속하는 스테이지의 개수는 동일한다.

또한, 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 한 쌍의 제3 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함한다. 그리고, 한 쌍의 제1 클록 신호의 클록 신호가 인가되는 구간, 한 쌍의 제2 클록 신호의 클록 신호가 인가되는 구간 및 한 쌍의 제3 클록 신호의 클록 신호가 인가되는 구간은 서로 중첩하지 않는다.

이와 같은 신호를 인가받는 게이트 구동부(500)에서의 게이트 온 전압의 출력에 대하여 이하 설명한다.

이상과 같은 동작이 반복되어 제1 스테이지 그룹에 속하는 마지막 스테이지(도 15에서는 제4 스테이지)까지 게이트 온 전압을 생성하여 출력한다. 제4 스테이지(STAGE #4)에서 출력된 게이트 온 전압은 제2 스테이지 그룹에 속하는 제5 스테이지(STAGE #5)의 입력 단자로 전달된다. 실시예에 따라서는 게이트 온 전압에 준하는 전달 신호가 제5 스테이지(STAGE #5)로 전달될 수도 있다.

제2 스테이지 그룹에 속하는 제5 스테이지(STAGE #5)는 클록 입력 단자를 통해 외부로부터 제공되는 CKV2 클록 신호를, 입력 단자를 통해 제4 스테이지(STAGE #4)의 게이트 온 전압을 입력 받아서 5 번째 게이트선(G5)으로 게이트 전압 출력 단자를 통하여 게이트 온 전압을 출력한다. 이 때, 출력된 게이트 온 전압은 제6 스테이지(STAGE #6)의 입력 단자로 전달된다. 실시예에 따라서는 게이트 온 전압에 준하는 전달 신호가 제6 스테이지(STAGE #6)로 전달될 수도 있다.

이상과 같은 동작이 반복되어 제2 스테이지 그룹에 속하는 마지막 스테이지(도 15에서는 제8 스테이지)까지 게이트 온 전압을 생성하여 출력한다. 제8 스테이지(STAGE #8)에서 출력된 게이트 온 전압은 제3 스테이지 그룹에 속하는 제9 스테이지(STAGE #9)의 입력 단자로 전달된다. 실시예에 따라서는 게이트 온 전압에 준하는 전달 신호가 제9 스테이지(STAGE #9)로 전달될 수도 있다.

제3 스테이지 그룹에 속하는 제9 스테이지(STAGE #9)는 클록 입력 단자를 통해 외부로부터 제공되는 CKV3 클록 신호를, 입력 단자를 통해 제8 스테이지(STAGE #8)의 게이트 온 전압을 입력 받아서 9 번째 게이트선(G9)으로 게이트 전압 출력 단자를 통하여 게이트 온 전압을 출력한다. 이 때, 출력된 게이트 온 전압은 제10 스테이지(STAGE #10)의 입력 단자로 전달된다. 실시예에 따라서는 게이트 온 전압에 준하는 전달 신호가 제10 스테이지(STAGE #10)로 전달될 수도 있다.

제10 스테이지(STAGE #10)는 클록 입력 단자를 통해 외부로부터 제공되는 CKVB3 클록 신호를, 입력 단자를 통해 제9 스테이지(STAGE #9)의 게이트 온 전압을 입력 받아서, 10 번째 게이트선(G10)으로 게이트 전압 출력 단자를 통하여 게이트 온 전압을 출력한다. 이 때, 출력된 게이트 온 전압은 제11 스테이지(STAGE #11)의 입력 단자로 전달된다. 실시예에 따라서는 게이트 온 전압에 준하는 전달 신호가 제11 스테이지(STAGE #11)로 전달될 수도 있다.

이상과 같은 동작이 반복되어 제3 스테이지 그룹에 속하는 마지막 스테이지(도 15에서는 제12 스테이지)까지 게이트 온 전압을 생성하여 출력한다.

도 16에서 도시하고 있는 바와 같이, 제2 스테이지 그룹에 속하는 제5 스테이지의 게이트 온 전압의 타이밍은 제1 스테이지 그룹에 속하는 제4 스테이지의 게이트 온 전압의 바로 다음 1H에 위치한다. 또한, 제3 스테이지 그룹에 속하는 제9 스테이지의 게이트 온 전압의 타이밍은 제2 스테이지 그룹에 속하는 제8 스테이지의 게이트 온 전압의 바로 다음 1H에 위치한다. 이는 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2) 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)는 주기가 동일하기 때문이다. 즉, 한 쌍의 제1 클록 신호(CKV1, CKVB1)에 속하는 CKV1 클록 신호, 한 쌍의 제2 클록 신호(CKV2, CKVB2)에 속하는 CKV2 클록 신호 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)에 속하는 CKV3 클록 신호를 합하면, 위상이 어긋나지 않는 하나의 클록 신호가 되고, 한 쌍의 제1 클록 신호(CKV1, CKVB1)에 속하는 CKVB1 클록 신호, 한 쌍의 제2 클록 신호(CKV2, CKVB2)에 속하는 CKVB2 클록 신호 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)에 속하는 CKVB3 클록 신호를 합해도, 위상이 어긋나지 않는 하나의 클록 신호가 되기 때문이다.

그러므로, 도 15에서 도시하고 있는 바와 같이 제1 스테이지 그룹, 제2 스테이지 그룹 및 제3 스테이지 그룹의 게이트 온 출력이 매 1H마다 순차적으로 수행된다.

또한, 한 쌍의 제1 클록 신호(CKV1, CKVB1), 한 쌍의 제2 클록 신호(CKV2, CKVB2) 및 한 쌍의 제3 클록 신호(CKV3, CKVB3)는 각각 스윙하지 않는 구간을 가져 스윙하지 않는 구간으로 인하여 주파수가 감소하는 효과로 소비 전력도 감소한다.

이상에서는 하나의 스테이지가 전단 스테이지의 출력만을 인가받는 실시예를 중심으로 살펴보았다. 실시예에 따라서는 다른 스테이지의 다른 출력도 인가받을 수 있는데, 이하의 도 17 및 도 18에서 살펴본다.

도 17 및 도 18은 본 발명의 실시예에 따른 게이트 구동부 및 게이트선을 구체화하여 도시한 블록도이다.

먼저, 도 17의 실시예에서는 하나의 스테이지가 후단 스테이지의 출력도 인가받는 실시예이다. 본단 스테이지를 기준으로 볼 때에는 본단 스테이지의 출력이 전단 스테이지로 인가되는 실시예이다.

도 17의 실시예에 따르면, 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 하나의 제1 입력 단자(STVP 또는 전단 스테이지의 출력이 입력되는 단자), 하나의 제2 입력 단자(후단 스테이지의 출력이 입력되는 단자) 및 하나의 클록 입력 단자(CKV1, CKVB1, CKV2, CKVB2 중 하나의 클록이 입력되는 단자)를 포함한다. 도시하지 않았지만, 게이트 오프 전압에 준하는 제1 저전압(Vss1)을 인가받는 단자를 포함할 수 있다. 또한, 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 게이트 전압을 출력하는 게이트 전압 출력 단자를 포함한다. 실시예에 따라서는 게이트 전압에 준하는 전달 신호를 출력하는 출력 단자나 스테이지에 포함되어 있는 인버터의 출력 신호를 스테이지 외부로 출력하는 출력 단자를 더 포함할 수 있다. 전달 신호는 게이트 전압 대신 전단 스테이지 및 후단 스테이지로 전달될 수 있다.

후단 스테이지에서 본단 스테이지로 출력이 전달되면, 본단 스테이지는 게이트 온 신호의 출력을 중지하거나, 스테이지 내의 노드에 충전된 전압을 초기화시킬 수 있다.

한편, 도 18의 실시예에서는 하나의 스테이지가 후단 스테이지의 출력 및 다다음단 스테이지의 출력도 인가받는 실시예이다. 본단 스테이지를 기준으로 볼 때에는 본단 스테이지의 출력이 전전단 스테이지로 인가되는 실시예이다.

도 18의 실시예에 따르면, 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 하나의 제1 입력 단자(STVP 또는 전단 스테이지의 출력이 입력되는 단자), 하나의 제2 입력 단자(후단 스테이지의 출력이 입력되는 단자), 하나의 제3 입력 단자(다다음단 스테이지의 출력이 입력되는 단자) 및 하나의 클록 입력 단자(CKV1, CKVB1, CKV2, CKVB2 중 하나의 클록이 입력되는 단자)를 포함한다. 도시하지 않았지만, 게이트 오프 전압에 준하는 제1 저전압(Vss1)을 인가받는 단자를 포함할 수 있다. 또한, 각 스테이지(STAGE #1, STAGE #2, STAGE #3, STAGE #4…)는 게이트 전압을 출력하는 게이트 전압 출력 단자를 포함한다. 실시예에 따라서는 게이트 전압에 준하는 전달 신호를 출력하는 출력 단자나 스테이지에 포함되어 있는 인버터의 출력 신호를 스테이지 외부로 출력하는 출력 단자를 더 포함할 수 있다. 전달 신호는 게이트 전압 대신 전단 스테이지, 후단 스테이지 및 전전단 스테이지로 전달될 수 있다.

후단 스테이지에서 본단 스테이지로 출력이 전달되면, 본단 스테이지는 게이트 온 신호의 출력을 중지하거나, 스테이지 내의 노드에 충전된 전압을 초기화시킬 수 있다. 또한, 다다음단 스테이지에서 본단 스테이지로 출력이 전달되면, 스테이지 내의 노드에 충전된 전압을 초기화시킬 수 있다.

도 17과 도 18의 실시예도 도 8 내지 도 16과 같은 추가 변형된 실시예로 추가 변형할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

100: 표시 패널 300: 표시 영역
400: 인쇄 회로 기판 450: 가요성 인쇄 회로막
460: 데이터 드라이버 IC 500: 게이트 구동부
600: 신호 제어부

Claims

게이트선 및 데이터선을 포함하는 표시 영역, 및
게이트선의 일단에 연결되고, 복수의 스테이지를 포함하며, 기판 위에 집적되어 게이트 전압을 출력하는 게이트 구동부를 포함하며,
상기 복수의 스테이지는 적어도 두 개의 스테이지 그룹을 포함하며,
클록 신호 및 클록 바 신호를 포함하는 한 쌍의 제1 클록 신호가 상기 적어도 두 개의 스테이지 그룹 중 제1 스테이지 그룹에 인가되고,
클록 신호 및 클록 바 신호를 포함하는 한 쌍의 제2 클록 신호가 상기 적어도 두 개의 스테이지 그룹 중 제2 스테이지 그룹에 인가되고,
상기 한 쌍의 제1 클록 신호는 한 프레임 중 일정 기간 동안 스윙하지 않고,
상기 제2 스테이지 그룹에 속하는 스테이지가 상기 제1 스테이지 그룹에 속하는 스테이지들의 사이에 위치하도록 상기 제1 스테이지 그룹에 속하는 스테이지와 상기 제2 스테이지 그룹에 속하는 스테이지는 교대로 배치되어 있는 표시 패널.
제1항에서,
상기 한 쌍의 제1 클록 신호의 주기와 상기 한 쌍의 제2 클록 신호의 주기는 서로 동일한 표시 패널.
제1항에서,
상기 제1 스테이지 그룹은 상기 한 쌍의 제1 클록 신호를 교대로 인가 받으며,
상기 제2 스테이지 그룹은 상기 한 쌍의 제2 클록 신호를 교대로 인가받는 표시 패널.
제3항에서,
상기 제1 스테이지 그룹에 속하는 스테이지의 개수와 상기 제2 스테이지 그룹에 속하는 스테이지 개수는 동일한 표시 패널.
제4항에서,
상기 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간은 각각 반 프레임씩이며,
상기 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간은 각각 반 프레임씩인 표시 패널.
제5항에서,
상기 한 쌍의 제1 클록 신호의 상기 클록 신호가 인가되는 구간과 상기 한 쌍의 제2 클록 신호의 상기 클록 신호가 인가되는 구간은 서로 중첩하지 않는 표시 패널.
제6항에서,
상기 한 쌍의 제1 클록 신호의 상기 클록 신호가 인가되는 구간의 상기 클록 신호의 주기와 상기 한 쌍의 제2 클록 신호의 상기 클록 신호가 인가되는 구간의 상기 클록 신호의 주기는 서로 동일한 표시 패널.
제4항에서,
상기 제1 스테이지 그룹에 상기 한 쌍의 제1 클록 신호를 전달하는 배선은 상기 제2 스테이지 그룹에 상기 한 쌍의 제2 클록 신호를 전달하는 배선보다 짧은 표시 패널.
제3항에서,
상기 제1 스테이지 그룹에 속하는 스테이지의 개수와 상기 제2 스테이지 그룹에 속하는 스테이지 개수는 다른 표시 패널.
제9항에서,
상기 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 상기 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하며,
상기 클록 신호가 인가되는 구간의 크기는 해당하는 스테이지 그룹에 속한 스테이지 개수와 비례하는 표시 패널.
제10항에서,
상기 한 쌍의 제1 클록 신호의 상기 클록 신호가 인가되는 구간과 상기 한 쌍의 제2 클록 신호의 상기 클록 신호가 인가되는 구간은 서로 중첩하지 않는 표시 패널.
제11항에서,
상기 한 쌍의 제1 클록 신호의 상기 클록 신호가 인가되는 구간의 상기 클록 신호의 주기와 상기 한 쌍의 제2 클록 신호의 상기 클록 신호가 인가되는 구간의 상기 클록 신호의 주기는 서로 동일한 표시 패널.
삭제
제3항에서,
상기 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 상기 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하며,
상기 한 쌍의 제1 클록 신호 또는 상기 한 쌍의 제2 클록 신호는 한 프레임 내에서 상기 클록 신호가 인가되는 구간의 사이에 스윙하지 않는 구간이 위치하는 표시 패널.
제1항에서,
상기 적어도 두 개의 스테이지 그룹은 제3 스테이지 그룹을 더 포함하고,
상기 제1 스테이지 그룹은 상기 한 쌍의 제1 클록 신호를 교대로 인가 받으며,
상기 제2 스테이지 그룹은 상기 한 쌍의 제2 클록 신호를 교대로 인가받고,
상기 제3 스테이지 그룹은 한 쌍의 제3 클록 신호를 교대로 인가받는 표시 패널.
제15항에서,
상기 제1 스테이지 그룹에 속하는 스테이지의 개수, 상기 제2 스테이지 그룹에 속하는 스테이지 개수 및 상기 제3 스테이지 그룹에 속하는 스테이지의 개수는 동일한 표시 패널.
제16항에서,
상기 한 쌍의 제1 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 상기 한 쌍의 제2 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하고, 상기 한 쌍의 제3 클록 신호는 클록 신호가 인가되는 구간과 스윙하지 않는 구간을 포함하며,
상기 한 쌍의 제1 클록 신호의 상기 클록 신호가 인가되는 구간, 상기 한 쌍의 제2 클록 신호의 상기 클록 신호가 인가되는 구간 및 상기 한 쌍의 제3 클록 신호의 상기 클록 신호가 인가되는 구간은 서로 중첩하지 않는 표시 패널.
제1항에서,
상기 스테이지의 출력은 후단에 위치하는 상기 스테이지에 인가되는 표시 패널.
제18항에서,
상기 스테이지의 출력은 전단에 위치하는 상기 스테이지에 인가되는 표시 패널.
제19항에서,
상기 스테이지의 출력은 전전단에 위치하는 상기 스테이지에 인가되는 표시 패널.