CN104751763B - 显示装置和初始化显示装置的选通移位寄存器的方法 - Google Patents

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Abstract

显示装置和初始化显示装置的选通移位寄存器的方法。公开了一种显示装置，所述显示装置包括：显示面板；电平移位器，其将起始脉冲、初始化脉冲和N相移位时钟移位成预定电压，N是等于或大于2的整数；选通移位寄存器，其包括与所述显示面板的扫描线分别连接并且在由所述起始脉冲限定的驱动时段内响应于所述N相移位时钟将所述起始脉冲移位以顺序地输出扫描脉冲的多个级，其中，在所述驱动时段之前的初始化时段内，响应于所述初始化脉冲和所述N相移位时钟同时重置所述多个级。

Description

显示装置和初始化显示装置的选通移位寄存器的方法
本申请要求2013年12月26日提交的韩国专利申请No.10-2013-0164613的权益，该专利申请出于所有目的以引用方式并入，如同在本文中完全阐明。
技术领域
本文献涉及显示装置和初始化显示装置的选通移位寄存器的方法。
背景技术
近年来，已经开发出各种类型的平板显示器FPD并且将其商业化。通常，平板显示器的扫描驱动电路通过使用选通移位寄存器将扫描脉冲顺序地供应到扫描线。
扫描驱动电路的选通移位寄存器包括均包括多个薄膜晶体管(TFT)的多级。这些级相互级联并且顺序地产生输出。
这些级中的每个包括用于控制上拉晶体管的Q节点和用于控制下拉晶体管的Q条(QB)节点。另外，这些级中的每个包括多个开关电路，这些开关电路响应于起始脉冲和移位时钟来控制Q节点的电势和QB节点的电势。
在第k(k是正整数)级中，通过上拉TFT输入具有特定相位的移位时钟，而Q节点的电势被设置成导通电平并且QB节点的电势被设置成截止电平，带有特定相位的移位时钟被作为第k级的扫描脉冲输出。这个扫描脉冲被供应到连接第k级的扫描线并且同时被作为第(k+1)级的起始脉冲施加。
这些级的输出端一对一地连接到扫描线。每个帧产生一次从各级输出的扫描脉冲，并且扫描脉冲被供应到对应的扫描线。为此目的，被初始化成截止电平的各级的Q节点电势必须在扫描脉冲输出的时间之前被设置成导通电平并且与完成扫描脉冲输出的时间同步地被重置成截止电平。另一方面，被初始化成导通电平的各级的QB节点电势必须在扫描脉冲输出的时间之前被设置成截止电平并且与完成扫描脉冲输出的时间同步地被重置成导通电平。
然而，由于包括寄生电容的各种因素，各级中的Q节点和QB节点的电势可能不会被正确重置。当显示装置以长时间间隔间歇地驱动时，尤其是在带有大负载电流的大面积、高分辨率面板上，出现这个情况。
当在没有正确重置Q节点和QB节点的电势时施加驱动电力时，在驱动的初始阶段期间，不同级的上拉TFT同时导通达数帧，以触发多个输出，通过这多个输出来输出多个扫描脉冲。多个输出使显示质量降低。此外，当多个上拉TFT同时导通时，这会造成过电流并且停顿显示装置内的模块电源的操作。
发明内容
本公开的一方面是提供通过稳定选通移位寄存器的初始操作而提高显示质量的显示装置和初始化显示装置的选通移位寄存器的方法。
本发明的示例性实施方式提供了一种显示装置，所述显示装置包括：显示面板；电平移位器，其将起始脉冲、初始化脉冲和多个N相移位时钟移位成预定电压，N是等于或大于2的整数；选通移位寄存器，其包括与所述显示面板的扫描线分别连接、并且在由所述起始脉冲限定的驱动时段内响应于所述N相移位时钟将所述起始脉冲移位以顺序地输出扫描脉冲的多个级，其中，在所述驱动时段之前的初始化时段内，响应于所述初始化脉冲和所述N相移位时钟同时重置所述多个级，其中，所述初始化时段包括当所述初始化脉冲保持导通电平时的主初始化时段和当所述初始化脉冲保持截止电平时的辅初始化时段，其中，在所述主初始化时段内，比所述初始化脉冲慢了预定时间长度地同时输入处于导通电平的所述N相移位时钟。
初始化脉冲的具有导通电平的ON(导通)脉冲宽度大于所述N相移位时钟的具有导通电平的ON脉冲宽度。
在所述辅初始化时段内顺序地输入处于导通电平的所述N相移位时钟，使所述N相移位时钟之间具有预定的相位差。
各级包括：上拉TFT，其连接在输出时钟的输入端和输出节点之间并且根据Q节点的电势而导通，所述输出时钟被作为所述N相移位时钟中的一个的扫描脉冲输出；下拉TFT，其连接在高电势电压的输入端和所述输出节点之间并且根据QB节点的电势而导通；开关TFT，其连接在低电势电压的输入端和所述Q节点之间并且响应于所述起始脉冲进行切换以设置所述Q节点；重置开关电路，其在所述初始化时段期间，响应于除了所述输出时钟外的另一个N相移位时钟和所述初始化脉冲，将所述Q节点的电势重置成截止电平并且同时将所述QB节点的电势重置成导通电平。
所述重置开关电路包括：开关TFT，其响应于所述初始化脉冲而导通，以将所述Q节点的电势重置成截止电平；开关TFT，其响应于所述N相移位时钟的一个而导通，以将所述QB节点的电势重置成导通电平；开关TFT，其根据所述QB节点的电势而导通，以将所述Q节点的电势重置成截止电平。
本发明的另一个示例性实施方式提供了一种初始化显示装置的选通移位寄存器的方法，所述选通移位寄存器包括与显示面板的扫描线分别连接并且在限定的驱动时段内顺序地产生扫描脉冲的多个级，所述方法包括：输出包括起始脉冲、初始化脉冲和多个N相移位时钟的控制信号，N是等于或大于2的整数；在所述驱动时段之前的初始化时段内，响应于所述初始化脉冲和所述N相移位时钟同时重置所述多个级，其中，所述初始化时段包括当所述初始化脉冲保持导通电平时的主初始化时段和当所述初始化脉冲保持截止电平时的辅初始化时段，其中，在所述主初始化时段内，比所述初始化脉冲慢了预定时间长度地同时输入处于导通电平的所述N相移位时钟。
附图说明
附图被包括以提供对本发明的进一步理解，并入且构成本说明书的一部分，附图示出本发明的实施方式并且与描述一起用于说明本发明的原理。
在附图中：
图1是示意性示出根据本发明的示例性实施方式的显示装置的框图；
图2示出选通移位寄存器的一种构造；
图3示出输入到选通移位寄存器中的控制信号的一个示例；
图4和图5示出选通移位寄存器的各级的等效电路；
图6A至图6C是用于示出在主初始化时段期间的各级的第一初始化操作的视图；
图7A至图10C是示出在辅初始化时段期间的各级的第二初始化操作的视图。
具体实施方式
下文中，将参照图1至图10C详细描述本发明的示例性实施方式。
图1是示意性示出根据本发明的示例性实施方式的显示装置的框图。
参照图1，显示装置包括显示面板10、数据驱动电路、扫描驱动电路和时序控制器11。
根据示例性实施方式的显示装置可以是通过行顺序扫描将扫描脉冲(或选通脉冲)顺序地供应到扫描线(或选通线)并且将数字视频数据写入像素的任何显示装置。例如，根据示例性实施方式的显示装置可被实现为液晶显示器(LCD)、有机发光二极管显示器(OLED)、场发射显示器(FED)或电泳显示器(EPD)。尽管显示装置被示出为在下面的示例性实施方式中被实现为液晶显示器，但要注意的是，本公开的显示装置不限于液晶显示器。液晶显示器可以是任何形式，包括透射型液晶显示器、半透射型液晶显示器和反射型液晶显示器。
显示面板10具有形成在两个基板之间的液晶层。TFT阵列形成在显示面板10的下基板上，TFT阵列包括数据线、与数据线交叉的扫描线、形成在数据线和扫描线的交叉处的TFT(薄膜晶体管)、连接到TFT并且被像素电极和公共电极之间的电场驱动的液晶单元。包括黑底和滤色器的滤色器阵列形成在显示面板10的上基板上。滤色器阵列和TFT阵列构成像素阵列，在像素阵列上形成电子显示图像。
液晶显示器可实现为诸如TN(扭曲向列)模式、VA(垂直取向)模式、IPS(面内切换)模式或FFS(边缘场开关)模式的液晶模式。公共电极在诸如TN模式或VA模式的垂直电场驱动方法中形成在上基板上。另一方面，公共电极在诸如IPS模式或FFS模式的水平电场驱动方法中与像素电极一起形成在下基板上。与光轴成直角的偏振器形成在显示面板10的上基板和下基板上，用于在接触液晶层的界面中设置液晶的预倾斜角的取向层形成在显示面板10的上基板和下基板上。
数据驱动电路包括多个源驱动IC 12。源驱动IC 12从时序控制器11接收数字视频数据DATA。源驱动IC 12均响应于来自时序控制器11的源时序控制信号将数字视频数据DATA转换成伽玛补偿电压以产生数据电压，并且与选通脉冲同步地将数据电压供应到显示面板10的数据线。源驱动IC 12可通过COG(玻璃上芯片)工艺或TAB(带式自动焊接)工艺连接到显示面板10的数据线。
扫描驱动电路包括电平移位器13和选通移位寄存器14，电平移位器13连接在时序控制器11和显示面板10的扫描线之间。
电平移位器13接收包括起始脉冲Vst、初始化脉冲QRST、N相位(N是等于或大于2的整数)移位时钟CLK的控制信号。电平移位器13将控制信号的TTL(晶体管-晶体管-逻辑)逻辑电平电压移位为选通高电压VGH或选通低电压VGL，在选通高电压VGH或选通低电压VGL下，选通移位寄存器14的TFT可导通。电平移位器13将电平已经移位的起始脉冲Vst、初始化脉冲QRST和N相移位时钟CLK供应到选通移位寄存器14。
选通移位寄存器14包括用于在响应于起始脉冲Vst而确定的驱动时段内响应于N相移位时钟CLK将起始脉冲Vst移位并且顺序输出扫描脉冲的多个级。特别地，这些级的特征在于，它们响应于驱动时段之前的初始化时段内的初始化脉冲Vst和N相移位时钟CLK而被同时重置。随后，将参照图2至图10C描述选通移位寄存器14的详细描述和初始化操作。
选通移位寄存器14可按GIP(板内选通)方式直接形成在显示面板10的下基板上。在GIP方式中，电平移位器13可安装在PCB(印刷电路板)15上。选通移位寄存器14以与像素阵列相同的过程形成在显示面板10上的像素阵列外部的非显示区(即，边框区)中。
时序控制器11通过诸如LVDS(低压差分信号)接口或TMDS(最小变换差分信号)接口的接口从外部主机计算机接收数字视频数据DATA。时序控制器11将从主机计算机输入的数字视频数据DATA发送到源驱动IC 12。
时序控制器11通过LVDS或TMDS接口接收电路从主机计算机接收诸如垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE、或主时钟MCLK的时序信号。时序控制器11基于从主机计算机接收的时序信号产生用于控制数据驱动电路和扫描驱动电路的操作时序的时序控制信号。时序控制信号包括用于控制扫描驱动电路的操作时序的扫描时序控制信号和用于控制源驱动IC 12的操作时序和数据电压的极性的数据时序控制信号。
扫描时序控制信号包括初始化脉冲QRST、起始脉冲Vst、N相移位时钟CLK、选通输出使能信号GOE(未示出)等。
初始化脉冲QRST通过电平移位器13进行电平移位并随后被输入到选通移位寄存器14并且被用作在初始化时段期间用于同时重置选通移位寄存器14的所有级的重置信号。初始化脉冲QRST的特征在于，它具有比移位时钟CLK的脉冲宽度大得多的脉冲宽度，以实现稳定初始化。起始脉冲Vst是通过电平移位器13进行电平移位的，然后被输入到选通移位寄存器14来控制移位起始时序。N相移位时钟CLK通过电平移位器13进行电平移位，接着被输入到选通移位寄存器14并且被用作用于将起始脉冲Vst移位的时钟信号。
数据时序控制信号包括源起始脉冲SSP、源取样时钟SSC、极性控制信号POL、源输出使能信号SOE等。源起始脉冲SSP控制源驱动IC 12的移位起始时序。源取样时钟SSC是基于上升沿或下降沿控制源驱动IC 12中的数据取样时序的时钟信号。极性控制信号POL控制从源驱动IC 12输出的数据电压的极性。如果时序控制器11和源驱动IC 12之间的数据传输接口是小型LVDS接口，则可省略源起始脉冲SSP和源取样时钟SSC。
图2示出选通移位寄存器14的一种构造。图3示出输入到选通移位寄存器14中的控制信号的一个示例。图4和图5示出选通移位寄存器14的各级的等效电路。
参照图2和图3，选通移位寄存器14包括彼此相互连接的多个级STG1至STGn。级STG1至STGn的输出端一对一地连接到扫描线。
级STG1至STGn响应于起始脉冲Vst和N相移位时钟CLK产生选通输出信号Vg1至Vgn。响应于N相移位时钟CLK将选通输出信号Vg1至Vgn的相位顺序地移位。N相移位时钟CLK可以是其相是2或更多的移位时钟。尽管本公开的N相移位时钟CLK被示出为4相移位时钟CLK1至CLK4，但要注意，本发明的技术精神不限于这个示例。起始脉冲Vst被施加到第一级以控制选通输出信号Vg1至Vgn的移位起始时序，并且定义驱动时段DP，在驱动时段DP期间正常地输出选通输出信号Vg1至Vgn。选通输出信号Vg1至Vgn中的每个被作为扫描脉冲施加到连接当前级的扫描线，并且被用作控制下一级的起始时序的进位信号。因此，第一级之后的其它级响应于相邻前一级的选通输出信号来设置和开始工作。
对级进行设置意味着，在允许扫描脉冲输出的条件下，改变该级的Q节点和QB节点的电势。允许扫描脉冲输出的条件是Q节点的电势应该处于导通电平并且QB节点的电势应该处于截止电平。
在驱动时段DP之前的初始化时段IP内，级STG1至STGn接收初始化脉冲QRST并且响应于初始化脉冲QRST和移位时钟CLK1至CLK4同时进行重置。
重置级意味着，在防止扫描脉冲输出的条件下改变级的Q节点和QB节点的电势。防止扫描脉冲输出的条件是，Q节点的电势应该处于截止电平并且QB节点的电势应该处于导通电平。
初始化脉冲QRS定义初始化时段IP。初始化时段IP是在输入处于导通电平的初始化脉冲QRST之后立即开始并且在输入处于导通电平的起始脉冲Vst之前一直继续的时段。
初始化时段IP包括当初始化脉冲QRST保持在导通电平时的主初始化时段MIP和当初始化脉冲QRST保持在截止电平时的辅初始化时段SIP。为了提高初始化操作的可靠性，在主初始化时段MIP内，移位时钟CLK1至CLK4以导通电平同时输入，比初始化脉冲QRST慢了预定时间长度TD。初始化脉冲QRST的ON脉冲宽度PW1大于具有导通电平的移位时钟CLK1至CLK4的ON脉冲宽度PW2。初始化脉冲QRST当被施加时负载重，因为它用于同时初始化所有的级STG1至STGn。因此，初始化脉冲QRST的ON脉冲宽度PW1的大小可以是移位时钟CLK1至CLK4的ON脉冲宽度PW2的3倍至250倍，以实现稳定的初始化。
此外，考虑到初始化脉冲QRST和移位时钟CLK1至CLK4之间的负载差异，必须首先输入处于导通电平的初始化脉冲QRST，比移位时钟CLK1至CLK4早了预定时间长度TD。尽管图3示出与主初始化时段MIP的端部同步的移位时钟CLK1至CLK4，但本发明的技术精神不限于这个示例。移位时钟CLK1至CLK4将是足够的，只要在主初始化时段MIP内，比初始化脉冲QRST慢地输入处于导通电平的移位时钟CLK1至CLK4。
为了进一步提高初始化操作的可靠性，在辅初始化时段SIP内顺序地输入处于导通电平的移位时钟CLK1至CLK4，使它们之间具有预定相位差。
将以第一级STG1为例参照图4和图5描述级STG1至STGn中的每个的电路构造。尽管在本发明的示例性实施方式中构成各级的TFT被示出为P型，但显而易见，本发明的技术精神不限于这个是合理，而是可应用于另外包括N型TFT的级。在包括P型TFT的级中，低电势电压VGL充当导通驱动电压，高电势电压VGH充当截止驱动电压。
参照图4，第一级STG1包括：上拉TFT T6，其根据Q节点的电势而导通；下拉TFT T7，其根据QB节点的电势而导通；重置开关电路40，其用于重置Q节点和QB节点；设置开关电路50，其用于设置Q节点和QB节点。
上拉TFT T6连接在输出时钟CLK1(根据级而改变)的输入端和输出节点NO之间并且根据Q节点的电势而导通，输出时钟CLK1是移位时钟CLK1至CLK4中的一个并且被作为扫描脉冲输出。上拉TFT T6的控制电极连接到Q节点，其第一电极连接到输出时钟CLK1的输入端，其第二电极连接到输出节点NO。升压电容器C连接在上拉TFT T6的控制电极和输出节点NO之间。当在设置了Q节点和QB节点之后输入输出时钟CLK1时，升压电容器C与输出时钟CLK1同步地自举(boost-strap)上拉TFT T6的控制电极，因此有效地导通上拉TFT T6。
下拉TFT T7连接在高电势电压VGH的输入端和输出节点NO之间并且根据QB节点的电势而导通。下拉TFT T7的控制电极连接到QB节点，其第一电极连接到输出节点NO，其第二电极连接到高电势电压VGH的输入端。
重置开关电路40用于重置Q节点和QB节点。响应于不同于输出时钟CLK1的一些其它移位时钟(例如，CLK3)和初始化脉冲QRST，重置开关电路40将Q节点的电势重置成截止电平，同时将QB节点的电势重置成导通电平。移位时钟CLK3可以是除了输出时钟CLK1外的、与输出时钟CLK1不重叠的移位时钟CLK2至CLK4中的任一个。
重置开关电路40可包括开关TFT Tqrst、开关TFT T4和开关TFT T3。
开关TFT Tqrst响应于初始化脉冲QRST而导通，以将Q节点的电势重置成截止电平。开关TFT Tqrst的控制电极连接到初始化脉冲QRST的输入端，其第一电极连接到Q节点，其第二电极连接到高电势电压VGH的输入端。开关TFT T4响应于某个移位时钟CLK3而导通，以将QB节点的电势重置成导通电平。开关TFT T4的控制电极连接到移位时钟CLK3的输入端，其第一电极连接到低电势电压VGL的输入端，其第二电极连接到QB节点。开关TFT T3根据QB节点的电势而导通，以将Q节点的电势重置成截止电平。开关TFT T3的控制电极连接到QB节点，其第一电极连接到Q节点，其第二电极连接到高电势电压VGH的输入端。
响应于起始脉冲Vst，设置开关电路50将Q节点的电势设置成导通电平并且同时将QB节点的电势设置成截止电平。如图4中所示，设置开关电路50可被实现为开关TFT T1。开关TFT T1的控制电极连接到起始脉冲Vst的输入端，其第一电极连接到低电势电压VGL的输入端，其第二电极连接到Q节点。
设置开关电路50还可包括开关TFT T2、开关TFT T5和开关TFT T8，如图5中所示。开关TFT T2的控制电极连接到移位时钟CLK4的输入端，其第一电极连接到开关TFT T1的第二电极，其第二电极连接到Q节点。开关TFT T5的控制电极连接到起始脉冲Vst的输入端，其第一电极连接到QB节点，其第二电极连接到高电势电压VGH的输入端。开关TFT T8的控制电极连接到Q节点，其第一电极连接到QB节点，其第二电极连接到高电势电压VGH的输入端。
图6A至图6C是示出在主初始化时段期间的各级的第一初始化操作的视图。
在主初始化时段中，首先，先输入处于导通电平的初始化脉冲QRST，接着同时输入处于导通电平的移位时钟CLK1至CLK4。在主初始化时段期间，同时重置各级STG。因此，各级STG的Q节点首先被初始化成截止电平的高电势电压VGH，其QB节点首先被初始化成导通电平的低电势电压VGL，其输出节点首先被初始化成截止电平的高电势电压VGH。
图7A至图7C示出在第一辅初始化时段期间的一些级的第二初始化操作。
在第一辅初始化时段中，输入处于导通电平的移位时钟CLK4，响应于移位时钟CLK4同时重置多个(4k+2)(k是包括零的正整数)级STG2、STG6、…。因此，(4k+2)级STG2、STG6、…中的每个的Q节点被其次初始化成截止电平的高电势电压VGH，其QB节点被其次初始化成导通电平的低电势电压VGL，其输出节点被其次初始化成截止电平的高电势电压VGH。同时，第(4k+1)级、第(4k+3)级和第(4k+4)级保持在第一初始化状态。
图7A至图10C是用于说明辅初始化时段期间的各级的第二初始化操作的视图。
图8A至图8C示出在第二辅初始化时段期间的一些级的第二初始化操作。
在第二辅初始化时段中，输入处于导通电平的移位时钟CLK1，响应于移位时钟CLK1同时重置多个(4k+3)级STG3、STG7、…。因此，(4k+3)级STG3、STG7、…中的每个的Q节点被其次初始化成截止电平的高电势电压VGH，其QB节点被其次初始化成导通电平的低电势电压VGL，其输出节点被其次初始化成截止电平的高电势电压VGH。同时，第(4k+1)级和第(4k+4)级保持在第一初始化状态，第(4k+2)级保持在第二初始化状态。
图9A至图9C示出在第三辅初始化时段期间的一些级的第二初始化操作。
在第三辅初始化时段中，输入处于导通电平的移位时钟CLK2，响应于移位时钟CLK2同时重置多个(4k+4)级STG4、STG8、…。因此，(4k+4)级STG4、STG8、…中的每个的Q节点被其次初始化成截止电平的高电势电压VGH，其QB节点被其次初始化成导通电平的低电势电压VGL，其输出节点被其次初始化成截止电平的高电势电压VGH。同时，第(4k+1)级保持在第一初始化状态，第(4k+2)级和第(4k+3)级保持在第二初始化状态。
图10A至图10C示出在第四辅初始化时段期间的一些级的第二初始化操作。
在第四辅初始化时段中，输入处于导通电平的移位时钟CLK3，响应于移位时钟CLK23同时重置多个(4k+1)级STG1、STG5、…。因此，(4k+1)级STG1、STG5、…中的每个的Q节点被其次初始化成截止电平的高电势电压VGH，其QB节点被其次初始化成导通电平的低电势电压VGL，其输出节点被其次初始化成截止电平的高电势电压VGH。同时，第(4k+2)级和第(4k+4)级保持在第二初始化状态。
以此方式，可在辅初始化时段期间将初始化操作重复多次。
如以上详细描述的，根据本发明，在驱动时段之前的初始化时段期间，输入处于导通电平的初始化脉冲和移位时钟，以同时重置各级，从而稳定选通移位寄存器的初始操作。此外，通过在初始化过程中考虑到初始化脉冲和移位时钟之间的负载差异，在在主初始化时段内初始化脉冲处于导通电平的同时，比初始化脉冲慢了预定时间长度地输入处于导通电平的移位时钟。这样提高了初始化操作的可靠性。
此外，通过响应于主初始化时段之后的辅初始化时段期间顺序输入的移位时钟来重复初始化各级，可进一步提高初始化操作的可靠性。
根据以上描述，本领域的技术人员应该容易理解，可在不脱离本发明的技术思想的情况下，进行各种改变和修改。因此，本发明的技术范围不限于在说明书的具体实施方式中描述的内容，而是由随附的权利要求书限定。

Claims (8)

1.一种显示装置，所述显示装置包括：
显示面板；
电平移位器，其将起始脉冲、初始化脉冲和多个N相移位时钟移位成预定电压，N是等于或大于2的整数；
选通移位寄存器，其包括与所述显示面板的扫描线分别连接、并且在由所述起始脉冲限定的驱动时段内响应于所述N相移位时钟将所述起始脉冲移位以顺序地输出扫描脉冲的多个级；
其中，在所述驱动时段之前的初始化时段内，响应于所述初始化脉冲和所述N相移位时钟同时重置所述多个级，
其中，所述初始化时段包括当所述初始化脉冲保持导通电平时的主初始化时段和当所述初始化脉冲保持截止电平时的辅初始化时段，
其中，在所述主初始化时段内，比所述初始化脉冲慢了预定时间长度地同时输入处于导通电平的所述N相移位时钟。
2.根据权利要求1所述的显示装置，其中，所述初始化脉冲的具有导通电平的ON脉冲宽度大于所述N相移位时钟的具有导通电平的ON脉冲宽度。
3.根据权利要求1所述的显示装置，其中，在所述辅初始化时段内顺序地输入处于导通电平的所述N相移位时钟，所述N相移位时钟之间具有预定的相位差。
4.根据权利要求1所述的显示装置，其中，各级包括：
上拉TFT，其连接在输出时钟的输入端和输出节点之间并且根据Q节点的电势而导通，所述输出时钟被作为所述N相移位时钟中的一个N相移位时钟的扫描脉冲输出；
下拉TFT，其连接在高电势电压的输入端和所述输出节点之间并且根据QB节点的电势而导通；
开关TFT，其连接在低电势电压的输入端和所述Q节点之间并且响应于所述起始脉冲进行切换以设置所述Q节点；
重置开关电路，其在所述初始化时段期间，响应于所述N相移位时钟中除了所述输出时钟外的另一个N相移位时钟、以及所述初始化脉冲，将所述Q节点的电势重置成截止电平并且同时将所述QB节点的电势重置成导通电平。
5.根据权利要求4所述的显示装置，其中，所述重置开关电路包括：
响应于所述初始化脉冲而导通以将所述Q节点的电势重置成截止电平的开关TFT；
响应于所述N相移位时钟的一个N相移位时钟而导通以将所述QB节点的电势重置成导通电平的开关TFT；
根据所述QB节点的电势而导通以将所述Q节点的电势重置成截止电平的开关TFT。
6.一种初始化显示装置的选通移位寄存器的方法，所述选通移位寄存器包括与显示面板的扫描线分别连接并且在限定的驱动时段内顺序地产生扫描脉冲的多个级，所述方法包括：
输出包括起始脉冲、初始化脉冲和多个N相移位时钟的控制信号，N是等于或大于2的整数；
在所述驱动时段之前的初始化时段内，响应于所述初始化脉冲和所述N相移位时钟同时重置所述多个级，
其中，所述初始化时段包括当所述初始化脉冲保持导通电平时的主初始化时段和当所述初始化脉冲保持截止电平时的辅初始化时段，
其中，在所述主初始化时段内，比所述初始化脉冲慢了预定时间长度地同时输入处于导通电平的所述N相移位时钟。
7.根据权利要求6所述的方法，其中，所述初始化脉冲的具有导通电平的ON脉冲宽度大于所述N相移位时钟的具有导通电平的ON脉冲宽度。
8.根据权利要求6所述的方法，其中，在所述辅初始化时段内顺序地输入处于导通电平的所述N相移位时钟，所述N相移位时钟之间具有预定的相位差。
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