KR102488272B1 - 게이트 구동 회로를 가지는 표시패널 - Google Patents

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Abstract

본 발명은 게이트 구동 회로를 가지는 표시패널에 관한 것으로, 클럭이 인가되는 클럭 배선에 연결되고 Q 노드의 전압에 따라 턴온되어 게이트 라인의 전압을 높이는 풀업 트랜지스터, QB 노드의 전압에 따라 턴-온되어 상기 게이트 라인을 게이트 오프 전압이 인가되는 저전압 배선에 연결하여 상기 게이트 라인의 전압을 낮추는 풀다운 트랜지스터, 및 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 중 적어도 하나에 연결되는 테스트용 트랜지스터를 구비한다. 상기 테스트용 트랜지스터는 측정 모드에서 발생되는 테스트 인에이블 신호의 게이트 온 전압에 따라 턴온되어 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 중 적어도 하나를 포함한 폐루프를 형성한다.

Description

게이트 구동 회로를 가지는 표시패널{DIPLAY PANEL HAVING GATE DRIVING CIRCUIT}
본 발명은 게이트 구동 회로를 가지는 표시패널에 관한 것이다.
표시장치는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로, 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동 회로(또는 스캔 구동 회로), 데이터 구동 회로와 게이트 구동 회로를 제어하는 타이밍 콘트롤러 등을 포함한다.
픽셀들 각각은 게이트 펄스에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막트랜지스터(Thin Film Transistor, TFT)를 포함할 수 있다. 게이트 펄스는 게이트 하이 전압(Gate High Voltage, VGH)와 게이트 로우 전압(Gate Low Voltage, VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 로우 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 낮은 전압으로 설정된다.
최근, 게이트 구동 회로를 픽셀 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 이하에서 표시패널에 내장된 게이트 구동 회로를 "GIP(Gate In Panel) 회로"로 칭하기로 한다. GIP 회로는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적(cascade)으로 접속된 다수의 스테이지들(stage)을 포함하여 시프트 클럭 타이밍에 맞추어 출력 전압을 시프트(shift)한다. 시프트 레지스터의 스테이지들 각각은 도 1 및 도 2와 같이 Q 노드 전압에 응답하여 출력 단자(OUT(n))를 충전하여 출력 전압을 높이는 풀업 트랜지스터(pull-up transistor, T1), QB 노드 전압에 응답하여 출력 단자(OUT(n))를 방전하여 출력 전압을 낮추는 풀다운 트랜지스터(Pull-down transistor, T2), 및 Q 노드와 QB 노드를 충방전하는 스위치 회로를 포함한다. 출력 단자(OUT(n))는 표시패널의 게이트 라인에 연결된다. 출력 전압은 제n 게이트 펄스로서 게이트 라인에 인가된다.
풀업 트랜지스터(T1)는 Q 노드가 게이트 하이 전압(VGH) 만큼 프리 차징(pre-charging) 된 상태에서 시프트 클럭(CLK)이 드레인에 입력될 때 시프트 클럭(CLK)의 VGH 전압으로 출력 단자를 충전한다. 풀다운 트랜지스터(T2)는 QB 전압이 VGH 만큼 충전될 때 출력 단자를 게이트 로우 전압(VGL)이 인가되는 GVSS 단자에 연결하여 출력 단자의 전압(Vout(n))을 VGL까지 방전시킨다. 스위치 회로(2)는 세트 신호(SET)에 응답하여 Q 노드를 충전하고, 리셋 신호(RST)에 응답하여 Q 노드를 방전한다. 스위치 회로(2)는 인버터(Inverter)를 이용하여 Q 노드와 반대로 QB 노드를 충방전한다. 세트 신호(SET)는 스타트 펄스 또는 이전 스테이지로부터 입력된 캐리 신호(carry signal) 일 수 있다. 리셋 신호(RST)는 모든 스테이지들을 동시에 초기화하기 위한 리셋 신호 및/또는 다음 스테이지로부터 입력된 캐리 신호일 수 있다.
GIP 회로를 구성하는 트랜지스터들은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT들로 구현될 수 있다. 이 GIP 회로는 픽셀 어레이의 TFT와 함께 동일한 제조 공정으로 표시패널의 기판 상에 형성되기 때문에 픽셀 어레이의 TFT와 유사한 구조를 갖는다. GIP 회로의 트랜지스터들은 픽셀 어레이의 TFT 어레이와 함께 동일한 제조 공정으로 표시패널의 기판 상에 직접 형성된다. FHD(Full High Definition)) 표시장치의 경우에, 1080개 게이트 라인과 그 게이트 라인들에 연결된 GIP 회로가 표시패널의 기판 상에 배치된다. 텔레비전과 같이 크기기 큰 표시장치에서, 게이트 펄스 파형의 RC 딜레이(RC delay)를 줄이기 위하여 표시패널의 좌우에 GIP 회로가 배치될 수 있다.
GIP 회로에서 풀업 트랜지스터(T1)와 풀다운 트랜지스터(T2)는 다른 트랜지스터는 큰 전류 구동 능력이 요구되어 스위치 회로(2)를 구성하는 다른 트랜지스터들에 비하여 그 크기가 매우 크고 구동 특성도 다르다.
GIP 회로가 표시패널의 기판 상에 형성되기 때문에 GIP 회로의 불량은 표시패널의 수율에 큰 영향을 끼친다. 이를 위하여, GIP 회로의 특성을 모니터링할 수 있는 방법이 요구되지만 표시패널의 파괴 분석 없이 GIP 회로의 트랜지스터 특성을 측정하기가 어렵다. 특히, GIP 회로에서 게이트 펄스를 직접 출력하는 풀업 트랜지스터와 풀다운 트랜지스터는 표시패널의 성능과 수명에 큰 영향을 끼치므로 그 특성 측정이 중요하다.
고해상도 모델의 경우에, 이동도가 높은 산화물 반도체를 포함한 Oxide TFT로 GIP 회로를 제작하는 방법이 연구되고 있다. Oxide TFT는 제조 공정 중에 노출되는 수소와 산소 함량에　의해　쉽게 특성이 변한다. 산화물 반도체 내에 수소가 많아지면, 도핑 효과로 인하여 문턱 전압(Vth)이 음의 전압 쪽으로 시프트된다(negative shift). 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display)의 표시패널 기판에서 하부 무기막으로 사용되는 질화막(SiNx)이나 산화막(SiO2)의　수소 함량에 따라 Oxide TFT 특성 차이가 발생되고, 이러한 특성 편차는 TFT 크기가 클수록 커진다. GIP 회로에서 대형 Oxide TFT 특성 제어가 어렵고, 플렉시블(Flexible) 패널의 경우에 폴리 이미드(PI) 기판 상에 추가되는 무기막 특성에 따라 Oxide TFT 특성이 달라진다. 따라서, Oxide TFT 특성 안정화가 어렵기 때문에 그 특성을 모니터링할 수 있는 방법이 요구되고 있다.
본 발명은 표시패널의 파괴 분석 없이 GIP 회로 내 대형 트랜지스터의 특성을 측정할 수 있는 게이트 구동 회로를 가지는 표시패널을 제공한다.
본 발명의 표시패널은 클럭이 인가되는 클럭 배선에 연결되고 Q 노드의 전압에 따라 턴온되어 게이트 라인의 전압을 높이는 풀업 트랜지스터, QB 노드의 전압에 따라 턴-온되어 상기 게이트 라인을 게이트 오프 전압이 인가되는 저전압 배선에 연결하여 상기 게이트 라인의 전압을 낮추는 풀다운 트랜지스터, 및 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 중 적어도 하나에 연결되는 테스트용 트랜지스터를 구비한다. 상기 풀업 트랜지스터, 상기 풀다운 트랜지스터, 및 상기 테스트용 트랜지스터는 입력 영상이 표시되는 픽셀 어레이의 트랜지스터들과 함께 표시패널의 기판 상에 배치된다. 상기 테스트용 트랜지스터는 측정 모드에서 발생되는 테스트 인에이블 신호의 게이트 온 전압에 따라 턴온되어 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 중 적어도 하나를 포함한 폐루프를 형성한다.
상기 기판은 제1 및 제2 게이트 구동 회로를 포함한다. 상기 제1 및 제2 게이트 구동 회로 각각은 다수의 상기 풀업 트랜지스터, 다수의 상기 풀다운 트랜지스터, 및 하나 이상의 테스트용 트랜지스터를 포함한다.
상기 테스트용 트랜지스터는 상기 측정 모드에서 테스트 인에이블 신호의 게이트 온 전압에 응답하여 턴온된다. 상기 테스트용 트랜지스터는 상기 테스트 인에이블 신호가 인가되는 게이트, 테스트 제어 전압이 인가되는 제1 전극, 및 상기 Q 노드에 연결된 제2 전극을 포함한다. 상기 테스트 제어 전압은 상기 풀업 트랜지스터의 리니어 영역 동작 전압으로 설정된다.
상기 폐루프는 상기 제1 게이트 구동 회로에 연결된 제1 클럭 배선, 상기 제1 GIP 회로의 풀업 트랜지스터, 상기 게이트 라인, 상기 제2 게이트 구동 회로의 풀업 트랜지스터, 및 상기 제2 게이트 구동 회로에 연결된 클럭 배선을 포함한다. 상기 측정 모드에서 상기 폐루프의 저항이 측정 장치에 의해 측정된다.
상기 테스트용 트랜지스터는 상기 측정 모드에서 발생되는 테스트 인에이블 신호의 게이트 온 전압에 응답하여 턴온된다. 상기 테스트용 트랜지스터는 상기 테스트 인에이블 신호가 인가되는 게이트, 상기 QB 노드에 연결된 제1 전극, 및 테스트 제어 전압이 인가되는 제2 전극을 포함한다. 상기 테스트 제어 전압은 상기 풀다운 트랜지스터의 리니어 영역 동작 전압으로 설정된다.
상기 폐루프는 상기 제1 게이트 구동 회로에 연결된 저전압 배선, 상기 제1 게이트 구동 회로의 상기 풀다운 트랜지스터, 상기 게이트 라인, 상기 제2 게이트 구동 회로의 상기 풀다운 트랜지스터, 및 상기 제2 게이트 구동 회로에 연결된 저전압 배선을 포함한다. 상기 측정 모드에서 상기 폐루프의 저항이 측정 장치에 의해 측정된다.
상기 테스트용 트랜지스터는 상기 측정 모드에서 발생되는 테스트 인에이블 신호의 게이트 온 전압에 응답하여 턴온되는 제1 및 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터는 상기 테스트 인에이블 신호가 인가되는 게이트, 테스트 제어 전압이 인가되는 제1 전극, 및 상기 Q 노드에 연결된 제2 전극을 포함한다. 상기 제2 트랜지스터는 상기 테스트 인에이블 신호가 인가되는 게이트, 상기 QB 노드에 연결된 제1 전극, 및 상기 테스트 제어 전압이 인가되는 제2 전극을 포함한다. 상기 테스트 제어 전압은 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터의 리니어 영역 동작 전압으로 설정된다.
상기 폐루프는 상기 제1 게이트 구동 회로에 연결된 클럭 배선, 상기 제1 게이트 구동 회로의 풀업 트랜지스터, 상기 제1 게이트 구동 회로의 풀다운 트랜지스터, 및 상기 제1 게이트 구동 회로에 연결된 저전압 배선을 포함한 제1 폐루프; 및 상기 제2 게이트 구동 회로에 연결된 클럭 배선, 상기 제2 게이트 구동 회로의 풀업 트랜지스터, 상기 제2 게이트 구동 회로의 풀다운 트랜지스터, 및 상기 제2 게이트 구동 회로에 연결된 저전압 배선을 포함한 제2 폐루프를 포함한다. 상기 측정 모드에서 상기 제1 및 제2 폐루프들 각각의 저항이 측정 장치에 의해 측정된다.
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본 발명은 표시패널에 내장된 GIP 회로 내 대형 트랜지스터의 특성을 파괴 분석 없이 모니터링 할 수 있다. 또한, 본 발명은 표시패널에 테스트 패턴 영상을 표시할 필요 없이 GIP 회로의 저항을 직접 측정하는 방법으로 GIP 회로의 대형 트랜지스터 특성을 빠르고 정확하게 판단할 수 있다.
도 1은 게이트 구동 회로의 시프트 레지스터에 있어서 하나의 스테이지를 개략적으로 보여 주는 도면이다.
도 2는 도 1에서 Q 노드의 전압, QB 노드의 전압 및 출력 전압을 보여 주는 파형도이다.
도 3은 본 발명의 제1 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 4는 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 5는 본 발명의 제1 실시예에 따른 GIP 회로를 보여 주는 회로도이다.
도 6은 본 발명의 표시장치에서 GIP 특성 측정 모드와 정상 구동 모드에서 테스트 인에이블 신호(V_test) 설정 방법을 보여 주는 흐름도이다.
도 7은 대형 트랜지스터의 리니어 동작 영역을 보여 주는 도면이다.
도 8 및 도 9는 도 5에 도시된 GIP 회로를 이용한 풀업 트랜지스터의 저항 측정 방법을 보여 주는 회로도들이다.
도 10은 본 발명의 제2 실시예에 따른 GIP 회로를 보여 주는 회로도이다.
도 11은 도 10에 도시된 GIP 회로를 이용한 풀다운 트랜지스터의 저항 측정 방법을 보여 주는 회로도이다.
도 12는 본 발명의 제2 실시예에 따른 GIP 회로를 보여 주는 회로도이다.
도 13은 도 12에 도시된 GIP 회로를 이용한 풀업 트랜지스터와 풀다운 트랜지스터의 저항 측정 방법을 보여 주는 회로도이다.
도 14는 본 발명의 제2 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로서 액정표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 본 발명은 GIP 회로를 구비하는 어떠한 표시장치에도 적용될 수 있다.
본 발명의 게이트 구동 회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예 설명에서 트랜지스터의 소스와 드레인은 제1 및 제2 전극으로 칭하기로 한다. 이하의 설명에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다는 것에 주의하여야 한다.
본 발명의 게이트 구동 회로를 구성하는 트랜지스터들은 산화물 반도체를 포함한 트랜지스터, 비정질 실리콘(a-Si)을 포함한 트랜지스터, 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 트랜지스터 중 하나 이상으로 구현될 수 있다.
본 발명의 표시패널은 클럭이 인가되는 클럭 배선에 연결되고 Q 노드의 전압에 따라 턴온되어 게이트 라인의 전압을 높이는 풀업 트랜지스터, 및 QB 노드의 전압에 따라 턴-온되어 게이트 라인을 게이트 오프 전압이 인가되는 저전압 배선(GVSS 배선)에 연결하여 게이트 라인의 전압을 낮추는 풀다운 트랜지스터를 포함하여 표시패널 상에 배치된 하나 이상의 게이트 구동 회로(GIP 회로)를 포함한다.
본 발명은 GIP 특성 측정 모드에서 풀업 트랜지스터와 풀다운 트랜지스터 중 적어도 하나에 연결된 트랜지스터를 이용하여 풀업 트랜지스터와 상기 풀다운 트랜지스터 중 적어도 하나를 포함한 폐루프를 형성하고, 이 폐루프의 저항을 측정한다. 그리고 본 발명은 폐루프의 저항을 바탕으로 풀업 트랜지스터와 풀다운 트랜지스터 중 적어도 하나의 불량 여부를 판정한다.
본 발명은 풀업 트랜지스터와 풀다운 트랜지스터 중 적어도 어느 하나의 저항 측정 결과를 바탕으로 풀업 트랜지스터와 풀다운 트랜지스터에 인가되는 전압을 조정할 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 3을 참조하면, 본 발명의 표시장치는 표시패널(PNL)과, 표시패널(PNL)의 픽셀 어레이(pixel array)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동 회로를 구비한다.
표시패널(PNL)은 데이터 라인들(12), 데이터 라인들(12)과 직교하는 게이트 라인들(14), 및 데이트 라인들(12)과 게이트 라인들(14)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이를 포함한다. 입력 영상은 픽셀 어레이에 표시된다.
픽셀 어레이의 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들 각각은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다.
표시패널(PNL)의 픽셀 어레이는 TFT 어레이와 컬러 필터 어레이로 나뉘어질 수 있다. 표시패널(PNL)의 하판에 TFT 어레이가 형성될 수 있다. TFT 어레이는 데이터라인들(12)과 게이트라인들(14)의 교차부들에 형성된 TFT들(Thin Film Transistor), 데이터전압을 충전하는 픽셀 전극, 픽셀 전극에 접속되어 데이터 전압을 유지하는 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함하여 입력 영상을 표시한다.
표시패널(PNL)의 상판 또는 하판에 컬러 필터 어레이가 형성될 수 있다. 컬러 필터 어레이는 블랙매트릭스(black matrix), 컬러 필터(color filter) 등을 포함한다. COT(Color Filter on TFT)　또는 TOC(TFT on Color Filter)　모델의 경우에, TFT 어레이와 함께 컬러 필터와 블랙 매트릭스가 하나의 기판 상에 배치될 수 있다.
표시패널(PNL)에 인셀 타입의 터치 센서(In-cell touch sensor)를 이용한 터치 스크린이 구현될 수 있다. 인셀 타임의 터치 센서는 표시패널(PNL)의 픽셀 어레이 내에 내장된다. 터치 센서들은 온셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(PNL)에 배치될 수도 있다. 터치 센서는 정전 용량 타입의 터치 센서 예를 들면, 상호 용량(mutual capacitance) 센서 또는 자기 용량(Self capacitance) 센서로 구현될 수 있다.
표시패널 구동 회로는 데이터 구동부(16)와 게이트 구동부(22, 18A, 18B)를 포함하여 입력 영상의 데이터를 표시패널(PNL)의 픽셀들에 기입한다. 게이트 구동부(22, 18A, 18B)는 표시패널(PNL)의 기판에 배치된 GIP 회로(18A, 18B)와, 타이밍 콘트롤러(20)와 GIP 회로(18A, 18B) 사이에 배치된 레벨 시프터(Level shifter, LS)(22)를 포함한다.
데이터 구동부(SIC)는 하나 이상의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC는 COF(Chip on film) 상에 실장되어 표시패널(PNL)과 PCB(Printed Circuit Board)(30) 사이에 연결될 수 있다. 소스 드라이브 IC(SIC)는 COG(Chip on glass) 공정으로 표시패널(PNL)의 기판 상에 직접 접착될 수도 있다.
데이터 구동부(SIC)는 타이밍 콘트롤러(Timing controller, TCON)(20)로부터 수신되는 입력 영상의 디지털 비디오 데이터를 감마보상전압으로 변환하여 데이터전압을 출력한다. 데이터 구동부(SIC)로부터 출력된 데이터전압은 데이터 라인들(12)에 공급된다. 데이터 구동부(SIC)와 데이터 라인들(12) 사이에 도시하지 않은 멀티플렉서(Multiplexer)가 배치될 수 있다. 멀티플렉서는 타이밍 콘트롤러(TCON)의 제어 하에 데이터 구동부(SIC)로부터 입력되는 데이터 전압을 데이터 라인들(12)에 분배한다. 1:3 멀티플렉서의 경우에, 멀티플렉서는 데이터 구동부(SIC)의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 두 개의 데이터 라인들로 시분할 공급한다. 1:3 멀티플렉서를 사용하면, 데이터 구동부(SIC)의 채널 수를 1/3로 줄일 수 있다.
게이트 구동부(22, 18A, 18B)는 시프트 레지스터 즉, GIP 회로(18A, 18B)를 이용하여 데이터 전압에 동기되는 게이트 펄스를 발생하고, 시프트 클럭 타이밍에 맞추어 게이트 펄스를 시프트한다.
레벨 시프터(LS)는 타이밍 콘트롤러(20)로부터 수신된 게이트 타이밍 제어 신호의 전압을 VGH와 VGL로 시프트하여 GIP 회로(18A, 18B)로 출력한다.
GIP 회로(18A, 18B)는 픽셀 어레이 밖에서 표시패널(PNL)의 일측 가장자리의 베젤(Bezel, BZ)에 형성되거나 양측 가장자리의 베젤에 형성될 수 있다. 제1 GIP 회로(18A)는 게이트 라인들(14)의 일측에 연결되어 게이트 펄스를 게이트 라인들(14)에 순차적으로 공급한다. 제2 GIP 회로(18B)는 게이트 라인들(14)의 일측에 연결되어 게이트 펄스를 게이트 라인들(14)에 순차적으로 공급한다. 다른 실시예로서, 제1 GIP 회로(18A)는 게이트 라인들(14) 중 일부에 연결되어 그 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급할 수 있다. 제2 GIP 회로(18B)는 제1 GIP 회로(18B)에 연결된 게이트 라인들(14)을 제외한 다른 게이트 라인들에 연결되어 그 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급할 수 있다. GIP 회로(18A, 18B)는 픽셀 어레이 내에 분산 배치될 수도 있다. 제1 및 제2 GIP 회로(18A, 18B)는 타이밍 콘트롤러(20)에 의해 동기된다.
GIP 회로들(18A, 18B)은 레벨 시프터(LG)를 통해 게이트 타이밍 제어 신호를 수신하고, VGH와 VGL을 공급 받는다. GIP 회로(18A, 18B)는 시프트 클럭(CLK)에 따라 게이트 펄스를 시프트하여 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급한다. 게이트 펄스는 VGH와 VGL 사이에서 스윙한다. VGH는 픽셀의 TFT 문턱 전압 보다 높은 전압이다. VGL은 VGH 보다 낮고, 픽셀의 TFT 문턱 전압 보다 낮은 전압이다. 픽셀의 TFT들은 게이트 펄스의 VGH에 응답하여 턴온(turn-on)되어 데이터 라인(12)으로부터의 데이터 전압을 픽셀 전극에 공급한다.
GIP 회로(18A, 18B)의 시프트 레지스터는 도 4와 같이 종속적으로 접속(cascade connection)되어 시프트 클럭(CLK) 타이밍에 맞추어 게이트 펄스를 시프트하는 스테이지들(ST(1)~ST(n))을 포함한다. 도 4에서, 도면 부호 “32”는 시프크 클럭(CLK)이 GIP 회로에 전송하기 위한 클럭 배선이다. 스테이지들 각각(ST(1)~ST(n))은 게이트 라인들(14)에 게이트 펄스를 순차적으로 공급하고, 캐리 신호(Carry signal)를 다른 스테이지로 전달한다. 게이트 펄스와 캐리 신호는 스테이지 각각에서 하나의 출력 단자를 통해 출력되는 같은 신호일 수 있고, 스테이지 각각에서 두 개의 출력 단자를 통해 분리 출력될 수 있다.
타이밍 콘트롤러(TCON)는 도시하지 않은 호스트 시스템으로부터 수신되는 입력 영상의 디지털 비디오 데이터를 데이터 구동부(SIC)로 전송한다. 타이밍 콘트롤러(TCON)는 입력 영상 데이터에 동기하여 수신되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받아 데이터 구동부(SIC)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, GIP 회로(18A, 18B)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다.
게이트 타이밍 제어 신호는 스타트 펄스(VST), 시프트 클럭(Gate Shift Clock, CLK), 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 스타트 펄스(VST)는 GIP 회로(18A, 18B)의 제1 스테이지에서 VST 단자에 입력되어 1 프레임 기간에서 가장 먼저 발생하는 제1 게이트 펄스의 출력 타이밍을 제어한다. 시프트 클럭(CLK)은 GIP 회로(18A, 18B)의 스테이지들 각각에서 게이트 펄스의 출력 타이밍을 제어하여 게이트 펄스의 시프트 타이밍을 제어한다. 시프트 클럭(CLK)은 2 상(phase) 이상의 클럭으로 발생될 수 있다. 게이트 타이밍 제어 신호 전압은 레벨 시프터(22)를 통해 VGH와 VGL로 스윙하는 전압으로 시프트된다.
PCB(30) 상에 타이밍 콘트롤러(20), 레벨 시프터(22), 도시하지 않은 PMIC(Power Module Integrated Circuit, 이하, “PMIC”라 함) 등이 실장된다. PMIC는 감마 기준 전압, VGH, VGL, Vcom 등 표시패널의 구동에 필요한 구동 전압을 발생한다. PCB(30)는 GIP 특성 측정 모드에서, 측정 장치에 연결되는 단자(26)를 포함한다. 단자(26)를 통해 GIP 회로(18A, 18B)의 대형 트랜지스터 저항값이 측정된다.
호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터를 표시패널(PNL)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(TCON)으로 전송한다. 타이밍 신호들(Vsync, Hsync, DE, MCLK)은 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(Data Enable Signal, DE), 메인 클럭(MCLK) 등을 포함한다. 호스트 시스템은 도시하지 않은 터치 센싱회로로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.
본 발명은 도 5, 도 10, 도 12 등에 도시된 바와 같이 GIP 회로(18A, 18B)에 하나 이상의 테스트용 트랜지스터를 추가한다.
도 5는 본 발명의 제1 실시예에 따른 GIP 회로를 보여 주는 회로도이다. 도 5에서 Q 노드와 QB 노드를 충방전하는 스위치 회로는 생략되었다. 스위치 회로는 공지된 어떠한 회로로도 구현될 수 있다. 이하에서, GIP 회로의 트랜지스터들은 NMOS로 예시되었으나 이에 한정되지 않는다.
도 5를 참조하면, GIP 회로(18A, 18B)의 스테이지들 각각은 Q 노드 전압에 응답하여 출력 단자를 충전하여 출력 전압을 높이는 풀업 트랜지스터(Tu), QB 노드 전압에 응답하여 출력 단자를 방전하여 출력 전압을 낮추는 풀다운 트랜지스터(Td), 및 Q 노드와 QB 노드를 충방전하는 스위치 회로를 구비한다. 출력 단자는 표시패널(PNL)의 게이트 라인(14)에 연결된다. 출력 전압은 제n 게이트 펄스로서 게이트 라인(14)에 인가된다.
풀업 트랜지스터(Tu)는 Q 노드가 VGH 만큼 프리 차징 된 상태에서 시프트 클럭(CLK_Left, CLK_Right)이 드레인에 입력될 때 시프트 클럭(CLK_Left, CLK_Right)의 VGH 전압으로 출력 단자를 충전한다. 풀업 트랜지스터(Tu)는 Q 노드에 연결된 게이트, 시프트 클럭(CLK_Left, CLK_Right)이 인가되는 CLK 단자에 연결된 제1 전극, 및 출력 단자를 통해 게이트 라인(14)에 연결된 제2 전극을 포함한다.
풀다운 트랜지스터(Td)는 QB 전압이 VGH 전압 만큼 충전될 때 출력 단자를 VGL 전압(GVSS_Left, GVSS_Right)이 인가되는 GVSS 단자에 연결하여 출력 단자의 전압을 VGL까지 방전시킨다. 풀다운 트랜지스터(Td)는 QB 노드에 연결된 게이트, 출력 단자를 통해 게이트 라인(14)에 연결된 제1 전극, 및 GVSS 단자에 연결된 제2 전극을 포함한다.
GIP 회로(18A, 18B)는 테스트용 트랜지스터(T10)를 더 구비한다. 테스트용 트랜지스터(T10)는 GIP 특성 측정 모드에서 풀업 트랜지스터(Tu)의 저항을 측정할 때 테스트 인에이블 신호(V_test)의 게이트 온 전압에 응답하여 턴온(turn-on)된다. 테스트용 트랜지스터(T10)는 반드시 모든 풀업 트랜지스터들에 연결될 필요는 없다. 따라서, 테스트용 트랜지스터(T10)는 제1 및 제2 GIP 회로(18A, 18B) 각각에 하나 이상 형성될 수 있다. 테스트용 트랜지스터(T10)는 테스트 인에이블 신호(V_test)가 인가되는 게이트, 테스트 제어 전압(V_control)이 인가되는 제1 전극, 및 Q 노드에 연결된 제2 전극을 포함한다.
본 발명은 도 6에 도시된 바와 같이, GIP 특성 측정 모드(S10)에서 GIP 회로에 온 레벨(On level) 전압의 테스트 인에이블 신호(V_test)를 인가하고(S20), 저항 측정을 위해 GIP 회로(18A, 18B)를 포함한 폐루프(Closed loop)를 형성하여 대형 트랜지스터의 저항을 측정한다. 게이트 온 전압은 테스트용 트랜지스터(T10)를 턴온시킬 수 있도록 충분히 높은 전압이다.
본 발명은 폐루프에서 측정된 저항값을 바탕으로 대형 트랜지스터의 특성 예를 들어, 문턱값, 전류 등을 측정할 수 있다. 대형 트랜지스터는 GIP 회로(18A, 18B)의 풀업 트랜지스터(Tu)와 풀다운 트랜지스터(Td)를 포함한다. 도 5의 예는 풀업 트랜지스터(Tu)의 특성을 측정하는 실시예이다.
본 발명은 정상 구동 모드에서 테스트 인에이블 신호(V_test)의 전압을 오프 레벨(Off level)로 낮추어 테스트용 트랜지스터를 오프 상태로 제어할 수 있다(S30). 게이트 오프 전압은 테스트용 트랜지스터(T10)를 턴오프시킬 수 있도록 충분히 낮은 전압이다.
게이트 온 전압은 트랜지스터가 턴온될 수 있는 전압이고, 게이트 오프 전압은 트랜지스터가 턴오프되는 전압이다. NMOS의 경우에 게이트 온 전압은 VGH이고, 게이트 오프 전압은 VGL일 수 있다. PMOS의 경우, 게이트 온 전압은 VGL이고, 게이트 오프 전압은 VGH일 수 있다. 이하에서 GIP 회로의 스위치 소자들은 NMOS로 설명되지만, 이에 한정되지 않는다.
테스트 인에이블 신호(V_test)는 타이밍 콘트롤러(20)와 레벨 시프터(22)를 통해 GIP 특성 측정 모드에서 테스트용 트랜지스터(T10)에 인가되거나 별도의 배선을 통해 인가될 수 있다.
테스트 제어 전압(V_control)은 도 7과 같이 대형 트랜지스터(Tu, Td)의 리니어(Linear 또는 subthreshould) 동작 영역에서 저항을 측정하기 위하여 0~15V 사이의 전압으로 설정될 수 있다. 이 테스트 제어 전압(V_control)은 테스트용 트랜지스터(T10)를 통해 GIP 특성 측정 모드에서만 대형 트랜지스터(Tu, Td)의 게이트에 인가된다.
도 8 및 도 9는 도 5에 도시된 GIP 회로를 이용한 풀업 트랜지스터의 저항 측정 방법을 보여 주는 회로도들이다.
도 5, 도 8 및 도 9를 참조하면, GIP 특성 측정 모드에서 테스트 인에이블 신호(V_test)에 의해 테스트용 트랜지스터(T10)가 턴온된다. 이 때, 제1 GIP 회로(18A)에 연결된 클럭 배선(32a), 제1 GIP 회로(18A)의 풀업 트랜지스터(Tu), 표시패널(PNL)의 게이트 라인(14), 제2 GIP 회로(18B)의 풀업 트랜지스터(Tu), 및 제2 GIP 회로(18B)에 연결된 클럭 배선(32b) 등이 폐루프로 연결된다.
이 폐루프 상의 단자(26)를 통해 측정 장치(100)는 폐루프의 저항을 측정한다. 디지털 멀티 미터(digital multimeter) 등 공지된 측정 장치가 측정 장치(100)로 이용될 수 있다.
정상 구동 모드에서 클럭 배선(32a, 32b)과 GIP 회로(18A, 18B)의 CLK 단자에는 시프트 클럭(CLK) 또는 직류 전압이 인가된다. 이에 비하여, GIP 특성 측정 모드에서 클럭 배선(32a, 32b)에는 측정 장치(100)를 통해 저항을 측정하기 위하여 단자(26)를 통해 측정 장치(100)로부터 수 V 이하의 전압이 인가된다.
도 8에서 “R_Tup_Left”와 “R_Tup_Right”는 하나의 게이트 라인(14)을 통해 연결된 제1 및 제2 GIP 회로(18A, 18B)의 풀업 트랜지스터 저항이다. “R_Panel”은 제1 GIP 회로(18A)의 풀업 트랜지스터(Tu)와 제2 GIP 회로(18B)의 풀업 트랜지스터(Tu) 사이에 연결된 표시패널(PNL)의 저항 즉, 게이트 라인(14)의 저항이다. 표시패널(PNL)의 저항(R_Panel)은 풀업 트랜지스터(Tu)의 저항 대비 매우 작기 때문에 무시될 수 있다. 따라서, 도 6에 도시된 폐루프 회로의 저항은 아래와 같이 측정될 수 있다.
Figure 112016103140628-pat00001
본 발명은　　　폐루프에서 측정된 저항값을 미리 설정된 기준값과 비교하여 풀업 트랜지스터(Tu)의 특성 편차를 판단하고 이를 통해 표시패널의 양품과 풀량을 판정할 수 있다. 기준값 대비 측정값이 얼마나 차이 있는지를 모니터링하는 간단한 방법으로 풀업 트랜지스터의 불량 여부를 판단할 수 있다. 기준값은 정상 동작하는 풀업 트랜지스터의 저항값으로 미리 측정된 값이다. 나아가, 본 발명은 아래에서 설명하는 바와 같이 저항 측정값을 바탕으로 풀업 트랜지스터의 문턱 전압이나 전류를 측정하여 풀업 트랜지스터의 특성을 정량적으로 산출할 수도 있다.
GIP 회로(18A, 18B) 각각에서 다수의 스테이지들에 도 5와 같은 테스트용 트랜지스터가 배치될 수 있다. 도 4에 도시된 바와 같이, 하나의 클럭 배선(32a, 32b)에 GIP 회로(18A, 18B)에서 다수의 풀업 트랜지스터들(Tu)이 연결되어 있다. GIP 회로(18A, 18B)의 스테이지들 각각에 풀업 트랜지스터(Tu)이 형성되고, 둘 이상의 스테이지들이 하나의 클럭 배선(32a, 32b)에 공통으로 연결되어 시프트 클럭(CLK)을 입력 받는다. GIP 특성 측정 모드에서 클럭 배선(32a, 32b)을 통해 연결된 풀업 트랜지스터들의 저항(R_Tup_Left 1~N, R_Tup_Right 1~N)은 폐루프 내에서 병렬 연결된다. 풀업 트랜지스터들의 저항(R_Tup_Left 1~N, R_Tup_Right 1~N)이 모두 같다고 가정하여 평균 저항을 계산하면, 아래와 같다. 여기서, N은 2 은 이상의 양의 정수이다.
Figure 112016103140628-pat00002
Figure 112016103140628-pat00003
본 발명은　　　폐루프에서 측정된 평균 저항값을 미리 설정된 기준값과 비교하여 풀업 트랜지스터(Tu)의 특성 편차를 판단하고 이를 통해 표시패널의 양품, 풀량을 판정할 수 있다. 나아가, 본 발명은 아래에서 설명하는 바와 같이 평균 저항값을 바탕으로 풀업 트랜지스터의 문턱 전압이나 전류를 측정하여 풀업 트랜지스터의 특성을 정량적으로 산출할 수도 있다. 이러한 계산은 GIP 특성 측정 모드에서 표시패널에 연결되는 컴퓨터에 의해 실행될 수 있다.
MOSFET의 드레인-소스간 전류(Ids)와 드레인-소스간 전압(Vds)의 관계식에서 드레인-소스간 전류(Ids)는 아래와 같다.
Figure 112016103140628-pat00004
여기서, 'μ'는 트랜지스터의 이동도를, 'Cox'는 트랜지스터의 기생 용량을, 'W'는 트랜지스터의 채널 폭을, 'L'은 트랜지스터의 채널 길이를, 'Vth'는 트랜지스터의 문턱 전압을 각각 나타낸다.
리니어 영역일 경우, Vds가 충분히 작기 때문에 위 식은 아래와 같이 표현될 수 있다.
Figure 112016103140628-pat00005
이 식과 저항 측정값을 바탕으로 아래와 같이 트랜지스터의 문턱 전압(Vth)이 계산될 수 있다.
Figure 112016103140628-pat00006
Figure 112016103140628-pat00007
도 10은 본 발명의 제2 실시예에 따른 GIP 회로를 보여 주는 회로도이다. 도 10에서 Q 노드와 QB 노드를 충방전하는 스위치 회로는 생략되었다. 스위치 회로는 공지된 어떠한 회로로도 구현될 수 있다. 도 10에서, 도 5에 도시된 회로와 대비할 때 실질적으로 동일한 구성에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다. 도 11은 도 10에 도시된 GIP 회로를 이용한 풀다운 트랜지스터의 저항 측정 방법을 보여 주는 회로도이다.
도 10 및 도 11을 참조하면, GIP 회로(18A, 18B) 각각은 다수의 풀업 트랜지스터(Tu), 다수의 풀다운 트랜지스터(Td), QB 노드를 통해 풀다운 트랜지스터(Td)의 게이트에 연결된 테스트용 트랜지스터(T20) 등을 구비한다.
테스트용 트랜지스터(T20)는 GIP 특성 측정 모드에서 풀다운 트랜지스터(Td)의 저항을 측정할 때 테스트 인에이블 신호(V_test)의 게이트 온 전압에 응답하여 턴온된다. 테스트용 트랜지스터(T20)는 반드시 모든 풀다운 트랜지스터들(Td)에 연결될 필요는 없다. 따라서, 테스트용 트랜지스터(T20)는 제1 및 제2 GIP 회로(18A, 18B) 각각에 하나 이상 형성될 수 있다. 테스트용 트랜지스터(T20)는 테스트 인에이블 신호(V_test)가 인가되는 게이트, QB 노드에 연결된 제1 전극, 및 테스트 제어 전압(V_control)이 인가되는 제2 전극을 포함한다.
GIP 특성 측정 모드에서 테스트 인에이블 신호(V_test)에 의해 테스트용 트랜지스터(T20)가 턴온된다. 이 때, 제1 GIP 회로(18A)에 연결된 GVSS 배선(34a), 제1 GIP 회로(18A)의 풀다운 트랜지스터(Td), 표시패널(PNL)의 게이트 라인(14), 제2 GIP 회로(18B)의 풀다운 트랜지스터(Td), 및 제2 GIP 회로(18B)에 연결된 GVSS 배선(34b) 등이 폐루프로 연결된다. GVSS 배선(34a, 34b)에는 게이트 오프 전압 예를 들어, VGL이 인가된다.
이 폐루프 상의 단자(26)를 통해 측정 장치(100)는 폐루프의 저항을 측정한다. 도 11에서 “R_Tdown_Left”와 “R_Tdown_Right”는 하나의 게이트 라인(14)을 통해 연결된 제1 및 제2 GIP 회로(18A, 18B)의 풀다운 트랜지스터 저항이다. “R_Panel”은 제1 GIP 회로(18A)의 풀다운 트랜지스터(Td)와 제2 GIP 회로(18B)의 풀다운 트랜지스터(Td) 사이에 연결된 표시패널(PNL)의 저항이다. GVSS_Left와 GVSS_Right은 GIP 회로에 인가되는 게이트 오프 전압이다.
본 발명은　　　폐루프에서 측정된 저항값을 미리 설정된 기준값과 비교하여 풀다운 트랜지스터(Td)의 특성 편차를 판단하고 이를 통해 표시패널의 양품, 풀량을 판정할 수 있다. 기준값 대비 측정값이 얼마나 차이 있는지를 모니터링하는 간단한 방법으로 풀다운 트랜지스터의 불량 여부를 판단할 수 있다. 기준값은 정상 동작하는 저항값으로서 미리 측정된 값이다. 나아가, 본 발명은 전술한 바와 같이 저항 측정값을 바탕으로 풀다운 트랜지스터의 문턱 전압이나 전류를 측정하여 풀다운 트랜지스터의 특성을 정량적으로 산출할 수도 있다.
GIP 회로(18A, 18B) 각각에서 다수의 스테이지들에 테스트용 트랜지스터가 배치될 수 있다. 하나의 GVSS 배선(34a, 34b)에 GIP 회로(18A, 18B)에서 다수의 풀다운 트랜지스터들(Td)이 연결되어 있다. GIP 회로(18A, 18B)의 스테이지들 각각에 풀다운 트랜지스터(Td)이 형성되고, 둘 이상의 스테이지들이 하나의 GVSS 배선(34a, 34b)에 공통으로 연결된다. GIP 특성 측정 모드에서 GVSS 배선(34a, 34b)을 통해 연결된 다수의 풀다운 트랜지스터들의 저항은 폐루프 내에서 병렬 연결된다. 풀업 트랜지스터들의 저항이 모두 같다고 가정하여 평균 저항이 계산된다. 이 평균 저항을 바탕으로, 풀다운 트랜지스터의 문턱 전압, 전류 등이 계산될 수 있다.
도 12는 본 발명의 제2 실시예에 따른 GIP 회로를 보여 주는 회로도이다. 도 12에서 Q 노드와 QB 노드를 충방전하는 스위치 회로는 생략되었다. 스위치 회로는 공지된 어떠한 회로로도 구현될 수 있다. 도 13은 도 12에 도시된 GIP 회로를 이용한 풀업 트랜지스터(Tu)와 풀다운 트랜지스터(Td)의 저항 측정 방법을 보여 주는 회로도이다. 도 12 및 도 13은 GIP 회로들(18A, 18B) 각각에서 풀업 트랜지스터(Tu)와 풀다운 트랜지스터(Td)의 저항을 포함한 폐루프에서 대형 트랜지스터의 저항값을 측정하는 방법이다.
도 12 및 도 13을 참조하면, GIP 회로(18A, 18B) 각각은 다수의 풀업 트랜지스터(Tu), 다수의 풀다운 트랜지스터(Td), Q 노드를 통해 풀업 트랜지스터(Tu)의 게이트에 연결된 제1 테스트용 트랜지스터(T30), QB 노드를 통해 풀다운 트랜지스터(Td)의 게이트에 연결된 제2 테스트용 트랜지스터(T40) 등을 구비한다.
제1 테스트용 트랜지스터(T30)는 GIP 특성 측정 모드에서 테스트 인에이블 신호(V_test)의 게이트 온 전압에 응답하여 턴온된다. 제1 테스트용 트랜지스터(T30)는 반드시 모든 풀업 트랜지스터들(Tu)에 연결될 필요는 없다. 제1 테스트용 트랜지스터(T30)는 제1 및 제2 GIP 회로(18A, 18B) 각각에 하나 이상 형성될 수 있다. 제1 테스트용 트랜지스터(T30)는 테스트 인에이블 신호(V_test)가 인가되는 게이트, 테스트 제어 전압(V_control)이 인가되는 제1 전극, 및 Q 노드에 연결된 제2 전극을 포함한다.
제2 테스트용 트랜지스터(T40)는 GIP 특성 측정 모드에서 테스트 인에이블 신호(V_test)의 게이트 온 전압에 응답하여 턴온된다. 제2 테스트용 트랜지스터(T40)는 반드시 모든 풀다운 트랜지스터들(Td)에 연결될 필요는 없다. 제2 테스트용 트랜지스터(T40)는 제1 및 제2 GIP 회로(18A, 18B) 각각에 하나 이상 형성될 수 있다. 제2 테스트용 트랜지스터(T40)는 테스트 인에이블 신호(V_test)가 인가되는 게이트, QB 노드에 연결된 제1 전극, 및 테스트 제어 전압(V_control)이 인가되는 제2 전극을 포함한다.
GIP 특성 측정 모드에서 테스트 인에이블 신호(V_test)에 의해 제1 및 제2 테스트용 트랜지스터들(T30, T40)이 턴온된다. 제1 GIP 회로(18A)에 연결된 클럭 배선(32a), 제1 GIP 회로(18A)의 풀업 트랜지스터(Tu), 제1 GIP 회로(18A)의 풀다운 트랜지스터(Td), 및 제1 GIP 회로(18A)에 연결된 GVSS 배선(34a, 34b) 등이 제1 폐루프로 연결된다. 이와 마찬가지로, 제2 GIP 회로(18B)에 연결된 클럭 배선(32b), 제2 GIP 회로(18B)의 풀업 트랜지스터(Tu), 제2 GIP 회로(18B)의 풀다운 트랜지스터(Td), 및 제2 GIP 회로(18B)에 연결된 GVSS 배선(34a, 34b) 등이 제2 폐루프로 연결된다. 이 폐루프들 각각에 연결된 단자(26)를 통해 측정 장치(100)는 제1 및 제2 GIP 회로들(18A, 18B) 각각에서 폐루프의 저항을 측정한다. 도 13에서, “R_Tup_Left”와 “R_Tup _Right”는 풀업 트랜지스터(Tu)의 저항이고, “R_Tdown_Left”와 “R_Tdown_Right”는 풀다운 트랜지스터 저항이다. 제1 GIP 회로(18A)의 풀다운 트랜지스터(Td)와 제2 GIP 회로(18B)의 풀다운 트랜지스터(Td) 사이에 연결된 표시패널(PNL)의 저항이다.
본 발명은　　　제1 및 제2 GIP 회로들(18A, 18B) 각각의 폐루프에서 측정된 저항값을 미리 설정된 기준값과 비교하여 대형 트랜지스터(Tu, Td)의 특성 편차를 판단하고 이를 통해 표시패널의 양품, 풀량을 판정할 수 있다. 기준값 대비 측정값이 얼마나 차이 있는지를 모니터링하는 간단한 방법으로 대형 트랜지스터(Tu, Td)의 불량 여부를 판단할 수 있다. 기준값은 정상 동작하는 저항값으로서 미리 측정된 값이다. 나아가, 본 발명은 전술한 바와 같이 저항 측정값을 바탕으로 대형 트랜지스터(Tu, Td)의 문턱 전압이나 전류를 측정하여 대형 트랜지스터(Tu, Td)의 특성을 정량적으로 산출할 수도 있다.
GIP 회로(18A, 18B) 각각에서 다수의 스테이지들에 테스트용 트랜지스터가 배치될 수 있다. GIP 회로(18A, 18B)의 스테이지들 각각에 대형 트랜지스터(Tu, Td)가 형성되고, 둘 이상의 스테이지들이 클럭 배선(32a, 32b)과 GVSS 배선(34a, 34b)에 공통으로 연결된다. GIP 특성 측정 모드에서 클럭 배선과 GVSS 배선을 통해 연결된 대형 트랜지스터의 저항은 폐루프 내에서 병렬 연결된다. 대형 트랜지스터들의 저항이 모두 같다고 가정하여 평균 저항이 계산된다. 이 평균 저항을 바탕으로, 대형 트랜지스터(Tu, Td)의 문턱 전압, 전류 등이 계산될 수 있다.
본 발명은 GIP 회로(18A, 18A)에서 대형 트랜지스터(Tu, Td)의 특성이 정량적으로 산출된 결과를 바탕으로 대형 트랜지스터(Tu, Td)에 인가되는 게이트 타이밍 신호 전압, 게이트 온/오프 전압 등을 조정하여 그 트랜지스터들(Tu, Td)의 동작 특성 편차를 보상할 수 있다. 이를 위하여, 본 발명은 도 14에 도시된 바와 같이, 전압 조정부(24)를 이용하여 레벨 시프터(22)와 도시하지 않은 PMIC를 제어하여 레벨 시프트(22)로부터 출력되는 게이트 타이밍 제어 신호의 전압, 게이트 온/오프 전압을 조정할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
PNL : 표시패널 10 : 픽셀 어레이
12 : 데이터 라인 14 : 게이트 라인
16 : 데이터 구동부 18A, 18B : GIP 회로
20 : 타이밍 콘트롤러 22 : 레벨 시프터
24 : 전압 조정부 26 : 저항 측정용 단자
30 : PCB

Claims (11)

  1. 기판 상에 배치된 제1 및 제2 게이트 구동 회로를 포함하고,
    상기 제1 및 제2 게이트 구동 회로 각각은,
    클럭이 인가되는 클럭 배선에 연결되고 Q 노드의 전압에 따라 턴온되어 게이트 라인의 전압을 높이는 풀업 트랜지스터;
    QB 노드의 전압에 따라 턴-온되어 상기 게이트 라인을 게이트 오프 전압이 인가되는 저전압 배선에 연결하여 상기 게이트 라인의 전압을 낮추는 풀다운 트랜지스터; 및
    상기 풀업 트랜지스터에 연결되는 테스트용 트랜지스터를 구비하고,
    상기 테스트용 트랜지스터는,
    측정 모드에서 발생되는 테스트 인에이블 신호의 게이트 온 전압에 따라 턴온되어 폐루프를 형성하고,
    상기 폐루프는,
    상기 제1 게이트 구동 회로에 연결된 클럭 배선, 상기 제1 게이트 구동 회로의 풀업 트랜지스터, 상기 게이트 라인, 상기 제2 게이트 구동 회로의 풀업 트랜지스터, 및 상기 제2 게이트 구동 회로에 연결된 클럭 배선을 포함하고,
    상기 측정 모드에서 상기 폐루프의 저항이 측정 장치에 의해 측정되는 게이트 구동 회로를 가지는 표시패널.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 테스트용 트랜지스터는 상기 측정 모드에서 테스트 인에이블 신호의 게이트 온 전압에 응답하여 턴온되고,
    상기 테스트용 트랜지스터는 상기 테스트 인에이블 신호가 인가되는 게이트, 테스트 제어 전압이 인가되는 제1 전극, 및 상기 Q 노드에 연결된 제2 전극을 포함하고,
    상기 테스트 제어 전압은 상기 풀업 트랜지스터의 리니어 영역 동작 전압으로 설정되는 게이트 구동 회로를 가지는 표시패널.
  4. 삭제
  5. 삭제
  6. 기판 상에 배치된 제1 및 제2 게이트 구동 회로를 포함하고,
    상기 제1 및 제2 게이트 구동 회로 각각은,
    클럭이 인가되는 클럭 배선에 연결되고 Q 노드의 전압에 따라 턴온되어 게이트 라인의 전압을 높이는 풀업 트랜지스터;
    QB 노드의 전압에 따라 턴-온되어 상기 게이트 라인을 게이트 오프 전압이 인가되는 저전압 배선에 연결하여 상기 게이트 라인의 전압을 낮추는 풀다운 트랜지스터; 및
    상기 풀다운 트랜지스터에 연결되는 테스트용 트랜지스터를 구비하고,
    상기 테스트용 트랜지스터는,
    측정 모드에서 발생되는 테스트 인에이블 신호의 게이트 온 전압에 따라 턴온되어 폐루프를 형성하고,
    상기 폐루프는,
    상기 제1 게이트 구동 회로에 연결된 저전압 배선, 상기 제1 게이트 구동 회로의 상기 풀다운 트랜지스터, 상기 게이트 라인, 상기 제2 게이트 구동 회로의 상기 풀다운 트랜지스터, 및 상기 제2 게이트 구동 회로에 연결된 저전압 배선을 포함하고,
    상기 측정 모드에서 상기 폐루프의 저항이 측정 장치에 의해 측정되는 게이트 구동 회로를 가지는 표시패널.
  7. 삭제
  8. 기판 상에 배치된 제1 및 제2 게이트 구동 회로를 포함하고,
    상기 제1 및 제2 게이트 구동 회로 각각은,
    클럭이 인가되는 클럭 배선에 연결되고 Q 노드의 전압에 따라 턴온되어 게이트 라인의 전압을 높이는 풀업 트랜지스터;
    QB 노드의 전압에 따라 턴-온되어 상기 게이트 라인을 게이트 오프 전압이 인가되는 저전압 배선에 연결하여 상기 게이트 라인의 전압을 낮추는 풀다운 트랜지스터;
    상기 풀업 트랜지스터에 연결된 제1 테스트용 트랜지스터; 및
    상기 풀다운 트랜지스터에 연결된 제2 테스트용 트랜지스터를 구비하고,
    상기 제1 테스트용 트랜지스터는,
    측정 모드에서 발생되는 제1 테스트 인에이블 신호의 게이트 온 전압에 따라 턴온되어 제1 폐루프를 형성하고,
    상기 제1 테스트용 트랜지스터는,
    상기 측정 모드에서 발생되는 제2 테스트 인에이블 신호의 게이트 온 전압에 따라 턴온되어 제2 폐루프를 형성하고,
    상기 제1 폐루프는,
    상기 제1 게이트 구동 회로에 연결된 클럭 배선, 상기 제1 게이트 구동 회로의 풀업 트랜지스터, 상기 제1 게이트 구동 회로의 풀다운 트랜지스터, 및 상기 제1 게이트 구동 회로에 연결된 저전압 배선을 포함하고,
    상기 제2 폐루프는,
    상기 제2 게이트 구동 회로에 연결된 클럭 배선, 상기 제2 게이트 구동 회로의 풀업 트랜지스터, 상기 제2 게이트 구동 회로의 풀다운 트랜지스터, 및 상기 제2 게이트 구동 회로에 연결된 저전압 배선을 포함하고,
    상기 측정 모드에서 상기 제1 및 제2 폐루프들 각각의 저항이 측정 장치에 의해 측정되는 게이트 구동 회로를 가지는 표시패널.
  9. 삭제
  10. 삭제
  11. 삭제
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