CN107978286B - 显示面板和监测选通驱动电路的特性的方法 - Google Patents

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Abstract

显示面板和监测选通驱动电路的特性的方法。本公开涉及具有选通驱动电路的显示面板和监测选通驱动电路的特性的方法，选通驱动电路包括连接到上拉晶体管和下拉电阻中的至少一个的测试晶体管晶体管。测试晶体管响应于在测量模式下产生的测试使能信号的选通导通电压而导通以形成包括上拉晶体管和下拉晶体管中的至少一个的闭合回路。

Description

显示面板和监测选通驱动电路的特性的方法
技术领域
本公开涉及一种显示设备，并且更具体地说，涉及一种具有选通驱动电路的显示面板和监测选通驱动电路的特性的方法。
背景技术
显示设备包括：数据驱动电路，其将数据信号提供给像素阵列的数据线；选通驱动电路(或扫描驱动电路)，其将与数据信号同步的扫描脉冲(或扫描脉冲)依次提供到像素阵列的选通线(或扫描线)；以及定时控制器，其控制数据驱动电路和选通驱动电路。
每个像素包括薄膜晶体管(TFT)，该薄膜晶体管响应于选通脉冲向像素电极提供数据线的电压。选通脉冲在选通高电压(VGH)和选通低电压(VGL)之间摆动。选通高电压VGH被设置为高于像素TFT的阈值电压的电压，并且选通低电压VGL被设置为低于像素TFT的阈值电压的电压。
近来，已经开发了将具有像素阵列的选通驱动电路嵌入到显示面板中的技术。在下文中，嵌入到显示面板中的选通驱动电路被称为“面板中选通(GIP)”。GIP电路包括移位寄存器。移位寄存器包括多个级联连接状态，并且在移位时钟定时移位输出电压。移位寄存器的每个级包括：上拉晶体管T1，其响应于Q节点的电压而对输出端子OUT(n)进行充电以增大输出电压；下拉晶体管T2，其响应于QB节点的电压对输出端子OUT(n)进行放电以降低输出电压；以及开关电路，其对Q节点和QB节点进行充电和放电，如图1和2所示。输出端子OUT(n)连接到显示面板的选通线。将输出电压作为第n个选通脉冲施加到选通线。
当移位时钟CLK在Q节点被选通高电压VGH预充电的情况下输入到漏极时，上拉晶体管T1用移位时钟CLK的电压VGH对输出端子进行充电。当QB电压被VGH充电时，下拉晶体管T2将输出端子连接到施加选通低电压VGL的GVSS端子，以将输出端子的电压Vout(n)放电到VGL。开关电路2响应于设置信号SET对Q节点进行充电，并响应于复位信号RST对Q节点进行放电。开关电路2以与使用反向器对Q节点进行充电/放电的方式相反的方式对QB节点进行充电/放电。设置信号SET可以是从前一级输入的起始脉冲或进位信号。复位信号RST可以是用于同时对所有级进行初始化的复位信号或从下一级输入的进位信号。
构成GIP电路的晶体管可以被实现为金具有属氧化物半导体场效应晶体管(MOSFET)结构中的TFT。GIP电路通过相同的制造工艺与显示面板的基板上的像素阵列的TFT一起形成，因此具有与像素阵列的TFT相似的结构。GIP电路的晶体管与直接位于显示面板的基板上的像素阵列的TFT阵列通过相同的制造工艺一起同时形成。在全高清(FHD)显示设备的情况下，在显示面板的基板上配置有1080条选通线和连接至选通线的GIP电路。在诸如TV的大型显示设备中，GIP电路可以布置在显示面板的两侧上，以便减小选通脉冲波形的RC延迟。
在GIP电路中，上拉晶体管T1和下拉晶体管T2需要高电流驱动能力，因此它们比构成开关电路2的其它晶体管更大，并且具有与其它晶体管不同的驱动特性。
由于GIP电路直接形成在显示面板的基板上，因此GIP电路中的缺陷很大程度上影响显示面板的产量。为了解决该问题，需要一种监测GIP电路的特性的方法。然而，难以在不对显示面板进行破坏性分析的情况下测量GIP电路的晶体管特性。特别地，由于直接输出GIP电路中的选通脉冲的上拉晶体管和下拉晶体管极大地影响显示面板的性能和寿命，因此测量它们的特性非常重要。
在高分辨率模型的情况下，已经研究了使用包括具有高迁移率的氧化物半导体的氧化物TFT来制造GIP电路的方法。通过在制造过程中改变氧化物TFT所暴露于的氢和氧的浓度，可以容易地改变氧化物TFT的特性。当氧化物半导体中的氢含量增加时，由于掺杂效应，阈值电压Vth负偏移。根据在有机发光二极管(OLED)显示器的显示面板基板上用作下部无机膜的氮化物膜(SiNx)或氧化物膜(SiO2)的氢含量，产生氧化物TFT特性偏差，并且随着TFT尺寸的增加，这种特性偏差增大。在GIP电路中难以控制大的氧化物TFT的特性。在柔性面板的情况下，氧化物TFT特性根据添加到聚酰亚胺(PI)基底中的无机膜的特性而变化。因此，难以使氧化物TFT特性稳定，因此需要用于监测氧化物TFT特性的方法。
发明内容
本公开提供一种具有选通驱动电路的显示面板以及监测该选通驱动电路的特性的方法，所述显示面板可以在不会对显示面板进行破坏性分析的情况下测量GIP电路中的大尺寸晶体管的特性。
本公开的附加特征和优点将在下面的描述中阐述，并且部分将从描述中显而易见，或者可以通过本公开的实践来了解。本公开的其它优点将通过在书面说明书及其权利要求书以及附图中具体指出的结构来实现和获得。
为了实现这些和其它优点并且根据本公开的目的，如实施和广泛描述的，本公开的一种包括通过基板上的选通线相互连接的像素阵列和至少一个选通驱动电路的显示面板，所述选通驱动电路中的每一个包括移位寄存器，所述移位寄存器中的每一级包括：上拉晶体管，所述上拉晶体管连接到施加了时钟信号的时钟线并且响应于Q节点的电压而导通以增加所述选通线的电压；下拉晶体管，所述下拉晶体管响应于QB节点的电压而导通以将所述选通线连接到施加了选通截止电压的低电压线，从而降低所述选通线的电压；以及至少一个测试晶体管，所述至少一个测试晶体管各自连接到所述上拉晶体管和所述下拉晶体管中的至少一个。所述选通驱动电路的所述上拉晶体管、所述下拉晶体管和所述测试晶体管与所述像素阵列的晶体管一起布置在所述显示面板的所述基板上，所述像素阵列显示用于显示输入图像。所述测试晶体管响应于在测量模式下产生的测试使能信号的选通导通电压而导通，以形成包括所述上拉晶体管和所述下拉晶体管中的至少一个的闭合回路。
根据本公开的另一方案，一种包括至少一个选通驱动电路、数据驱动电路和像素阵列的显示面板，所述至少一个选通驱动电路和所述数据驱动电路通过选通线和数据线分别连接到所述像素阵列，所述至少一个选通驱动电路中的每一个包括移位寄存器，所述移位寄存器中的每一级包括：上拉晶体管，所述上拉晶体管连接到施加了时钟信号的时钟线并且通过Q节点的电压导通并且增加所述选通线的电压；下拉晶体管，所述下拉晶体管将所述选通线连接到施加了选通截止电压的低电压线，通过QB节点的电压导通并且降低所述选通线的电压；以及至少一个测试晶体管，所述至少一个测试晶体管各自连接到所述上拉晶体管和所述下拉晶体管中的至少一个并且通过在测量模式下产生的测试使能信号的选通导通电压而导通，其中，当在所述测量模式下测量所述闭合回路的电阻时，所述上拉晶体管和所述下拉晶体管形成闭合回路，并且使用所述闭合回路的所述电阻来确定所述上拉晶体管和所述下拉晶体管中的至少一个是否有缺陷。
所述基板包括第一选通驱动电路和第二选通驱动电路。所述第一选通驱动电路和所述第二选通驱动电路中的每一个包括多个上拉晶体管、多个下拉晶体管和至少一个测试晶体管。
所述测试晶体管响应于所述测量模式下的测试使能信号的选通导通电压而导通。所述测试晶体管包括施加了所述测试使能信号的栅极、施加了测试控制电压的第一电极和连接到所述Q节点的第二电极。所述测试控制电压被设置为所述上拉晶体管的线性操作电压。
所述闭合回路包括连接到所述第一选通驱动电路的第一时钟线、所述第一选通驱动电路的上拉晶体管、所述选通线、所述第二选通驱动电路的上拉晶体管和连接到所述第二选通驱动电路的时钟线。在所述测量模式下由测量设备测量所述闭合回路的电阻。
所述测试晶体管响应于在测量模式下产生的测试使能信号的选通导通电压而导通。所述测试晶体管包括施加了测试使能信号的栅极、连接到所述QB节点的第一电极和施加了所述测试控制电压的第二电极。所述测试控制电压被设置为所述下拉晶体管的线性操作电压。
所述闭合回路包括连接到所述第一选通驱动电路的低电压线、所述第一选通驱动电路的所述下拉晶体管、所述选通线、所述第二选通驱动电路的下拉晶体管和连接到所述第二选通驱动电路的低电压线。在测量模式下由测量设备测量所述闭合回路的电阻。
所述测试晶体管包括响应于在所述测量模式下产生的所述测试使能信号的所述选通导通电压而导通的第一测试晶体管和第二测试晶体管。所述第一测试晶体管包括施加了所述测试使能信号的栅极、施加了所述测试控制电压的第一电极和连接到所述Q节点的第二电极。所述第二测试晶体管包括施加了所述测试使能信号的栅极、连接到所述QB节点的第一电极和施加了所述测试控制电压的第二电极。所述测试控制电压被设置为所述上拉晶体管和所述下拉晶体管的线性操作电压。
所述闭合回路包括：第一闭合回路，所述第一闭合回路包括连接到所述第一选通驱动电路的时钟线、所述第一选通驱动电路的上拉晶体管、所述第一选通驱动电路的下拉晶体管和连接到所述第一选通驱动电路的低电压线；以及第二闭合回路，所述第二闭合回路包括连接到所述第二选通驱动电路的时钟线、所述第二选通驱动电路的上拉晶体管、所述第二选通驱动电路的下拉晶体管和连接到所述第二选通驱动电路的低电压线。在所述测量模式下，通过测量设备测量所述第一闭合回路和所述第二闭合回路的电阻。
根据本公开的一个方案的一种监测选通驱动电路的特性的方法，所述方法包括以下步骤：使用连接到所述上拉晶体管和所述下拉晶体管中的至少一个的晶体管形成包括所述上拉晶体管和所述下拉晶体管中的至少一个的闭合回路；测量所述闭合回路的电阻；以及基于所述闭合回路的所述电阻来确定所述上拉晶体管和所述下拉晶体管中的至少一个是否有缺陷。
应当理解，前面的一般描述和以下详细描述都是示例性和说明性的，并且旨在提供对所要求保护的公开内容的进一步解释。
附图说明
附图被包括进来以提供对本公开的进一步理解并被并入且构成本说明书的一部分，附图示出了本公开的各个方案，并与说明书一起用于解释本公开的原理。在附图中：
图1是示出根据现有技术的选通驱动电路的移位寄存器的一个级的示意图；
图2是示出图1所示的Q节点的电压、QB节点的电压和输出电压的波形图；
图3是根据本公开的一个的显示设备的框图；
图4是示出移位寄存器的示意图；
图5是根据本公开的一个方案的GIP电路的电路图；
图6是示出在本公开的显示设备中在GIP特性测量模式和正常驱动模式下设置测试使能信号V_test的方法的流程图；
图7示出了大晶体管的线性操作；
图8和图9是示出使用图5所示的GIP电路来测量上拉晶体管的电阻的方法的电路图；
图10是根据本公开的另一方案的GIP电路的电路图；
图11是示出使用图10所示的GIP电路来测量下拉晶体管的电阻的方法的电路图；
图12是根据本公开的又一方案的GIP电路的电路图；
图13是示出使用图12所示的GIP电路来测量上拉晶体管和下拉晶体管的电阻的方法的电路图；以及
图14是根据本公开的另一方案的显示设备的框图。
具体实施方式
通过以下针对附图的详细描述，实现本公开的优点、特征和方法将变得更加明显。然而，本公开不限于下文所描述的方案，并且以各种不同的形式实施，并且提供这些方案以使得本公开将是彻底和完整的，并且将向本领域技术人员充分地传达本公开的范围。本公开由权利要求的范围限定。
用于描述本公开的各个方案的附图中所示的形状、尺寸、比例、角度、数量等是示例性的，因此不限于附图中示出的细节。相同的附图标记在整个说明书中指代相同的元件。在描述本公开时，如果与本公开相关的已知技术的详细描述将不必要地使本公开的要点不清楚时，将省略其详细描述。将进一步理解，当在本说明书中使用时，术语“包括”、“具有”和“包含”指示存在所述特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其它特征、区域、整体、步骤、操作、元件、组件和/或它们的组。以单数形式描述的元件旨在包括多个元件，除非上下文另有明确指示。
在对组件进行解释时，除非另有明确描述，否则该组件被解释为包括误差范围。
将理解，当元件被称为在另一元件“上”或“下”时，其可以“直接”在另一元件上或另一元件下，或者可以“间接地”形成从而也存在中间元件。
在下面的各个方案的描述中，“第一”和“第二”用于描述各种组件，但是这些组件不受这些术语的限制。这些术语用于区分一个组件和另一组件。因此，在本公开的技术精神内，以下说明中提到的第一部件可以是第二部件。
可以以各种方式将本公开的各个方案的特征部分地或整体地并且技术上互操作地联接或组合，并且可以独立地或相关地实现这些方案。
本公开的显示设备可以被实现为诸如液晶显示器(LCD)或OLED显示设备的平板显示器。尽管在以下各个方案中将基于LCD给出描述，但是本公开不限于此。例如，本公开可应用于包括GIP电路的任何显示设备。
在本公开的选通驱动电路中，开关元件可以被实现为n型或p型金属氧化物半导体场效应晶体管(MOSFET)。虽然在以下方案示出了n型晶体管，但是本公开不限于此。晶体管是包括栅极、源极和漏极的3电极元件。源极是向晶体管提供载流子的电极。载流子从源极流入晶体管。漏极是载流子从晶体管流出的电极。也就是说，载流子从MOSFET流到MOSFET的漏极。在n型MOSFET(NMOS)的情况下，载流子是电子，因此源极电压低于漏极电压，使得电子从源极流到漏极。由于在n型MOSFET中电子从源极流向漏极，因此电流从漏极流到源极。在p型MOSFET(PMOS)的情况下，载流子是空穴，因此源极电压高于漏极电压，使得空穴从源极流到漏极。由于在p型MOSFET中空穴从源极流向漏极，因此电流从源极流向漏极。应当注意，MOSFET的源极和漏极不是固定的。例如，MOSFET的源极和漏极可以根据施加的电压而改变。在以下各个方案的描述中，晶体管的源极和漏极被称为第一电极和第二电极。注意，在下面的描述中，本公开不受晶体管的源极和漏极的限制。
构成本公开的选通驱动电路的晶体管可以被实现为包括氧化物半导体的晶体管、包括非晶硅(a-Si)的晶体管和包括低温多晶硅(LTPS)的晶体管中的一个或更多个。
本公开的显示面板包括至少一个选通驱动电路(GIP电路)，该选通驱动电路(GIP电路)被布置在显示面板上并且包括上拉晶体管和下拉晶体管，所述上拉晶体管连接到被施加时钟信号的时钟线并响应于Q节点的电压而导通以增加选通线的电压，所述下拉晶体管响应于QB节点的电压而导通以将选通线连接到施加了选通截止电压的低电压线(GVSS线)从而降低选通线的电压。
本公开使用连接到上拉晶体管和下拉晶体管中的至少一个的晶体管形成包括上拉晶体管和下拉晶体管中的至少一个的闭合回路，并且在GIP特性测量模式下测量闭合回路的电阻。此外，本公开基于闭合回路的电阻来确定上拉晶体管和下拉晶体管中的至少一个是否有缺陷。
基于上拉晶体管和下拉晶体管中的至少一个的电阻的测量结果，本公开可以调节施加到上拉晶体管和下拉晶体管的电压。
将参照附图描述本公开的各个方案。相同的附图标记在整个说明书中指代相同的元件。在下文中，如果与本公开相关联的已知技术的详细描述将不必要地使本公开的要点不清楚时，将省略其详细描述。
参照图3，本公开的显示设备包括显示面板PNL和用于将输入图像的数据写入显示面板PNL的像素阵列的显示面板驱动电路。
显示面板PNL包括数据线12、与数据线12相交的选通线14以及像素被布置在由数据线12和选通线14限定的矩阵形式中的像素阵列。在像素阵列上显示输入图像。
像素阵列的像素可以包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素以表示颜色。除了RGB子像素之外，每个像素还可以包括白色(W)子像素。
显示面板PNL的像素阵列可以被分为TFT阵列和滤色器阵列。TFT阵列可以形成在显示面板PNL的下基板上。TFT阵列包括在数据线12和选通线14的交点处形成的TFT，给数据电压充电的像素电极以及连接到像素电极并且保持数据电压的电容器Cst。
滤色器阵列可以形成在显示面板PNL的上基板或下基板上。滤色器阵列包括黑底、滤色器等。在COT(TFT上的滤色器)或TOC(滤色器上的TFT)的情况下，滤色器和黑矩阵可以与TFT阵列一起布置在同一基板上。
可以在显示面板PNL上设置使用盒内触摸传感器的触摸屏。盒内触摸传感器嵌入在显示面板PNL的像素阵列中。盒上型触摸传感器或附加型触摸传感器可以布置在显示面板PNL上。触摸传感器可以被实现为电容式触摸传感器(例如互电容传感器或自电容传感器)。
显示面板驱动电路包括数据驱动器16和选通驱动器22、18A和18B，并将输入图像的数据写入显示面板PNL的像素。选通驱动器22、18A和18B包括布置在显示面板PNL的基板上的GIP电路18A和GIP电路18B、布置在GIP电路18A和GIP电路18B之间的定时控制器20和电平移位器LS 22。
数据驱动器SIC包括至少一个源极驱动IC。源极驱动IC可以安装在COF(膜上芯片)上并连接在显示面板PNL和PCB(印刷电路板)30之间。源极驱动器IC SIC可以经由COG(玻上芯片)工艺直接附接到显示面板的基板PNL。
数据驱动器SIC将从定时控制器TCON 20接收的输入图像的数字视频数据转换成伽马补偿电压并输出数据电压。从数据驱动器SIC输出的数据电压被提供给数据线12。多路复用器(未示出)可以被布置在数据驱动器SIC和数据线12之间。多路复用器在时序控制器TCON的控制下将从数据驱动器SIC输入的数据电压分配到数据线12。1:3多路复用器时间将经由单个输出沟道输入的数据电压进行时分，并将数据电压提供给两条数据线。当使用1:3多路复用器时，数据驱动器SIC的沟道数量可以减少到1/3。
选通驱动器22、18A和18B使用移位寄存器(即，GIP电路18A和GIP电路18B)产生与数据电压同步的选通脉冲信号，并且在移位时钟定时将选通脉冲信号移位。
电平移位器LS将从定时控制器20接收的选通定时控制信号的电压移动到VGH和VGL，并将移位的电压输出到GIP电路18A和GIP电路18B。
GIP电路18A和GIP电路18B可以形成在像素阵列外的显示面板PNL的一个边缘的边框BZ处，或者形成在其两个边缘的边框处。第一GIP电路18A连接到选通线14的一侧，并且依次将选通脉冲信号提供给选通线14。第二GIP电路18B连接到选通线14的另一侧，并且依次将选通脉冲信号提供给选通线14。在另一个方案中，第一GIP电路18A可以连接到一些选通线14，并且依次将选通脉冲信号提供给相应的选通线14。第二GIP电路18B可以连接到除了连接到第一GIP电路18A的选通线之外的选通线，并且依次将选通脉冲信号提供给相应的选通线14。GIP电路18A和GIP电路18B可以被分布和布置在像素阵列中。第一GIP电路18A和第二GIP电路18B通过定时控制器20而同步。
GIP电路18A和GIP电路18B经由电平移位器LS接收选通定时控制信号，并且被提供有VGH和VGL。GIP电路18A和GIP电路18B响应于移位时钟CLK将选通脉冲信号移位，并且依次将选通脉冲信号提供给选通线14。选通脉冲信号在VGH和VGL之间摆动。VGH是比像素TFT的阈值电压更高的电压。VGL是比VGH和像素TFT的阈值电压更低的电压。像素TFT响应于选通脉冲信号的VGH而导通，以将来自数据线12的数据电压提供给像素电极。
GIP电路18A和GIP电路18B的移位寄存器包括级联以移位时钟定时将选通脉冲信号移位的级ST(1)至ST(n)，如图4所示。在图4中，附图标记“32”表示时钟线，经由该时钟线将移位时钟CLK发送到GIP电路。级ST(1)至ST(n)依次将选通脉冲信号提供给选通线14，并将进位信号传送到其它级。选通脉冲信号和进位信号可以是从每个级经由单个输出端子输出的相同信号，或者可以经由两个输出端子从每个级分别输出。
定时控制器TCON将从主机系统(未示出)接收的输入图像的数字视频数据发送到数据驱动器SIC。定时控制器TCON接收诸如垂直同步信号Vsync、水平同步信号Hsync，数据使能信号DE和与输入视频数据同步接收的主时钟信号MCLK的定时信号，并输出用于控制数据驱动器SIC的操作定时的数据定时控制信号和用于控制GIP电路18A和GIP电路18B的操作定时的选通定时控制信号。
选通定时控制信号包括起始脉冲信号VST、移位时钟信号CLK和输出使能信号(即，选通输出使能：GOE)。可以省略输出使能信号GOE。起始脉冲信号VST经由VST端子输入到GIP电路18A和GIP电路18B的第一级，并且控制在一个时段中最初产生的第一选通脉冲的输出定时。移位时钟信号CLK控制GIP电路18A和GIP电路18B的各级中的选通脉冲的输出定时，以控制选通脉冲的移位定时。移位时钟信号CLK可以被生成为具有两个或更多个相位的时钟信号。选通定时控制信号电压是经由电平移位器22移位到在VGH和VGL之间摆动的电压。
定时控制器20、电平移位器22和电源模块集成电路(PMIC，未示出)安装在PCB 30上。PMIC产生驱动显示面板所需的驱动电压(例如，伽马基准电压、VGH、VGL、Vcom等)。PCB30包括在GIP特性测量模式下连接到测量设备的端子26。经由端子26测量GIP电路18A和GIP电路18B的大晶体管的电阻值。
主机系统可以被实现为电视系统、机顶盒、导航系统、DVD播放器、蓝光播放器、个人计算机(PC)、家庭影院系统和电话系统中的一种。家庭系统将输入图像的数字视频数据转换为适合于在显示面板PNL上显示的格式。主机系统将定时信号Vsync、Hsync、DE和MCLK与输入图像的数字视频数据一起发送到定时控制器TCON。定时信号Vsync、Hsync、DE和MCLK包括垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE、主时钟信号MCLK等。主机系统执行与从触摸输入电路(未示出)接收的触摸输入的坐标信息相关联的应用程序。
本公开将一个或更多个测试晶体管添加到GIP电路18A和GIP电路18B，如图5、图10和图12所示。
图5是根据本公开的一个方案的GIP电路的电路图。在图5中，省略了对Q节点和QB节点进行充电/放电的开关电路。开关电路可以被实现为任何已知的电路。虽然NMOS将被描述为GIP电路的晶体管，但是本公开不限于此。
参照图5，GIP电路18A和GIP电路18B的每一级包括：上拉晶体管Tu，其响应于Q节点的电压对输出端子进行充电以增大输出电压；下拉晶体管Td，其响应于QB节点的电压对输出端子进行放电以降低输出电压；以及开关电路，其对Q节点和QB节点进行充电/放电。输出端子连接到显示面板PNL的选通线14。输出电压作为第n选通脉冲被施加到选通线14。
当在Q节点被VGH预充电的状态下，当移位时钟信号CLK_Left或CLK_Right被输入到漏极时，上拉晶体管Tu用移位时钟信号CLK_Left或CLK_Right的VGH对输出端子进行充电。上拉晶体管Tu包括连接到Q节点的栅极、连接到施加了移位时钟信号CLK_Left或CLK_Right的CLK端子的第一电极和经由输出端子连接到选通线14的第二电极。
当通过VGH对QB电压进行充电以将输出端子的电压放电到VGL时，下拉晶体管Td将输出端子连接到施加了VGL的GVSS端子GVSS_Left或GVSS_Right。下拉晶体管Td包括连接到QB节点的栅极、经由输出端子连接到选通线14的第一电极和连接到GVSS线的第二电极。
GIP电路18A和GIP电路18B还包括测试晶体管T10。当在GIP特性测量模式中测量上拉晶体管Tu的电阻时，测试晶体管T10响应于测试使能信号V_test的选通导通电压而导通。测试晶体管T10不必须连接到所有上拉晶体管。因此，可以在第一GIP电路18A和第二GIP电路18B中的每一个中形成一个或更多个测试晶体管T10。测试晶体管T10包括施加了测试使能信号V_test的栅极、施加了测试控制电压V_control的第一电极和连接到Q节点的第二电极。
如图6所示，在GIP特性测量模式S10中，本公开将电平电压的测试使能信号V_test施加到GIP电路(S20)，形成包含用于电阻测量的GIP电路18A和GIP电路18B的闭合回路，并测量大晶体管的电阻。选通导通电压足够高以使测试晶体管T10导通。
本公开可以基于在闭合回路中测量的电阻值来测量大晶体管的特性，例如阈值、电流等。大晶体管包括GIP电路18A和GIP电路18B的上拉晶体管Tu和下拉晶体管Td。图5的示例是测量上拉晶体管Tu的特性的方案。
本公开可以将测试使能信号V_test的电压降低到截止电平，以在正常驱动模式下将测试晶体管控制为截止(S30)。选通截止电压足够低以使测试晶体管T10截止。
选通导通电压是可以使晶体管导通的电压，选通截止电压是可以使晶体管截止的电压。在NMOS的情况下，选通导通电压可以是VGH，选通截止电压可以是VGL。在PMOS的情况下，选通导通电压可以是VGL，选通截止电压可以是VGH。尽管以下将GIP电路的开关元件描述为NMOS，但是本公开不限于此。
测试使能信号V_test可以在GIP特性测量模式下经由定时控制器20和电平移位器22或经由其它线被施加到测试晶体管T10。
为了测量大晶体管Tu和Td的线性(或低于阈值的)操作中的电阻，可以将测试控制电压V_control设置为0至15V范围内的电压，如图7所示。测试控制电压V_control仅在GIP特性测量模式下经由测试晶体管T10施加到大晶体管Tu和Td的栅极。
图8和图9是示出使用图5所示的GIP电路来测量上拉晶体管的电阻的方法的电路图。
参照图5、图8和图9，在GIP特性测量模式下通过测试使能信号V_test使测试晶体管T10导通。这里，连接到第一GIP电路18A的时钟线32a、第一GIP电路18A的上拉晶体管Tu、显示面板PNL的选通线14，第二GIP电路18B的上拉晶体管Tu和连接到第二GIP电路18B的时钟线32b被连接以形成闭合回路。
测量设备100经由闭合回路上的端子26测量闭合回路的电阻。可以使用诸如数字万用表的已知测量设备作为测量设备10。
在正常驱动模式下，移位时钟信号CLK或DC电压被施加到GIP电路18A和GIP电路18B的时钟线32a和32b以及CLK端子。在GIP特性测量模式下，为了测量电阻，经由端子26从测量设备100向时钟线32a和32b施加预定电压或更低的电压。
在图8中，“R_Tup_Left”和“R_Tup_Right”表示经由一条选通线14连接的第一GIP电路18A和第二GIP电路18B的上拉晶体管电阻。“R_Panel”表示显示面板PNL的电阻，即，连接在第一GIP电路18A的上拉晶体管Tu和第二GIP电路18B的上拉晶体管Tu之间的选通线14的电阻。显示面板PNL的电阻R_Panel远低于上拉电晶体Tu的电阻，因此可以被忽略。因此，图6所示的闭合回路电路的电阻可以如下测量。
Figure BDA0001443226120000121
本公开可以将在闭合回路中测量的电阻值与预定基准值进行比较，以确定上拉晶体管特性偏差，并使用该测量的电阻值和基准值来确定显示面板是否有缺陷。可以通过监测基准值和测量值之间的差异的简单方法来确定上拉晶体管是否有缺陷。基准值是正常操作的上拉晶体管的电阻值，并且是预定值。此外，本公开可以基于下文要描述的测量的电阻值通过测量上拉晶体管的阈值电压或阈值电流来定量地计算上拉晶体管的特性。
图5所示的测试晶体管可以被提供给GIP电路18A和GIP电路18B的级。如图4所示，GIP电路18A和GIP电路18B的多个上拉晶体管Tu连接到一条时钟线32a或32b。在GIP电路18A和GIP电路18B的每个级中形成上拉晶体管Tu，并且两个或更多个级共同连接到一条时钟线32a或32b以接收移位时钟信号CLK。在GIP特性测量模式下，经由时钟线32a和32b连接的上拉晶体管的电阻R_Tup_Left 1至R_Tup_Left N以及R_Tup_Right 1至R_Tup_Right N并联连接在闭合回路中。假设上拉晶体管的电阻R_Tup_Left 1至R_Tup_Left N和R_Tup_Right1至R_Tup_Right N相等，则如下计算平均电阻。这里，N是等于或大于2的正整数。
Figure BDA0001443226120000131
Figure BDA0001443226120000132
∴
Figure BDA0001443226120000133
本公开可以将闭合回路中测量的平均电阻与预定基准值进行比较，以确定上拉晶体管的特性偏差并确定显示面板是否有缺陷。此外，如下文将要描述的，本公开可以基于平均电阻来测量上拉晶体管的阈值电压或阈值电流，以定量计算上拉晶体管的特性。这样的计算可以在GIP特性测量模式下由连接到显示面板的计算机来执行。
可以通过如下等式来计算漏-源电流Ids和漏-源电压Vds的关系式中的MOSFET的漏源电流Ids。
Figure BDA0001443226120000134
这里，“μ”表示晶体管的迁移率，“Cox”表示晶体管的寄生电容，“W”表示晶体管的沟道宽度，“L”表示晶体管的沟道长度，“Vth”表示晶体管的阈值电压。
在线性操作的情况下，Vds足够低，因此上述等式可以被表示如下。
Figure BDA0001443226120000135
基于该等式和电阻测量值，可以如下计算晶体管的阈值电压Vth。
Figure BDA0001443226120000136
Figure BDA0001443226120000141
图10是根据本公开的另一方案的GIP电路的电路图。在图10中，省略了对Q节点和QB节点进行充电/放电的开关电路。开关电路可以被实现为任何已知电路。在图10中，与图5中示出的电路的部件基本相同的部件由相同的附图标记表示，并且省略其详细描述。图11是示出使用GIP电路测量下拉晶体管的电阻的方法的电路图。
参照图10和图11，GIP电路18A和GIP电路18B中的每一个包括多个上拉晶体管Tu、多个下拉晶体管Td和经由QB节点连接到下拉晶体管Td的栅极的测试晶体管T20。
当在GIP特性测量模式下测量下拉晶体管Td的电阻时，测试晶体管T20响应于测试使能信号V_test的选通导通电压而导通。测试晶体管T20不必须连接到所有下拉晶体管。因此，可以在第一GIP电路18A和第二GIP电路18B中的每一个中形成一个或更多个测试晶体管T20。测试晶体管T20包括施加了测试使能信号V_test的栅极、连接到QB节点的第一电极和施加了测试控制电压V_control的第二电极。
测试晶体管T20在GIP特性测量模式下由测试使能信号V_test导通。这里，连接到第一GIP电路18A的GVSS_Left线34a、第一GIP电路18A的下拉晶体管Td、显示面板PNL的选通线14、第二GIP电路18B的下拉晶体管Td、连接到第二GIP电路18B的GVSS_Right线34b被连接以形成闭合回路。选通截止电压(例如，VGL)被施加到GVSS_Left线34a和GVSS_Right线34b。
测量设备100经由封闭回路上的端子26测量闭合回路的电阻。在图11中，“R_Tdown_Left”和“R_Tdown_Right”表示经由一条选通线14连接的第一GIP电路18A和第二GIP电路18B的下拉晶体管电阻。“R_Panel”表示连接在第一GIP电路18A的下降晶体管Td和第二GIP电路18B的下拉晶体管Td之间的显示面板PNL的电阻。GVSS_Left和GVSS_Right表示施加到GIP电路的选通截止电压。
本公开可以将在闭合回路中测量的电阻值与预定基准值进行比较，以确定下拉晶体管特性偏差，并使用该测量的电阻值和基准值来确定显示面板是否有缺陷。可以通过监测基准值和测量值之间的差异的简单方法来确定下拉晶体管是否有缺陷。基准值是正常操作期间的电阻值，并且是预定值。此外，如上所述，本公开可以通过基于所测量的电阻值来测量下拉晶体管的阈值电压或阈值电流来定量地计算下拉晶体管的特性。
可以将测试晶体管提供给GIP电路18A和GIP电路18B的级。GIP电路18A和GIP电路18B的多个下拉晶体管Td连接到GVSS_Left线34a和GVSS_Right线34b中的一条。在GIP电路18A和GIP电路18B的每个级中形成一个下拉晶体管Td，并且两个或更多个级共同连接到GVSS_Left线34a和GVSS_Right线34b中的一条。在GIP特性测量模式下，经由GVSS线34a和34b连接的下拉晶体管的电阻连接在闭合回路中。假设下拉晶体管的电阻相等来计算平均电阻。可以基于平均电阻来计算下拉晶体管的阈值电压和阈值电流。
图12是根据本公开的又一个方案的GIP电路的电路图。在图12中，省略了对Q节点和QB节点进行充电/放电的开关电路。开关电路可以被实现为任何已知的电路。图13是示出使用GIP电路测量上拉晶体管和下拉晶体管的电阻的方法的电路图。图12和图13示出了测量包括GIP电路18A和GIP电路18B中的上拉晶体管Tu和下拉晶体管Td的电阻的闭合回路中的大晶体管的电阻值的方法。
参照图12和图13，GIP电路18A和GIP电路18B中的每一个包括多个上拉晶体管Tu、多个下拉晶体管Td、经由Q节点连接到上拉晶体管Tu的栅极的第一测试晶体管T30以及经由QB节点连接到下拉晶体管Td的栅极的第二测试晶体管T40。
第一测试晶体管T30响应于GIP特性测量模式下的测试使能信号V_test的选通导通电压而导通。第一测试晶体管T30不必须连接到所有上拉晶体管。一个或更多个第一测试晶体管T30可以形成在第一GIP电路18A和第二GIP电路18B中的每一个中。第一测试晶体管T30包括施加了测试使能信号V_test的栅极、施加了测试控制电压V_control的第一电极和连接到Q节点的第二电极。
第二测试晶体管T40响应于GIP特性测量模式下的测试使能信号V_test的选通导通电压而导通。第二测试晶体管T40不必须连接到所有下拉晶体管。可以在第一GIP电路18A和第二GIP电路18B中的每一个中形成一个或更多个第二测试晶体管T20。第二测试晶体管T40包括施加了测试使能信号V_test的栅极、连接到QB节点的第一电极和施加了测试控制电压V_control的第二电极。
第一测试晶体管T30和第二测试晶体管T40在GIP特性测量模式下通过测试使能信号V_test而导通。连接到第一GIP电路18A的时钟线32a、第一GIP电路18A的上拉晶体管Tu、第一GIP电路18A的下拉晶体管Td和连接到第一GIP电路18A的GVSS线34a连接以形成闭合回路。类似地，连接到第二GIP电路18B的时钟线32b、第二GIP电路18B的上拉晶体管Tu、第二GIP电路18B的下拉晶体管Td和连接到第二GIP电路18B的GVSS线34b连接以形成闭合回路。测量设备100经由连接到每个闭合回路的端子26测量第一GIP电路18A和第二GIP电路18B中的闭合回路的电阻。在图13中，“R_Tup_Left”和“R_Tup_Right”表示上拉晶体管电阻，“R_Tdown_Left”和“R_Tdown_Right”表示下拉晶体管电阻。
本公开可以将GIP电路18A和GIP电路18B中的每一个的闭合回路中测量的电阻值与预定的基准值进行比较，以确定大晶体管Tu和Td的特性偏差，并且使用测量的电阻值与基准值确定显示面板是否有缺陷。可以通过监测基准值和测量值之间的差异的简单方法来确定大晶体管Tu和Td是否有缺陷。基准值是正常操作期间的电阻值，并且是预定值。此外，如上所述，本公开可以通过基于测量的电阻值测量大晶体管Tu和Td的阈值电压或阈值电流来定量地计算大晶体管Tu和Td的特性。
可以将测试晶体管提供给GIP电路18A和GIP电路18B的级。在GIP电路18A和GIP电路18B的每个级中形成大的晶体管Tu和Td，并且两个或更多个级共同连接到时钟线32a和32b以及GVSS线34a和34b。在GIP特性测量模式下，经由时钟线和GVSS线连接的大晶体管的电阻连接在闭合回路中。假设大晶体管的电阻相等来计算平均电阻。可以基于平均电阻来计算大晶体管Tu和Td的阈值电压和阈值电流。
本公开可以基于在GIP电路18A和GIP电路18B中大晶体管Tu和Td的特性的定量计算结果，调节施加到大晶体管Tu和Td的栅极定时信号电压、选通导通电压/选通截止电压等来补偿晶体管Tu和Td的操作特性偏差。为此，如在图14中所示，本公开可以通过控制电平移位器22和使用电压控制器24的PMIC(未示出)来调节从电平移位器22输出的定时控制信号电压和选通导通电压/选通截止电压。
如上所述，本公开可以在不进行破坏性分析的情况下监测嵌入显示面板的GIP电路中的大晶体管的特性。此外，本公开可以通过直接测量GIP电路的电阻而不在显示面板上显示测试图案图像的方法快速且正确地确定GIP电路的大晶体管的特性。
虽然已经参照其多个说明性方案描述了各个方案，但是应当理解，本领域技术人员可以设计出将落入本公开的原理的范围内的许多其它修改和方案。更具体地，在本公开、附图和所附权利要求的范围内，各个部件部分和/或主题组合设置的各种变型和修改是可能的。除了部件部分和/或设置的变化和修改之外，另选用途对于本领域技术人员来说也是显而易见的。
相关申请的交叉引用
本申请要求于2016年10月24日提交的韩国专利申请No.10-2016-0138423的权益，其全部内容通过引用并入本文，如同在此进行完全阐述一样。

Claims (20)

1.一种包括通过基板上的选通线相互连接的像素阵列和至少一个选通驱动电路的显示面板，所述至少一个选通驱动电路中的每一个包括移位寄存器，所述移位寄存器中的每一级包括：
上拉晶体管，所述上拉晶体管连接到施加了时钟信号的时钟线并且响应于Q节点的电压而导通以增加所述选通线的电压；
下拉晶体管，所述下拉晶体管响应于QB节点的电压而导通以将所述选通线连接到施加了选通截止电压的低电压线，从而降低所述选通线的电压；以及
至少一个测试晶体管，所述至少一个测试晶体管各自连接到所述上拉晶体管和所述下拉晶体管中的至少一个，
其中，所述至少一个选通驱动电路中的每一个的所述上拉晶体管、所述下拉晶体管和所述测试晶体管与显示输入图像的所述像素阵列的晶体管一起布置在所述显示面板的所述基板上，并且
其中，所述测试晶体管响应于在测量模式下产生的测试使能信号的选通导通电压而导通，以形成包括所述上拉晶体管和所述下拉晶体管中的至少一个的闭合回路，并且当在所述测量模式下测量所述闭合回路的电阻时，使用所述闭合回路的所述电阻来确定所述上拉晶体管和所述下拉晶体管中的至少一个是否有缺陷。
2.根据权利要求1所述的显示面板，其中，所述至少一个选通驱动电路中的每一个包括第一选通驱动电路和第二选通驱动电路，
其中，所述第一选通驱动电路和所述第二选通驱动电路中的每一个包括多个上拉晶体管、多个下拉晶体管和至少一个测试晶体管。
3.根据权利要求2所述的显示面板，其中，所述测试晶体管响应于所述测量模式下的所述测试使能信号的所述选通导通电压而导通，并且所述测试晶体管具有施加了所述测试使能信号的栅极、施加了测试控制电压的第一电极和连接到所述Q节点的第二电极，
其中，所述测试控制电压被设置为所述上拉晶体管的线性操作电压。
4.根据权利要求3所述的显示面板，其中，所述闭合回路包括连接到所述第一选通驱动电路的第一时钟线、所述第一选通驱动电路的上拉晶体管、所述选通线、所述第二选通驱动电路的上拉晶体管和连接到所述第二选通驱动电路的第二时钟线，并且在所述测量模式下由测量设备测量所述闭合回路的电阻。
5.根据权利要求2所述的显示面板，其中，所述测试晶体管响应于在所述测量模式下产生的所述测试使能信号的所述选通导通电压而导通，并且所述测试晶体管具有施加了所述测试使能信号的栅极、连接到所述QB节点的第一电极和施加了测试控制电压的第二电极，
其中，所述测试控制电压被设置为所述下拉晶体管的线性操作电压。
6.根据权利要求5所述的显示面板，其中，所述闭合回路包括连接到所述第一选通驱动电路的低电压线、所述第一选通驱动电路的下拉晶体管、所述选通线、所述第二选通驱动电路的下拉晶体管和连接到所述第二选通驱动电路的所述低电压线，并且在所述测量模式下由测量设备测量所述闭合回路的电阻。
7.根据权利要求2所述的显示面板，其中，所述测试晶体管包括响应于在所述测量模式下产生的所述测试使能信号的所述选通导通电压而导通的第一测试晶体管和第二测试晶体管，
其中，所述第一测试晶体管具有施加了所述测试使能信号的栅极、施加了测试控制电压的第一电极和连接到所述Q节点的第二电极，
其中，所述第二测试晶体管具有施加了所述测试使能信号的栅极、连接到所述QB节点的第一电极和施加了所述测试控制电压的第二电极，
其中，所述测试控制电压被设置为所述上拉晶体管和所述下拉晶体管的线性操作电压。
8.根据权利要求7所述的显示面板，其中，所述闭合回路包括：
第一闭合回路，所述第一闭合回路包括连接到所述第一选通驱动电路的第一时钟线、所述第一选通驱动电路的上拉晶体管、所述第一选通驱动电路的下拉晶体管和连接到所述第一选通驱动电路的低电压线；以及
第二闭合回路，所述第二闭合回路包括连接到所述第二选通驱动电路的第二时钟线、所述第二选通驱动电路的上拉晶体管、所述第二选通驱动电路的下拉晶体管和连接到所述第二选通驱动电路的低电压线，
其中，在所述测量模式下通过测量设备测量所述第一闭合回路和所述第二闭合回路的电阻。
9.根据权利要求1所述的显示面板，所述显示面板还包括电压控制器，所述电压控制器基于所述上拉晶体管和所述下拉晶体管中的至少一个的电阻的测量结果来控制施加至所述上拉晶体管和所述下拉晶体管的电压。
10.根据权利要求9所述的显示面板，其中，所述电压控制器调节选通定时控制信号电压和所述选通导通电压/所述选通截止电压，以补偿所述上拉晶体管和所述下拉晶体管的操作特性偏差。
11.根据权利要求4所述的显示面板，所述显示面板还包括端子，所述端子在所述测量模式下连接到所述测量设备以测量所述闭合回路的所述电阻。
12.一种包括至少一个选通驱动电路、数据驱动电路和像素阵列的显示面板，所述至少一个选通驱动电路和所述数据驱动电路通过选通线和数据线分别连接到所述像素阵列，所述至少一个选通驱动电路中的每一个包括移位寄存器，所述移位寄存器中的每一级包括：
上拉晶体管，所述上拉晶体管连接到施加了时钟信号的时钟线并且通过Q节点的电压导通并且增加所述选通线的电压；
下拉晶体管，所述下拉晶体管将所述选通线连接到施加了选通截止电压的低电压线，通过QB节点的电压导通并且降低所述选通线的电压；以及
至少一个测试晶体管，所述至少一个测试晶体管各自连接到所述上拉晶体管和所述下拉晶体管中的至少一个并且通过在测量模式下产生的测试使能信号的选通导通电压而导通，
其中，当在所述测量模式下测量闭合回路的电阻时，所述上拉晶体管和所述下拉晶体管形成所述闭合回路，并且使用所述闭合回路的所述电阻来确定所述上拉晶体管和所述下拉晶体管中的至少一个是否有缺陷。
13.根据权利要求12所述的显示面板，其中，所述上拉晶体管和所述下拉晶体管被施加有基于所测量的所述上拉晶体管和所述下拉晶体管中的至少一个的电阻调节后的电压。
14.根据权利要求12所述的显示面板，所述显示面板还包括连接到所述至少一个选通驱动电路和所述数据驱动电路的印刷电路板。
15.根据权利要求14所述的显示面板，其中，所述印刷电路板包括定时控制器、电平转换器、电源模块集成电路和端子。
16.根据权利要求15所述的显示面板，其中，所述电源模块集成电路产生驱动所述显示面板所需的驱动电压。
17.根据权利要求15所述的显示面板，其中，所述端子在所述测量模式下连接到测量设备，以测量所述闭合回路的所述电阻。
18.根据权利要求14所述的显示面板，其中，所述印刷电路板还包括调节选通定时控制信号电压和选通导通电压/选通截止电压的电压控制器，以补偿所述上拉晶体管和所述下拉晶体管的操作特性偏差。
19.一种监测选通驱动电路的特性的方法，所述选通驱动电路包括上拉晶体管和下拉晶体管，所述上拉晶体管连接到施加了时钟信号的时钟线且响应于Q节点的电压而导通以增加选通线的电压，所述下拉晶体管响应于QB节点的电压而导通以将所述选通线连接到施加了选通截止电压的低电压线从而降低所述选通线的电压，并且所述选通驱动电路布置在显示面板的基板上，所述方法包括以下步骤：
使用连接到所述上拉晶体管和所述下拉晶体管中的至少一个的晶体管形成包括所述上拉晶体管和所述下拉晶体管中的至少一个的闭合回路；
测量所述闭合回路的电阻；以及
基于所述闭合回路的所述电阻来确定所述上拉晶体管和所述下拉晶体管中的至少一个是否有缺陷。
20.根据权利要求19所述的方法，该方法还包括以下步骤：基于所测量的所述上拉晶体管和所述下拉晶体管中的至少一个的电阻来调节施加到所述上拉晶体管和所述下拉晶体管的电压。
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