JP2008076197A

JP2008076197A - 試験装置

Info

Publication number: JP2008076197A
Application number: JP2006255063A
Authority: JP
Inventors: Yuichi Maekawa; 雄一前川
Original assignee: Eastman Kodak Co
Current assignee: Eastman Kodak Co
Priority date: 2006-09-20
Filing date: 2006-09-20
Publication date: 2008-04-03
Also published as: US20080174335A1

Abstract

【課題】トランジスタのしきい値変化を正確に試験する。
【解決手段】オペアンプ１８の出力を試験対象トランジスタ１４のゲートに接続し、試験対象トランジスタ１４のソースは、オペアンプ１８の負入力端に負帰還する。ＤＡＣ１６から所望の電圧をオペアンプ１８の正入力端に印加することで、抵抗２４に流れる電流量が一定になるように、オペアンプの１８が動作して、試験対象トランジスタ１４に流れる電流を一定値とする試験が行われる。
【選択図】図１

Description

本発明は、トランジスタの使用による特性変化を試験する試験装置に関する。

従来より、液晶ディスプレイ（ＬＣＤ）、有機ＥＬディスプレイ（ＯＬＥＤディスプレイ）などでは、画素毎に表示制御用の素子を設けたアクティブマトリクスタイプのものが利用されている。

例えば、アモルファスシリコンの薄膜トランジスタ（ａ−Ｓｉ：ＨＴＦＴ）を各画素のＯＬＥＤ素子を駆動する素子として用いるＡＭＯＬＥＤディスプレイがあり、このＡＭＯＬＥＤでは、トランジスタのドレイン電流−ゲート電圧特性の経時変化に起因する電流変化によるディスプレイ表示異常を防止する必要がある。このため、ＡＭＯＬＥＤディスプレイでは、ドレイン電流−ゲート電圧特性が変化しても、変化前と同じドレイン電流をＯＬＥＤ素子に流す補償機能を備えることが好ましい。

このような補償機能をもったディスプレイでは、ＯＬＥＤ素子駆動用のａ−Ｓｉ：ＨＴＦＴは、そのドレイン−ソース間の電圧をほぼ一定に保ちつつ、ゲート電圧を変化させることで、ＯＬＥＤ素子に流すドレイン電流を一定に保つ。従って、この実動作と同様のストレス下でのａ−Ｓｉ：ＨＴＦＴ特性を把握することは、焼き付きが発生しにくく、寿命の長いディスプレイの実現に欠かせないものである。しかしながら、これまで、上記と同じストレスでの特性把握は、ドレイン電流を測定しゲートに印加する電圧をＰＣで計算するソフトウェアによる方法で行われてきた（非特許文献１）。

Ｔ．Ｔｓｕｊｉｍｕｒａｅｔａｌ．，雑誌「Ｅｕｒｏｄｉｓｐｌａｙ」２９９（１９９６）．

上記従来方法では、ストレスを印加してから所望のドレイン電流に到達するまでの応答時間が長く、ゲート電圧の初期値を精度よく決定することが難しかった。ゲート電圧の初期値は、ドレイン電流を一定に保つためにゲート電圧が変化したときの変化量を算出する際に必要な値である。初期値がばらつくことで、寿命の予測が大きく変わってしまうため、正確に特性を把握することが難しかった。

本発明は、試験対象トランジスタの性能劣化を試験する試験装置であって、出力端が試験対象トランジスタのゲートに接続され、負入力端が試験対象トランジスタのソースに接続され、正入力端がゲート用電源の出力に接続されるオペアンプと、前記負入力端と負電源との間に接続され、前記試験対象トランジスタに流れるドレイン電流を流す抵抗と、前記試験対象トランジスタのドレインに所定のドレイン電圧を供給するドレイン用電源と、を含むストレス印加回路と、前記試験対象トランジスタのドレイン、ソース、ゲートの各端子に接続され、試験対象トランジスタの電気特性を測定する測定手段と、を含み、前記オペアンプの正入力端に、前記抵抗に目標とするドレイン電流が流れた場合のゲート指令電圧を供給して、試験対象トランジスタに所定のドレイン電流を流して、前記計測手段の計測値を検出することで、試験対象トランジスタに流れるドレイン電流を一定に維持したストレスを与え、ストレスに応じた試験対象トランジスタの特性変化を検出することを特徴とする。

また、前記ストレス印加回路と試験対象トランジスタの各端子間にスイッチを設けるとともに、前記測定手段と試験対象トランジスタの各端子間にもスイッチを設け、試験対象トランジスタへのストレス印加と試験対象トランジスタの電気特性測定が切り替え可能なことが好適である。

また、前記ゲート用電源は、デジタル−アナログコンバーターを含み、試験対象トランジスタに流すドレイン電流をデジタルデータにより設定できることが好適である。

また、前記ドレイン用電源は、デジタル−アナログコンバーターを含み、試験対象トランジスタに流すドレイン電流をデジタルデータにより設定できることが好適である。

また、ストレス印加回路によって、試験対象トランジスタにドレイン電流を流しているときの試験対象トランジスタの各端子の電圧をモニターするモニター手段を有することが好適である。

また、本発明は、出力端が試験対象トランジスタのゲートに接続され、負入力端が試験対象トランジスタのソースに接続され、正入力端がゲート用電源の出力に接続されるオペアンプと、前記負入力端と負電源との間に接続され、前記試験対象トランジスタに流れるドレイン電流を流す抵抗と、前記試験対象トランジスタのドレインに所定のドレイン電圧を供給するドレイン用電源と、を含むストレス印加回路と、前記試験対象トランジスタのドレイン、ソース、ゲートの各端子に接続され、試験対象トランジスタの電気特性を測定する測定手段と、を含み、前記オペアンプの正入力端に、前記抵抗に目標とするドレイン電流が流れた場合のゲート指令電圧を供給して、試験対象トランジスタに所定のドレイン電流を流して、前記計測手段の計測値を検出することで、試験対象トランジスタに流れるドレイン電流を一定に維持したストレスを与え、ストレスに応じた試験対象トランジスタの特性変化を検出する試験装置であって、ストレス印加回路によって、試験対象トランジスタにドレイン電流を流しているときの試験対象トランジスタの各端子の電圧をモニターするモニター手段を設け、前記ストレス印加回路と試験対象トランジスタの各端子間にスイッチと、前記測定手段と試験対象トランジスタの各端子間にもスイッチを設け、コンピュータのソフトウェアによって、前記スイッチ、前記ゲート用電源、前記ドレイン用電源、前記モニター手段を制御することを特徴とする。

本発明によれば、オペアンプを利用して、試験対象トランジスタのドレイン電流を制御する。従って、電流値制御の動作が高速に行われ、試験対象トランジスタのゲート電圧の初期値を正確に設定して、試験対象トランジスタのストレス印加試験を行うことができる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１に、実施形態に係る試験装置の構成を示す。デジタルデータをアナログ電圧に変換するＤＡＣ１０の出力端は、制御信号１によってオンオフされるリレー１２を介し、Ｎチャネルの試験対象トランジスタ１４のドレインに接続される。また、ＤＡＣ１６の出力端は、オペアンプ１８の正入力端に接続される。オペアンプ１８の出力端は、制御信号２によってオンオフされるリレー２０を介し、試験対象トランジスタ１４のゲートに接続される。試験対象トランジスタ１４のソースは制御信号３によってオンオフされるリレー２２を介しオペアンプ１８の負入力端に接続され、オペアンプ１８の負入力端は抵抗２４を介し、グランドに接続されている。

オペアンプ１８の出力端は、制御信号４によってオンオフされるリレー２６を介し、オペアンプ１８の負入力端に接続されている。

また、試験対象トランジスタ１４のドレインはリレー２８、ゲートはリレー３０、ソースはリレー３２を介し、半導体パラメータアナライザー３４に接続されている。なお、リレー２８，３０，３２は、制御信号５によってオンオフ制御される。

さらに、ＤＡＣ１０の出力、ＤＡＣ１６の出力およびオペアンプ１８の出力は、それぞれスイッチ３６，３８，４０およびバッファアンプ４２を介し、アナログデジタル変換を行うＡＤＣ４４に接続されている。

このような装置において、リレー１２，２０，２２をオン、リレー２６，２８，３０，３２をオフ、スイッチ３６，３８，４０をオフした場合には、ＤＡＣ１２の出力が、試験対象トランジスタ１４のドレインに供給され、ＤＡＣ１６の出力がオペアンプ１８の正入力端に供給され、オペアンプ１８の出力が試験対象トランジスタ１４のゲートに供給される。一方、試験対象トランジスタ１４のソースは、オペアンプ１８の負入力端に帰還されているとともに、抵抗２４を介しグランドに接続されている。従って、ＤＡＣ１６から出力される電圧が試験対象トランジスタ１４のソースに現れるように、オペアンプ１８の出力が調整され、従ってＤＡＣ１６の出力電圧によって、抵抗２４に流れる電流、すなわち試験対象トランジスタ１４のドレイン電流が調整される。

そして、試験対象トランジスタ１４のしきい値電圧が変化し、ドレイン電流が変化しようとすると、オペアンプ１８に負帰還が掛かっているため、ドレイン電流が一定になるようにオペアンプの出力が変化する。従って、この回路では、常にドレイン電流が一定になるように試験対象トランジスタ１４のゲート電圧が自動的に制御される。

また、リレー１２，２０，２２をオフし、リレー２８，３０，３２をオンすることで、試験対象トランジスタ１４へのストレス印加を停止して、試験対象トランジスタ１４の各端子を半導体パラメータアナライザー３４に接続することができ、この状態で試験対象トランジスタ１４の特性を検出することができる。

さらに、スイッチ３６，３８，４０のいずれかを選択することで、ＤＡＣ１０の出力、ＤＡＣ１６の出力、オペアンプ１８の出力、をＡＤＣ４４に入力することができ、これによってＡＤＣ４４の出力に入力された電圧をデジタル値で得ることができる。

また、リレー１２，２０，２２，２８，３０，３２をオフし、リレー２６をオンし、スイッチ３８をオンすることで、オペアンプ１８の出力を直接抵抗２４に印加して、ＤＡＣ１６の出力電圧を抵抗２４に印加したときの抵抗２４における電圧降下をＡＤＣ４４の出力によりチェックすることができる。すなわち、抵抗２４の抵抗値はわかっているため、抵抗２４に流れる電流量を確認することができ、またオペアンプ１８の出力の誤差についても検出することができる。

さらに、コンピュータ４６が設けられており、このコンピュータのソフトウェアを実行することによって、ＡＤＣ４４の出力を記憶したり、リレー、スイッチ、ＤＡＣの出力、を制御することができる。

本実施形態では、オペアンプ１８を利用して、試験対象トランジスタ１４のドレイン電流を決定する。特に、オペアンプ１８への負帰還によって、試験対象トランジスタ１４のソース電圧を決定しているため、試験対象トランジスタ１４のゲート電圧を所望のドレイン電流に対応した電圧（初期値）に設定することが容易である。

図２には、ドレイン電圧、ドレイン電流を一定にしたストレス試験におけるしきい値電圧の経時変化ΔＶｔｈを示してある。ここで、ΔＶｔｈ＝Ｖｇ（ｔ）−初期Ｖｇであり、Ｖｇ（ｔ）は、時間ｔにおけるゲート電圧Ｖｇであり、初期Ｖｇはストレス試験開始時のゲート電圧Ｖｇである。また、試験対象トランジスタ１４であるａ−Ｓｉ：ＨＴＦＴは飽和領域で動作させている。

図２において、一番上の特性はゲート電圧の初期値が＋１００ｍＶばらついたときのΔＶｔｈの時間特性であり、実測定の初期値に１００ｍＶ加算し、ΔＶｔｈ−時間特性をプロットしたものである。また、真ん中の特性はゲート電圧の初期値を精度よく適切に求めたときのΔＶｔｈの時間特性であり、実測定値である。一番下の特性は、ゲート電圧の初期値が−１００ｍＶばらついたときのΔＶｔｈ−時間特性であり、実測定の初期値から１００ｍＶ減算し、ΔＶｔｈ−時間特性をプロットしたものである。

この図２の結果基づいて、累乗近似を行い、例えば、ΔＶｔｈ＝２０Ｖとなる時間を求めると、それぞれ、上記３つの特性の場合、２．０×１０⁷［ｓ］、７．１×１０⁶［ｓ］、４．９×１０⁶［ｓ］となり、０．７〜２．７倍のばらつきが発生する。このように、ゲート電圧の初期値がずれると、正確に特性を把握することができない。従って、Ｖｇの初期値を正確に求めることが非常に重要になる。

本実施形態では、ドレイン電流を測定しゲートに印加する電圧を制御する動作を１つのオペアンプ１８で実現した。これによって、ストレスを印加してから所望のドレイン電流に到達するまでの応答時間を速くすることができ、アモルファスシリコン薄膜トランジスタ（ａ−Ｓｉ：ＨＴＦＴ）のドレイン電圧、ドレイン電流一定のストレス試験で、ゲート電圧の初期値を精度よく決定することができる。そして、初期値を精度よく決定することで、適切なストレス印加試験を行うことができる。

図３は、上述した試験用の回路（定電流回路）を並列にすることで、複数の試験対象トランジスタ１４（ａ−Ｓｉ：ＨＴＦＴ）のドレイン特性劣化特性一度に評価することができる。なお、図３は２つ並列に接続していあるが、３つ以上でも実施可能である。

試験対象トランジスタ１４は、Ｎチャネルでも、Ｐチャネルでもよい。図４には、Ｐチャネルの試験対象トランジスタ１４を利用した回路を示す。この場合、抵抗２４は、試験対象トランジスタ１４のソースと正電源の間に配置される。

また、試験対象トランジスタ１４は、アモルファスシリコン薄膜トランジスタに限らず、例えば有機トランジスタなどでもよい。

さらに、本試験装置は、試験対象トランジスタ１４のチャネル部に印加されるる電界を、特性変動によらず一定にできるため、ＴＦＴの劣化メカニズム解析装置としても用いることができる。

実施形態の装置の構成を示す図である。しきい値の経時変化の例を示す図である。他の構成例を示す図である。Ｐチャネルトランジスタの試験を示す図である。

符号の説明

１０，１６ＤＡＣ、１２，２０，２２，２６，２８，３０，３２リレー、１４試験対象トランジスタ、１８オペアンプ、２４抵抗、３４半導体パラメーターアナライザー、３６，３８，４０スイッチ、４２バッファアンプ、４４ＡＤＣ。

Claims

試験対象トランジスタの性能劣化を試験する試験装置であって、
出力端が試験対象トランジスタのゲートに接続され、負入力端が試験対象トランジスタのソースに接続され、正入力端がゲート用電源の出力に接続されるオペアンプと、前記負入力端と負電源との間に接続され、前記試験対象トランジスタに流れるドレイン電流を流す抵抗と、前記試験対象トランジスタのドレインに所定のドレイン電圧を供給するドレイン用電源と、を含むストレス印加回路と、
前記試験対象トランジスタのドレイン、ソース、ゲートの各端子に接続され、試験対象トランジスタの電気特性を測定する測定手段と、
を含み、
前記オペアンプの正入力端に、前記抵抗に目標とするドレイン電流が流れた場合のゲート指令電圧を供給して、試験対象トランジスタに所定のドレイン電流を流して、前記計測手段の計測値を検出することで、試験対象トランジスタに流れるドレイン電流を一定に維持したストレスを与え、ストレスに応じた試験対象トランジスタの特性変化を検出することを特徴とする試験装置。
請求項１に記載の試験装置において、
前記ストレス印加回路と試験対象トランジスタの各端子間にスイッチを設けるとともに、前記測定手段と試験対象トランジスタの各端子間にもスイッチを設け、試験対象トランジスタへのストレス印加と試験対象トランジスタの電気特性測定が切り替え可能なことを特徴とする試験装置。
請求項１または２に記載の試験装置において、
前記ゲート用電源は、デジタル−アナログコンバーターを含み、試験対象トランジスタに流すドレイン電流をデジタルデータにより設定できることを特徴とする試験装置。
請求項１〜３のいずれか１つに記載の試験装置において、
前記ドレイン用電源は、デジタル−アナログコンバーターを含み、試験対象トランジスタに流すドレイン電流をデジタルデータにより設定できることを特徴とする試験装置。
請求項１〜４のいずれか１つに記載の試験装置において、
ストレス印加回路によって、試験対象トランジスタにドレイン電流を流しているときの試験対象トランジスタの各端子の電圧をモニターするモニター手段を有することを特徴とする試験装置。
出力端が試験対象トランジスタのゲートに接続され、負入力端が試験対象トランジスタのソースに接続され、正入力端がゲート用電源の出力に接続されるオペアンプと、前記負入力端と負電源との間に接続され、前記試験対象トランジスタに流れるドレイン電流を流す抵抗と、前記試験対象トランジスタのドレインに所定のドレイン電圧を供給するドレイン用電源と、を含むストレス印加回路と、
前記試験対象トランジスタのドレイン、ソース、ゲートの各端子に接続され、試験対象トランジスタの電気特性を測定する測定手段と、
を含み、
前記オペアンプの正入力端に、前記抵抗に目標とするドレイン電流が流れた場合のゲート指令電圧を供給して、試験対象トランジスタに所定のドレイン電流を流して、前記計測手段の計測値を検出することで、試験対象トランジスタに流れるドレイン電流を一定に維持したストレスを与え、ストレスに応じた試験対象トランジスタの特性変化を検出する試験装置であって、
ストレス印加回路によって、試験対象トランジスタにドレイン電流を流しているときの試験対象トランジスタの各端子の電圧をモニターするモニター手段を設け、
前記ストレス印加回路と試験対象トランジスタの各端子間にスイッチと、前記測定手段と試験対象トランジスタの各端子間にもスイッチを設け、
コンピュータのソフトウェアによって、前記スイッチ、前記ゲート用電源、前記ドレイン用電源、前記モニター手段を制御することを特徴とする試験装置。