KR102393725B1 - 게이트 구동 회로와 이를 이용한 표시장치 - Google Patents

게이트 구동 회로와 이를 이용한 표시장치 Download PDF

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Abstract

본 발명은 게이트 구동 회로와 이를 표시장치에 관한 것으로, 이 게이트 구동 회로는 제1 Q 노드와 제1 QB 노드를 충방전하는 제1 제어부, 제2 Q 노드와 제2 QB 노드를 충방전하는 제2 제어부, 및 상기 제1 Q 노드의 전압에 따라 턴-온되어 출력 노드를 충전하는 제1 푸시업 트랜지스터, 상기 제2 Q 노드의 전압에 따라 턴-온되어 상기 출력 노드를 충전하는 제2 푸시업 트랜지스터, 상기 제1 QB 노드의 전압에 따라 턴-온되는 제1 풀다운 트랜지스터, 및 상기 제2 QB 노드의 전압에 따라 턴-온되는 제2 풀다운 트랜지스터를 포함한 버퍼를 구비한다. 상기 제1 풀다운 트랜지스터와 상기 제2 풀다운 트랜지스터는 상기 출력 노드와 기저 노드 사이에 직렬로 연결된다.

Description

게이트 구동 회로와 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 구동 회로와 이를 이용한 표시장치에 관한 것이다.
표시장치는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로, 데이터 신호에 동기되는 게이트 신호(또는 스캔 신호)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동 회로(또는 스캔 구동 회로), 데이터 구동 회로와 게이트 구동 회로를 제어하는 타이밍 콘트롤러 등을 포함한다.
게이트 구동 회로는 픽셀 어레이와 함께 표시패널에 내장될 수 있다. 이하에서 표시패널에 내장된 게이트 구동 회로를 "GIP(Gate In Panel) 회로"로 칭하기로 한다. GIP 회로는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함하여 시프트 클럭 타이밍에 맞추어 출력 전압을 시프트(shift)한다.
게이트 신호는 입력 영상의 데이터 신호에 동기되어 데이터 전압이 충전될 픽셀들을 1 라인씩 순차적으로 선택한다. 시프트 레지스터는 스타트 펄스(start pulse) 또는 이전 스테이지로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받아 클럭이 입력될 때 출력을 발생하고 시프트 클럭에 따라 출력을 시프트한다.
표시장치의 구동 방법에 따라 게이트 신호는 다양한 형태로 발생될 수 있다. 예를 들어, 게이트 라인 각각에 인가되는 게이트 신호가 두 개 이상의 펄스를 포함할 수 있다. 이 경우, 종래 기술의 게이트 구동 회로는 회로 구성이 복잡하게 될 뿐 아니라 시프트 클럭의 개수가 많아지고 시프트 클럭이 복잡하게 변조되어야 한다. 또한, 종래 기술은 게이트 라인에 인가되는 게이트 신호의 펄스 전압을 펄스에 따라 다른 전압 레벨로 조정하기가 어렵다.
본 발명은 게이트 신호의 펄스 개수나 전압 레벨을 변경할 수 있는 게이트 구동 회로와 이를 이용한 표시장치를 제공한다.
본 발명의 게이트 구동 회로는 제1 Q 노드와 제1 QB 노드를 충방전하는 제1 제어부, 제2 Q 노드와 제2 QB 노드를 충방전하는 제2 제어부, 및 상기 제1 Q 노드의 전압에 따라 턴-온되어 출력 노드를 충전하는 제1 푸시업 트랜지스터, 상기 제2 Q 노드의 전압에 따라 턴-온되어 상기 출력 노드를 충전하는 제2 푸시업 트랜지스터, 상기 제1 QB 노드의 전압에 따라 턴-온되는 제1 풀다운 트랜지스터, 및 상기 제2 QB 노드의 전압에 따라 턴-온되는 제2 풀다운 트랜지스터를 포함한 버퍼를 구비한다. 상기 제1 풀다운 트랜지스터와 상기 제2 풀다운 트랜지스터는 상기 출력 노드와 기저 노드 사이에 직렬로 연결된다.
본 발명의 표시장치는 제 상기 게이트 구동 회로를 이용하여 표시패널의 게이트 라인들을 구동한다.
본 발명은 다수의 제어부들에 의해 충방전되는 Q 노드와 QB 노드에 버퍼를 연결하여 제어부들에 인가되는 시프트 클럭에 따라 게이트 신호를 멀티 펄스로 출력하고 게이트 신호의 전압 레벨을 자유롭게 조정할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 2는 게이트 구동 회로의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 3은 시프트 레지스터에서 하나의 스테이지를 개략적으로 보여 주는 도면이다.
도 4는 도 3에 도시된 스테이지의 동작을 보여 주는 파형도이다.
도 5는 도 3에 도시된 제어부의 일 예를 보여 주는 회로도이다.
도 6은 본 발명의 실시예에 따른 게이트 구동 회로를 개략적으로 나타내는 회로도이다.
도 7은 도 6에 도시된 제1 및 제2 제어부를 상세히 보여 주는 회로도이다.
도 8은 다수의 버퍼들이 공유되는 예를 보여 주는 회로도이다.
도 9는 제1 푸시업 트랜지스터와 제2 푸시업 트랜지스터에 시프트 클럭이 독립적으로 인가되는 예를 보여 주는 회로도이다.
도 10은 제1 스타트 펄스, 제2 스타트 펄스, 제1 시프트 클럭 및 제2 시프트 클럭의 일 예를 보여 주는 도면이다.
도 11은 도 10에 도시된 신호가 도 9에 도시된 게이트 구동 회로에 입력될 때 주요 노드들의 전압을 보여 주는 파형도이다.
도 12a 및 도 12b는 게이트 신호의 제1 및 제2 펄스의 전압이 다른 예를 보여 주는 파형도이다.
도 13은 제1 푸시업 트랜지스터와 제2 푸시업 트랜지스터에 공유되는 제1 시프트 클럭의 예를 보여 주는 파형도이다.
도 14는 도 13에 도시된 신호가 게이트 구동 회로에 입력될 때 주요 노드들의 전압을 보여 주는 파형도이다.
도 15는 이웃한 버퍼들에 인가되는 시프트 클럭이 독립되는 경우에 캐리 신호가 분리되는 예를 보여 주는 도면이다.
도 16는 이웃한 버퍼들에 인가되는 시프트 클럭이 공유되는 경우에 캐리 신호가 하나만 필요한 예를 보여 주는 도면이다.
도 17은 제1 내지 제4 게이트 라인들에 인가되는 게이트 신호가 동시에 출력되는 펄스(AOUT)와 순차적으로 시프트되는 펄스(BOUT)를 포함하는 예를 보여 주는 파형도이다.
도 18은 도 17과 같은 게이트 신호를 발생하기 위한 게이트 구동 회로의 시프트 레지스터 구성을 보여 주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 전계 발광 표시장치에서 게이트 구동 회로는 다수의 트랜지스터들을 포함할 수 있다. 트랜지스터는 픽셀 어레이에 형성된 트랜지스터와 실질적으로 동일한 구조의 TFT(thin film transistor)로 구현될 수 있다. 트랜지스터들은 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS) TFT, Oxide TFT, a-Si TFT 중 하나 이상으로 구현될 수 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터(NMOS)에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터(PMOS)에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 구동 회로에서 스위치 소자들로 이용되는 트랜지스터의 게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 트랜지스터가 턴-온(turn-on)되는 전압으로 설정되며, 게이트 오프 전압은 트랜지스터가 턴-오프(turn-off)되는 전압으로 설정된다. n 채널 트랜지스터(NMOS)의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 하이 전압(VGH) 보다 낮은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터(PMOS)의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계 발광 표시장치는 유기 발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있다.
본 발명의 표시장치는 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display), 액정표시장치(Liquid Crystal Display, LCD) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로서 유기발광 다이오드 표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다.
본 발명의 GIP 회로를 구성하는 트랜지스터들은 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS) TFT, Oxide TFT, a-Si TFT 중 하나 이상으로 구현될 수 있다.
도 1 내지 도 4를 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀 어레이(pixel array)(10)의 픽셀들에 입력 영상의 데이터를 기입하기 위한 표시패널 구동부를 포함한다.
표시패널(100)은 데이터 라인들(12), 데이터 라인들(12)과 직교하는 게이트 라인들(14), 및 데이터 라인들(12)과 게이트 라인들(14)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이(10)를 포함한다. 픽셀 어레이(10)는 입력 영상이 표시되는 화면을 구현한다.
픽셀 어레이(10)의 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들 각각은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다.
표시패널 구동부는 데이터 구동부(16)와 게이트 구동부(18, 22)를 포함하여 입력 영상의 데이터를 표시패널(100)의 픽셀들에 기입한다.
데이터 구동부(16)는 하나 이상의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC는 COF(Chip on film) 상에 실장되어 표시패널(100)과 도시하지 않은 PCB(Printed Circuit Board) 사이에 연결될 수 있다. 소스 드라이브 IC(SIC)는 COG(Chip on glass) 공정으로 표시패널(100)의 기판 상에 직접 접착될 수도 있다.
데이터 구동부(16)는 타이밍 콘트롤러(Timing controller, TCON)(20)로부터 수신되는 입력 영상의 디지털 비디오 데이터를 감마보상전압으로 변환하여 데이터 신호의 전압(이하, “데이터 전압”이라 함)을 출력한다. 데이터 구동부(16)로부터 출력된 데이터전압은 데이터 라인들(12)에 공급된다. 데이터 구동부(16)와 데이터 라인들(12) 사이에 도시하지 않은 멀티플렉서(Multiplexer)가 배치될 수 있다. 멀티플렉서는 타이밍 콘트롤러(20)의 제어 하에 데이터 구동부(16)로부터 입력되는 데이터 전압을 데이터 라인들(12)에 분배한다. 1:3 멀티플렉서의 경우에, 멀티플렉서는 데이터 구동부(16)의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 두 개의 데이터 라인들로 시분할 공급한다. 1:3 멀티플렉서를 사용하면, 데이터 구동부(16)의 채널 수를 1/3로 줄일 수 있다.
게이트 구동부(18, 22)는 레벨 시프터(Level shifter, LS)(22)와 GIP 회로(18)를 포함하여 표시패널(10)의 게이트 라인들(14)을 구동한다. 레벨 시프터(22)는 타이밍 콘트롤러(20)와 GIP 회로(18) 사이에 배치된다. GIP 회로(18)는 픽셀 어레이(10)의 TFT들과 함께 표시패널(100)의 기판 상에 직접 형성될 수 있다.
GIP 회로(18)는 시프트 레지스터를 포함한다. GIP 회로(18)는 픽셀 어레이(10) 밖의 베젤 영역(Bezel)에 형성될 수 있다. 레벨 시프터(22)는 타이밍 콘트롤러(20)로부터 수신된 게이트 타이밍 제어 신호의 스윙폭을 게이트 온 전압과 게이트 오프 전압으로 시프트(shift)하여 GIP 회로(18)로 출력한다. NMOS에서, 게이트 온 전압은 NMOS의 문턱 전압 보다 높은 게이트 온 전압(VGH)이고, 게이트 오프 전압은 NMOS의 문턱 전압 보다 낮은 게이트 오프 전압(VGL)이다. PMOS의 경우, 게이트 온 전압은 게이트 오프 전압(VGL)이고, 게이트 오프 전압은 게이트 온 전압(VGH)이다. 이하에서, GIP 회로(18)의 트랜지스터들은 NMOS를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다. 픽셀 어레이의 TFT들은 게이트 신호의 게이트 온 전압(VGH)에 따라 턴-온(turn-on)되어 데이터 라인(12)으로부터의 데이터 전압을 픽셀 전극에 공급한다.
GIP 회로(18) 각각은 스타트 펄스(VST)에 따라 동작하기 시작하여 시프트 클럭(CLK)에 따라 출력 즉, 게이트 신호를 출력하고 시프트하여 게이트 라인들(14)에 게이트 신호를 순차적으로 공급한다.
GIP 회로(18)의 시프트 레지스터는 도 2와 같이 캐리 신호(CAR)가 전달되는 캐리 신호 배선을 통해 종속적으로 접속(cascade connection)되어 시프트 클럭(CLK) 타이밍에 맞추어 게이트 신호를 시프트하는 스테이지들(S(n)~S(n+3))을 포함한다. 스테이지들(S(n)~S(n+3)) 각각은 게이트 라인들(14)에 게이트 신호를 순차적으로 공급하고, 캐리 신호(Carry signal)(CAR)를 다른 스테이지로 전달한다. 게이트 신호와 캐리 신호는 스테이지 각각에서 하나의 출력 노드를 통해 출력되는 같은 신호이거나 스테이지 각각에서 두 개의 출력 노드를 통해 분리될 수 있다. 캐리 신호(CAR)가 전송되는 스테이지는 특정 스테이지로 한정되지 않는다. 예를 들어, 도 5와 같이 제n(n은 양의 정수) 스테이지는 제n-2 스테이지로부터 출력된 캐리 신호를 입력 받을 수 있으나 이에 한정되지 않는다.
타이밍 콘트롤러(20)는 도시하지 않은 호스트 시스템으로부터 수신되는 입력 영상의 디지털 비디오 데이터를 데이터 구동부(16)로 전송한다. 타이밍 콘트롤러(20)는 입력 영상 데이터에 동기하여 수신되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받아 데이터 구동부(16)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 레벨 시프터(22)와 GIP 회로(18)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다. 타이밍 콘트롤러(20)와 레벨 시프터(22)는 PCB 상에 실장될 수 있다.
게이트 타이밍 제어신호는 스타트 펄스(VST), 시프트 클럭(Gate Shift Clock, CLK), 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 스타트 펄스(VST)는 GIP 회로(18)에서 제1 스테이지의 VST 노드에 입력되어 1 프레임 기간에서 가장 먼저 발생하는 제1 게이트 신호의 출력 타이밍을 제어한다. 시프트 클럭(CLK)은 GIP 회로(18)의 스테이지들 각각에서 게이트 신호의 출력 타이밍을 제어하여 게이트 신호의 시프트 타이밍을 제어한다.
호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 시스템, 웨어러블 시스템 중 어느 하나로 구현될 수 있다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터를 표시패널(100)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(20)로 전송한다. 호스트 시스템은 터치 센싱부로부터 수신된 터치 입력의 좌표 정보와 연계된 응용 프로그램을 실행한다.
GIP 회로(18)에서, 시프트 레지스터의 스테이지들 각각은 도 3 및 도 4에 도시된 바와 같이 Q 노드와 QB 노드를 충방전 하는 제어부(30)와, Q 노드와 QB 노드의 전압에 따라 출력 전압(VOUT(N))을 발생하는 버퍼(70)를 포함한다. 도 3은 제N 출력 전압(VOUT(N))을 발생하는 스테이지를 나타낸다.
제어부(30)는 SET 신호로서 스타트 펄스(VST) 또는 이전 스테이지로부터 수신되는 캐리 신호에 응답를 입력 받아 Q 노드를 프리 차징(pre-charging)하고, Q 노드와 QB 노드를 서로 반대로 충전한다.
버퍼(70)는 Q 노드 전압에 따라 턴-온(turn-on)되어 시프트 클럭(CLK(N))의 전압으로 출력 노드를 충전하는 푸시업 트랜지스터(push up transistor, TU)와, QB 노드 전압에 따라 턴-온되어 출력 노드를 방전하는 풀다운 트랜지스터(Pull down transistor, TD)를 포함한다. 스테이지의 출력 전압(VOUT(N))은 표시패널(10)의 게이트 라인에 인가된다.
푸시업 트랜지스터(TU)는 Q 노드가 VGH 만큼 프리 차징(pre-charging)된 상태에서 시프트 클럭(CLK(N))이 드레인에 입력될 때 시프트 클럭(CLK(N))의 전압까지 출력 노드를 충전한다. Q 노드는 도 5의 예와 같이 트랜지스터(T4)에 의해 Q 노드와 Q' 노드로 분리될 수 있다. 이 경우, 도 4에 도시된 “Q”는 도 5에 도시된 Q' 노드의 전압이다. 도 5에서 트랜지스터(T4)가 생략되면, 도 4에 도시된 “Q”는 도 5에 도시된 Q 노드의 전압이다.
푸시업 트랜지스터(TU)의 드레인에 시프트 클럭(CLK(N))이 입력될 때 푸시업 트랜지스터(TU)의 드레인과 게이트 사이의 용량을 통해 플로팅된 Q 노드의 전압이 부트스트래핑(bootstrapping)되어 약 2VGH 만큼 상승된다. 이렇게 Q 노드의 전압이 약 2VGH 까지 상승할 때 푸시업 트랜지스터(TU)가 턴-온되어 출력 노드의 전압이 VGH까지 상승한다. 풀다운 트랜지스터(TD)는 QB 전압이 VGH 만큼 충전될 때 출력 노드를 VGL이 인가되는 VSS 노드(또는 기저 노드)에 연결하여 출력 전압(VOUT(N))을 VGL까지 방전시킨다.
도 5는 도 3에 도시된 제어부(30)의 일 예를 보여 주는 회로도이다.
도 5를 참조하면, 제어부(30)는 제1 내지 제6 트랜지스터(T1~T6)를 구비한다.
제1 트랜지스터(T1)는 세트 신호의 VGH에 따라 턴-온되어 Q 노드 전압을 VGH까지 충전한다. 세트 신호(Set signal)는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신되는 캐리 신호이다. 제1 트랜지스터(T1)는 세트 신호가 인가되는 세트 노드에 연결된 게이트, VDD 노드(또는 전원 노드)에 연결된 제1 전극, 및 Q 노드에 연결된 제2 전극을 포함한다. VDD 노드에 VGH가 인가된다.
제2 트랜지스터(T2)는 리셋 신호(CLK RST)에 따라 턴-온되어 QB 노드를 충전하여 출력 전압(VOUT(N))을 방전한다. 출력 전압(VOUT(N))이 VGH로 발생되는 게이트 신호의 하이 구간 이후에 출력 노드의 전압은 VGL을 유지하여야 한다. 제2 트랜지스터(T2)는 출력 노드의 전압이 VGL을 유지하는 구간 동안 출력 노드의 전압을 VGL로 유지한다. 리셋 신호(CLK RST)는 제N 클럭(CLK(N)) 이외의 제N 클럭과 시간적으로 중첩(overlap) 되지 않는 다른 클럭으로 발생될 수 있다. 제2 트랜지스터(T2)는 리셋 신호(CLK RST)가 인가되는 게이트, VDD 노드에 연결된 제1 전극, 및 QB 노드에 연결된 제2 전극을 포함한다.
제3 트랜지스터(T3)는 QB 노드의 전압이 VGH일 때 턴-온되어 Q 노드 전압을 방전한다. Q 노드의 전압은 VGL까지 방전된다. 제3 트랜지스터(T3)는 QB 노드에 연결된 게이트, Q 노드에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다. VSS 노드에 VGL이 인가된다.
제4 트랜지스터(T4)는 Q 노드를 Q 노드와 Q' 노드로 선택적으로 분리한다. Q 노드는 VDD 노드에 연결되고, Q' 노드는 푸시업 트랜지스터(TU)의 게이트에 연결된다. Q 노드가 VGH로 프리 충전된 set 상태에서, 제4 트랜지스터(T4)의 게이트-소스간 전압(Vgs)이 0V이기 때문에 제4 트랜지스터(T4)가 턴-오프된다. 이 때, 제3 트랜지스터(T3)의 드레인-소스 전압(Vds)은 VGH-VGL이다. 제4 트랜지스터(T4)가 없으면 Q 노드가 제N CLK(CLK(N)) 이외의 다른 시프트 클럭에 의해 부스트(boost)되어 제3 트랜지스터(T3)에 큰 전압이 인가된다. 트랜지스터에서 Vds가 크면 소자의 신뢰성이 저하된다. 제4 트랜지스터(T4)는 VDD 노드에 연결된 게이트, Q 노드에 연결된 제1 전극, 및 Q' 노드에 연결된 제2 전극을 포함한다.
제5 트랜지스터(T5)는 세트 신호의 VGH에 따라 턴-온되어 QB 노드를 VSS 노드에 연결하여 QB 노드를 방전한다. QB 노드의 전압은 VGL까지 방전된다. 제5 트랜지스터(T5)는 세트 노드에 연결된 게이트, QB 노드에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다.
제6 트랜지스터(T6)는 Q 노드(Q)의 VGH에 따라 턴-온되어 QB 노드를 VSS 노드에 연결하여 QB 노드를 방전한다. 제6 트랜지스터(T6)는 Q 노드에 연결된 게이트, QB 노드에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다.
도 3 내지 도 5에 도시된 바와 같이 하나의 제어부(30)에 버퍼(70)를 연결하면 게이트 신호가 둘 이상의 펄스로 발생되거나 펄스 전압이 부분적으로 다른 신호를 출력할 수 없다. 본 발명은 도 6과 같은 게이트 구동 회로를 이용하여 게이트 신호를 둘 이상의 펄스로 출력하거나, 펄스 형태, 및 펄스 전압을 다양한 형태로 발생할 수 있다.
도 6은 본 발명의 실시예에 따른 게이트 구동 회로를 개략적으로 나타내는 회로도이다. 도 6은 게이트 구동 회로의 시프트 레지스터에서 제N 출력 전압(VOUT(N))을 발생하는 제N 스테이지를 나타낸다.
도 6을 참조하면, 게이트 구동 회로는 제1 제어부(31), 제2 제어부(32) 및 버퍼(70)를 구비한다.
제1 제어부(31)와 제2 제어부(32) 각각은 도 5에 도시된 제어부(30)와 실질적으로 동일한 회로로 구현될 수 있다. 제1 및 제2 제어부(31, 32)에 입력되는 시프트 클럭(ACLK', BCLK')은 서로 독립된 클럭일 수 있으나 이에 한정되지 않는다.
제1 제어부(31)는 제1 세트 신호와 제1 시프트 클럭(ACLK)을 입력 받고 제1 Q 노드(AQ)와 제1 QB 노드(AQB)를 충방전한다. 제2 제어부(32)는 제2 세트 신호와 제2 시프트 클럭(BCLK)을 입력 받고 제2 Q 노드(BQ)와 제2 QB 노드(BQB)를 충방전한다.
버퍼(70)는 푸시업 회로(51)와, 풀다운 회로(52)를 포함한다. 버퍼(70)에 시프트 클럭(ACLK, BCLK)이 입력된다. 제1 제어부(31)와 버퍼(70)에 입력되는 제1 시프트 클럭(ACLK, ACLK')은 위상이 서로 다른 클럭 신호이다. 제1 제어부(31)에 입력되는 클럭(ACLK')은 도 7에서 리셋 신호(CLK RST)로 이용될 수 있다. 제2 제어부(32)와 버퍼(70)에 입력되는 제2 시프트 클럭(BCLK, BCLK')은 제2 시프트 클럭으로 발생되지만 위상이 서로 다른 클럭 신호이다. 제2 제어부(32)에 입력되는 클럭(BCLK')은 도 7에서 리셋 신호(CLK RST)로 이용될 수 있다.
푸시업 회로(51)는 제1 푸시업 트랜지스터(ATU)와, 제2 푸시업 트랜지스터(BTU)를 포함한다. 푸시업 회로(51)는 제1 및 제2 푸시업 트랜지스터들(ATU, BTU) 하나 이상이 턴-온될 때 출력 노드를 시프트 클럭(ACLK, BCLK)의 전압으로 출력 노드를 충전하여 출력 전압(VOUT(N))을 높인다.
제1 푸시업 트랜지스터(ATU)는 제1 Q 노드(AQ)가 VGH 만큼 프리 차징된 상태에서 제1 시프트 클럭(ACLK)이 드레인에 인가될 때 제1 시프트 클럭(ACLK)의 전압까지 출력 노드를 충전한다. 제1 푸시업 트랜지스터(ATU)는 제1 Q 노드(AQ)에 연결된 게이트, 제1 시프트 클럭(ACLK)이 인가되는 제1 전극, 및 출력 노드에 연결된 제2 전극을 포함한다. 제1 Q 노드(AQ)는 도 7에 도시된 바와 같이 제1 Q 노드(AQ)와 제1 Q' 노드(AQ')로 분리될 수 있으나 이에 한정되지 않는다.
제2 푸시업 트랜지스터(BTU)는 제2 Q 노드(BQ)가 VGH 만큼 프리 차징된 상태에서 제2 시프트 클럭(BCLK)이 드레인에 인가될 때 제2 시프트 클럭(BCLK)의 전압까지 출력 노드를 충전한다. 제2 푸시업 트랜지스터(BTU)는 제2 Q 노드(BQ)에 연결된 게이트, 제2 시프트 클럭(BCLK)이 인가되는 제1 전극, 및 출력 노드에 연결된 제2 전극을 포함한다. 제2 Q 노드(BQ)는 도 7에 도시된 바와 같이 제2 Q 노드(BQ)와 제2 Q' 노드(BQ')로 분리될 수 있으나 이에 한정되지 않는다.
풀다운 회로(52)는 출력 노드와 VSS 노드(기저 노드) 사이에 직렬로 연결된 제1 풀다운 트랜지스터(ATD) 및 제2 풀다운 트랜지스터(BTD)를 포함한다. 풀다운 회로(52)는 제1 및 제2 풀다운 트랜지스터들(ATD, BTD)이 모두 턴-온될 때에 출력 노드를 VSS 노드에 연결함으로써 출력 노드를 방전하여 출력 전압(VOUT(N))을 낮춘다. 푸시업 회로(51)에 인가되는 시프트 클럭(ACLK, BCLK)이 라이징(rising)될 때 게이트 라인(14)과 연결된 출력 노드는 VSS 노드와 분리되어야 하기 때문에 제1 및 제2 풀다운 트랜지스터들(ATD, BTD)는 반드시 직렬로 연결되어야 한다.
제1 풀다운 트랜지스터(ATD)는 제1 QB 노드(AQB)의 전압이 VGH 만큼 충전될 때 턴-온된다. 제1 풀다운 트랜지스터(ATD)는 제1 QB 노드(AQB)에 연결된 게이트, 출력 노드에 연결된 제1 전극, 및 제2 풀다운 트랜지스터(BTD)에 연결된 제2 전극을 포함한다. 제2 풀다운 트랜지스터(BTD)는 제2 QB 노드(BQB)의 전압이 VGH 만큼 충전될 때 턴-온된다. 제2 풀다운 트랜지스터(BTD)는 제2 QB 노드(BQB)에 연결된 게이트, 제1 풀다운 트랜지스터(ATD)의 제2 전극에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다. 제1 및 제2 풀다운 트랜지터들(ATD, BTD)이 동시에 온 상태를 유지할 때 출력 노드가 VSS 노드에 연결되어 출력 노드가 방전된다.
도 7은 도 6에 도시된 제1 및 제2 제어부(31, 32)를 상세히 보여 주는 회로도이다.
도 7을 참조하면, 제1 제어부(31)는 제1-1 내지 제1-6 트랜지스터들(AT1~AT6)을 포함한다.
제1-1 트랜지스터(AT1)는 제1 세트 신호의 VGH에 따라 턴-온되어 제1 Q 노드(AQ)의 전압을 VGH까지 충전한다. 제1 세트 신호는 제1 스타트 펄스(AVST) 또는 이전 스테이지로부터 수신되는 캐리 신호이다. 제1-1 트랜지스터(AT1)는 제1 세트 신호가 인가되는 제1 세트 노드에 연결된 게이트, VDD 노드에 연결된 제1 전극, 및 제1 Q 노드(AQ)에 연결된 제2 전극을 포함한다. VDD 노드에 VGH가 인가된다.
제1-2 트랜지스터(AT2)는 리셋 신호(CLK RST)에 따라 턴-온되어 제1 QB 노드(AQB)를 충전한다. 제1 QB 노드(AQB)가 VGH 만큼 충전될 때 제1 풀다운 트랜지스터(ATD)가 턴-온된다. 제1-2 트랜지스터(AT2)는 리셋 신호(CLK RST)가 인가되는 게이트, VDD 노드에 연결된 제1 전극, 및 제1 QB 노드(AQB)에 연결된 제2 전극을 포함한다.
제1-3 트랜지스터(AT3)는 제1 QB 노드(AQB)의 전압이 VGH일 때 턴-온되어 제1 Q 노드(AQ)를 방전한다. 제1 Q 노드(AQ)의 전압은 VGL까지 방전된다. 제1-3 트랜지스터(AT3)는 제1 QB 노드(AQB)에 연결된 게이트, 제1 Q 노드(AQ)에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다. VSS 노드에 VGL이 인가된다.
제1-4 트랜지스터(AT4)는 제1 Q 노드를 제1 Q 노드(AQ)와 제1 Q' 노드(AQ')로 선택적으로 분리한다. 제1-4 트랜지스터(AT4)는 VDD 노드에 연결된 게이트, 제1 Q 노드(AQ)에 연결된 제1 전극, 및 제1 Q' 노드(AQ')에 연결된 제2 전극을 포함한다.
제1-5 트랜지스터(AT5)는 세트 신호의 VGH에 따라 턴-온되어 제1 QB 노드(AQB)를 VSS 노드에 연결하여 제1 QB 노드(AQB)를 방전한다. 제1-5 트랜지스터(AT5)는 제1 세트 노드에 연결된 게이트, 제1 QB 노드(AQB)에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다.
제1-6 트랜지스터(AT6)는 제1 Q 노드(AQ)의 VGH에 따라 턴-온되어 제1 QB 노드(AQB)를 VSS 노드에 연결하여 제1 QB 노드(AQB)를 방전한다. 제1-6 트랜지스터(AT6)는 제1 Q 노드(AQ)에 연결된 게이트, 제1 QB 노드(AQB)에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다.
제2 제어부(32)는 제2-1 내지 제2-6 트랜지스터들(BT1~BT6)을 포함한다.
제2-1 트랜지스터(BT1)는 제2 세트 신호의 VGH에 따라 턴-온되어 제2 Q 노드(BQ)의 전압을 VGH까지 충전한다. 제2 세트 신호는 제2 스타트 펄스(BVST) 또는 이전 스테이지로부터 수신되는 캐리 신호이다. 제2-1 트랜지스터(BT1)는 제2 세트 신호가 인가되는 제2 세트 노드에 연결된 게이트, VDD 노드에 연결된 제1 전극, 및 제2 Q 노드(BQ)에 연결된 제2 전극을 포함한다.
제2-2 트랜지스터(BT2)는 리셋 신호(CLK RST)에 따라 턴-온되어 제2 QB 노드(BQB)를 충전한다. 제2 QB 노드(BQB)가 VGH 만큼 충전될 때 제2 풀다운 트랜지스터(BTD)가 턴-온된다. 제2-2 트랜지스터(BT2)는 리셋 신호(CLK RST)가 인가되는 게이트, VDD 노드에 연결된 제1 전극, 및 제2 QB 노드(BQB)에 연결된 제2 전극을 포함한다.
제2-3 트랜지스터(BT3)는 제2 QB 노드(BQB)의 전압이 VGH일 때 턴-온되어 제2 Q 노드(BQ)를 방전한다. 제2 Q 노드(BQ)의 전압은 VGL까지 방전된다. 제2-3 트랜지스터(BT3)는 제2 QB 노드(BQB)에 연결된 게이트, 제2 Q 노드(BQ)에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다.
제2-4 트랜지스터(BT4)는 제2 Q 노드를 제2 Q 노드(BQ)와 제2 Q' 노드(BQ')로 선택적으로 분리한다. 제2-4 트랜지스터(BT4)는 VDD 노드에 연결된 게이트, 제2 Q 노드(BQ)에 연결된 제1 전극, 및 제2 Q' 노드(BQ')에 연결된 제2 전극을 포함한다.
제2-5 트랜지스터(BT5)는 제2 세트 신호의 VGH에 따라 턴-온되어 제2 QB 노드(BQB)를 VSS 노드에 연결하여 제2 QB 노드(BQB)를 방전한다. 제2-5 트랜지스터(BT5)는 제2 세트 노드에 연결된 게이트, 제2 QB 노드(BQB)에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다.
제2-6 트랜지스터(BT6)는 제2 Q 노드(BQ)의 VGH에 따라 턴-온되어 제2 QB 노드(BQB)를 VSS 노드에 연결하여 제2 QB 노드(BQB)를 방전한다. 제2-6 트랜지스터(BT6)는 제2 Q 노드(BQ)에 연결된 게이트, 제2 QB 노드(BQB)에 연결된 제1 전극, 및 VSS 노드에 연결된 제2 전극을 포함한다.
도 8은 다수의 버퍼들에 연결되는 배선들이 공유되는 예를 보여 주는 회로도이다. 도 8에 도시된 바와 같이, 제어부들(311, 321, 322)에 연결되는 버퍼들(70)이 공유될 수 있다.
도 8을 참조하면, 제N 스테이지(ST(N))는 제1-1 및 제2-1 제어부(311, 321)과 버퍼(711)를 포함하여 제N 출력 전압(VOUT(N))을 출력한다. 제N+1 스테이지(ST(N+1))는 제1-2 및 제2-1 제어부(312, 321)과 버퍼(711)를 포함하여 제N 출력 전압(VOUT(N))을 출력한다. 제N 스테이지(ST(N))와 제N+1 스테이지(ST(N+1)에서 제2-1 제어부(321)가 공유된다.
제1-1 및 제1-2 제어부(311, 312)는 제1 시프트 클럭(ACLK)을 공유한다. 제1-1 제어부(311)와 제1-2 제어부(312)는 제1 시프트 클럭을 순차적으로 입력 받는다. 제1-1 제어부(311)에 제1-N 시프트 클럭(ACLK(N))이 입력된 후에 제1-2 제어부(312)에 제1-(N+2) 시프트 클럭(ACLK(N-2))이 입력된다. 제2-1 제어부(321)는 제2-1 시프트 클럭(BCLK(N+1)을 입력 받는다. 제2-1 시프트 클럭(BCLK(N+1))은 제1-N 시프트 클럭(ACLK(N))과 제1-(N+2) 시프트 클럭(ACLK(N+1)) 사이에서 발생된다.
제N 스테이지(ST(N))의 버퍼(711)는 푸시업 트랜지스터(ATU1, BTU1)와 풀다운 트랜지스터(ATD1, BTD1)를 포함한다. 제N+1 스테이지(ST(N+1))의 버퍼(712)는 푸시업 트랜지스터(ATU1)와 풀다운 트랜지스터(ATD2, BTD2)를 포함한다.
제1 공유 배선(81)은 푸시업 트랜지스터(BTU1, BTU2)의 게이트에 연결되고, 또한 제2-1 제어부(321)의 Q 노드(BQ)에 연결된다. 따라서, 이웃한 스테이지들(ST(N), ST(N+1)) 간에 푸시업 트랜지스터들(BTU1, BTU2)의 게이트 배선이 공유된다.
제2 공유 배선(82)은 풀다운 트랜지스터들(BTD1, BTD2)의 게이트에 연결되고, 또한 제2-1 제어부(321)의 QB 노드(BQB)에 연결된다. 따라서, 이웃한 스테이지들(ST(N), ST(N+1)) 간에 풀다운 트랜지스터들(BTD1, BTD2)의 게이트 배선이 공유된다.
제3 공유 배선(83)은 푸시업 트랜지스터들(BTU1, BTU2)의 제1 전극에 연결된다. 이웃한 스테이지들(ST(N), ST(N+1)) 간에 클럭 배선이 공유된다.
도 8은 이웃한 스테이지들(ST(N), ST(N+1)) 간에 공통 파형(또는 동일 파형)이 인가되는 배선들(81, 82, 83)이 공유되는 예를 보여 주고 있다. 본 발명은 이에 한정되지 않는다. 도면에서 생략되었지만 둘 이상의 스테이지들에 공통 파형이 인가될 때 배선이 공유될 수 있다. 배선이 공유되는 스테이지들은 반드시 이웃할 필요가 없다.
도 9는 제1 푸시업 트랜지스터와 제2 푸시업 트랜지스터에 시프트 클럭이 독립적으로 인가되는 예를 보여 주는 회로도이다. 도 10은 제1 스타트 펄스(AVST), 제2 스타트 펄스(BVST), 제1 시프트 클럭(ACLK) 및 제2 시프트 클럭(BCLK)의 일 예를 보여 주는 도면이다. 도 11은 도 10에 도시된 신호가 도 9에 도시된 게이트 구동 회로에 입력될 때 주요 노드들의 전압을 보여 주는 파형도이다. 도 11에서 “ASET”는 제1 세트 신호이고, “BSET”는 제2 세트 신호이다. “AOUT(N)”은 푸시업 트랜지스터(ATU1)의 출력 전압이고, “BOUT(N)”은 푸시업 트랜지스터(BTU1)의 출력 전압이다. “VOUT(N)”은 제N 출력 노드를 통해 연속으로 출력되는 게이트 신호의 제1 및 제2 펄스를 나타낸다. “ACAR(N)”, “BCAR(N)” 및 ACAR(N+1)은 캐리 신호이다.
도 10에 도시된 신호들이 도 9에 도시된 게이트 구동 회로에 입력되면 제1 시프트 클럭(ACLK)의 A 클럭이 제1-1 푸시업 트랜지스터(ATU1)를 통해 출력 노드에 인가된 후, 제2 시프트 클럭(BCLK)의 B 클럭이 제2-1 푸시업 트랜지스터(BTU1)를 통해 출력 노드에 인가된다. 따라서, 출력 전압(VOUT(N))은 A 클럭과 동기되는 제1 펄스와, B 클럭과 동기되는 제2 펄스를 포함한다. 이 출력 전압(VOUT(N))이 제N 게이트 라인(14)에 인가된다.
제1 시프트 클럭(ACLK)과 제2 시프트 클럭(BCLK)의 전압과 펄스폭을 다르게 설정하면 도 12a 및 도 12b에 도시된 바와 같이 제1 및 2 클럭(A, B)의 전압 및 펄스폭을 다르게 할 수 있다.
도 13은 제1 푸시업 트랜지스터(ATU)와 제2 푸시업 트랜지스터(BTU)에 공유되는 제1 시프트 클럭(ACLK)의 예를 보여 주는 파형도이다. 도 13은 제1 시프트 클럭(ACLK)이 4상(phase) 클럭인 예이다. 도 14는 도 13에 도시된 신호가 게이트 구동 회로에 입력될 때 주요 노드들의 전압을 보여 주는 파형도이다.
도 13 및 도 14를 참조하면, 이웃한 버퍼(711, 721)에 제1 시프트 클럭(ACLK)이 입력될 수 있다. 제1 버퍼(711)에 제1-1 시프트 클럭(ACLK(A))이 입력될 수 있고, 제2 버퍼(721)에 제1-2 시프트 클럭(ACLK(A'))이 입력될 수 있다. 이 경우, 게이트 신호는 제1-1 클럭(A)과 동기되는 펄스와, 제1-2 클럭(A')과 동기되는 펄스를 포함할 수 있다.
도 15는 제1 푸시업 트랜지스터(ATU)와 제2 푸시업 트랜지스터(BTU)에 독립적인 시프트 클럭(ACLK, BCLK)이 인가되는 경우에 캐리 신호(ACAR(N), BCAR(N)가 분리되는 예를 보여 주는 도면이다. 이 경우, 제1 푸시업 트랜지스터(ATU)에 별도의 버퍼(ATU2, ATD2)가 병렬로 연결되어 제1 캐리 신호(ACAR(N))가 발생되고, 제2 푸시업 트랜지스터(BTU)에 별도의 버퍼(BTU2, BTD2)가 병렬로 연결되어 제2 캐리 신호(BCAR(N))가 발생된다.
도 17은 제1 내지 제4 게이트 라인들에 인가되는 게이트 신호가 동시에 출력되는 펄스(AOUT)와 순차적으로 시프트되는 펄스(BOUT)를 포함하는 예를 보여 주는 파형도이다. 도 18은 도 17과 같은 게이트 신호를 발생하기 위한 게이트 구동 회로의 시프트 레지스터 구성을 보여 주는 도면이다.
도 17을 참조하면, 다수의 게이트 라인들에 게이트 신호의 제1 펄스(AOUT)가 동시에 인가된 후, 제2 펄스(BOUT)가 순차적으로 공급될 수 있다.
이러한 게이트 신호 출력을 위하여, 개별 출력 제어부들(711~714) 각각이 공통 제어부(300)와 버퍼(70)를 공유한다.
공통 제어부(300)가 제1 펄스(AOUT)의 기본 출력을 발생할 수 있다. 제1 내지 제4 개별 출력 제어부들(711~714)는 버퍼(70)를 제어하여 개별적인 출력을 제어한다. 제2 내지 제4 개별 출력 제어부들(311~314)이 순차적으로 시프트되는 제2 펄스(BOUT)의 기본 출력을 발생할 수 있다. 공통 제어부(300)의 출력이 제1 내지 제4 제어부들(311~314)의 버퍼들(70)에 공통으로 인가되면, 제1 내지 제4 제어부들(711~714)에 연결된 버퍼들(70)로부터 제1 펄스가 동시에 출력될 수 있다. 공통 제어부(300)의 Q 노드가 제1 내지 제4 제어부들(711~714)에 연결된 버퍼들(70)의 푸시업 트랜지스터들 중 어느 하나의 게이트에 공통 연결된다. 공통 제어부(300)의 QB 노드가 제1 내지 제4 제어부들(711~714)에 연결된 버퍼들(70)의 풀다운 트랜지스터들 중 어느 하나의 게이트에 공통 연결된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
16 : 데이터 구동부 18 : GIP 회로(시프트 레지스터)
20 : 타이밍 콘트롤러 22 : 레벨 시프터
30, 31, 32 : 제어부 51 : 푸시업 회로
52 : 풀다운 회로 70, 711, 712, 721 : 버퍼
T1~T6, AT1~AT6, BT1~BT6 : 제어부의 트랜지스터
ATU, ATU1, ATU2, BTU, BTU1, BTU2 : 푸시업 트랜지스터
ATD, ATD1, ATD2, BTD, BTD1, BTD2 : 풀다운 트랜지스터

Claims (10)

  1. 제1 Q 노드와 제1 QB 노드를 충방전하는 제1 제어부;
    제2 Q 노드와 제2 QB 노드를 충방전하는 제2 제어부; 및
    상기 제1 Q 노드의 전압에 따라 턴-온되어 출력 노드를 충전하는 제1 푸시업 트랜지스터, 상기 제2 Q 노드의 전압에 따라 턴-온되어 상기 출력 노드를 충전하는 제2 푸시업 트랜지스터, 상기 제1 QB 노드의 전압에 따라 턴-온되는 제1 풀다운 트랜지스터, 및 상기 제2 QB 노드의 전압에 따라 턴-온되는 제2 풀다운 트랜지스터를 포함한 버퍼를 구비하고,
    상기 제1 풀다운 트랜지스터와 상기 제2 풀다운 트랜지스터는 상기 출력 노드와 기저 노드 사이에 직렬로 연결되는 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 제1 제어부는
    제1 세트 신호가 인가되는 제1 세트 노드에 연결된 게이트, 전원 노드에 연결된 제1 전극, 및 상기 제1 Q 노드에 연결된 제2 전극을 가지는 제1-1 트랜지스터;
    소정의 리셋 신호가 인가되는 게이트, 상기 전원 노드에 연결된 제1 전극, 및 상기 제1 QB 노드에 연결된 제2 전극을 가지는 제1-2 트랜지스터;
    상기 제1 QB 노드에 연결된 게이트, 상기 제1 Q 노드에 연결된 제1 전극, 및 상기 기저 노드에 연결된 제2 전극을 가지는 제1-3 트랜지스터;
    상기 전원 노드에 연결된 게이트, 상기 제1 Q 노드에 연결된 제1 전극, 및 상기 제1 Q 노드로부터 분리된 제1 Q' 노드에 연결된 제2 전극을 가지는 제1-4 트랜지스터;
    상기 제1 세트 노드에 연결된 게이트, 상기 제1 QB 노드에 연결된 제1 전극, 및 상기 기저 노드에 연결된 제2 전극을 가지는 제1-5 트랜지스터; 및
    상기 제1 Q 노드에 연결된 게이트, 상기 제1 QB 노드에 연결된 제1 전극, 및 상기 기저 노드에 연결된 제2 전극을 가지는 제1-6 트랜지스터를 구비하는 게이트 구동 회로.
  3. 제 2 항에 있어서,
    상기 제2 제어부는
    제2 세트 신호가 인가되는 제2 세트 노드에 연결된 게이트, 상기 전원 노드에 연결된 제1 전극, 및 상기 제2 Q 노드에 연결된 제2 전극을 가지는 제2-1 트랜지스터;
    상기 리셋 신호가 인가되는 게이트, 상기 전원 노드에 연결된 제1 전극, 및 상기 제2 QB 노드에 연결된 제2 전극을 가지는 제2-2 트랜지스터;
    상기 제2 QB 노드에 연결된 게이트, 상기 제2 Q 노드에 연결된 제1 전극, 및 상기 기저 노드에 연결된 제2 전극을 가지는 제2-3 트랜지스터;
    상기 전원 노드에 연결된 게이트, 상기 제2 Q 노드에 연결된 제1 전극, 및 상기 제2 Q 노드로부터 분리된 제2 Q' 노드에 연결된 제2 전극을 가지는 제2-4 트랜지스터;
    상기 제2 세트 노드에 연결된 게이트, 상기 제2 QB 노드에 연결된 제1 전극, 및 상기 기저 노드에 연결된 제2 전극을 가지는 제2-5 트랜지스터; 및
    상기 제2 Q 노드에 연결된 게이트, 상기 제2 QB 노드에 연결된 제1 전극, 및 상기 기저 노드에 연결된 제2 전극을 가지는 제2-6 트랜지스터를 구비하는 게이트 구동 회로.
  4. 제 3 항에 있어서,
    상기 제1 세트 신호는 제1 스타트 펄스와 상기 제1 세트 노드에 연결된 이전 스테이지로부터 입력되는 캐리 신호 중 어느 하나이고,
    상기 제2 세트 신호는 제2 스타트 펄스와 상기 제2 세트 노드에 연결된 이전 스테이지로부터 입력되는 캐리 신호 중 어느 하나인 게이트 구동 회로.
  5. 스테이지들이 종속적으로 연결되어 시프트 클럭에 따라 출력이 시프트되는 시프트 레지스터를 구비하고,
    상기 스테이지들 각각이,
    제1 Q 노드와 제1 QB 노드를 충방전하는 제1 제어부;
    제2 Q 노드와 제2 QB 노드를 충방전하는 제2 제어부; 및
    상기 제1 Q 노드의 전압에 따라 턴-온되어 출력 노드를 충전하는 제1 푸시업 트랜지스터, 상기 제2 Q 노드의 전압에 따라 턴-온되어 상기 출력 노드를 충전하는 제2 푸시업 트랜지스터, 상기 제1 QB 노드의 전압에 따라 턴-온되는 제1 풀다운 트랜지스터, 및 상기 제2 QB 노드의 전압에 따라 턴-온되는 제2 풀다운 트랜지스터를 포함한 버퍼를 구비하고,
    상기 제1 풀다운 트랜지스터와 상기 제2 풀다운 트랜지스터는 상기 출력 노드와 기저 노드 사이에 직렬로 연결되는 게이트 구동 회로.
  6. 제 5 항에 있어서,
    둘 이상의 스테이지들 간에 상기 푸시업 트랜지스터들 중 어느 하나의 게이트가 공유되는 게이트 구동 회로.
  7. 제 5 항에 있어서,
    둘 이상의 스테이지들 간에 상기 풀다운 트랜지스터들 중 어느 하나의 게이트가 공유되는 게이트 구동 회로.
  8. 제 5 항에 있어서,
    둘 이상의 스테이지들 간에 시프트 클럭이 인가되는 클럭 배선이 공유되는 게이트 구동 회로.
  9. 제 5 항에 있어서,
    상기 스테이지들 중 어느 하나는 공통 출력을 발생하는 공통 스테이지이고,
    상기 공통 스테이지의 Q 노드가 개별적으로 출력을 발생하는 둘 이상의 스테이지들에 연결된 푸시업 트랜지스터들 중 어느 하나의 게이트에 연결되고,
    상기 공통 스테이지의 QB 노드가 개별적으로 출력을 발생하는 둘 이상의 스테이지들에 연결된 풀다운 트랜지스터들 중 어느 하나의 게이트에 연결되는 게이트 구동 회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 상기 게이트 구동 회로를 이용하여 표시패널의 게이트 라인들을 구동하는 표시장치.
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