KR102225185B1 - 게이트구동부 및 이를 포함하는 터치표시장치 - Google Patents

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Abstract

본 발명은, 고전위전압, 홀수 고전위전압, 짝수 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압, 클럭, 제1 및 제2캐리신호를 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트구동부에 있어서, 상기 다수의 스테이지 각각은, Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제1박막트랜지스터와, QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 제2박막트랜지스터와, 상기 제1캐리신호에 따라 스위칭 되고, 상기 고전위전압을 N노드로 전달하는 제3박막트랜지스터와, 상기 N노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제4박막트랜지스터와, 상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 N노드로 전달하는 제5박막트랜지스터를 포함하는 게이트구동부를 제공한다.

Description

게이트구동부 및 이를 포함하는 터치표시장치{Gate Driving Unit And Touch Display Device Including The Same}
본 발명은 게이트구동부에 관한 것으로, 보다 상세하게는 쉬프트레지스터를 포함하는 게이트구동부 및 이를 포함하는 터치표시장치에 관한 것이다.
근래, 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판 표시장치(flat panel display: FPD)가 개발되어 각광받고 있는데, 평판 표시장치의 예로는 액정표시장치(liquid crystal display device: LCD device), 플라즈마 표시장치(plasma display panel device: PDP device), 유기발광다이오드 표시장치(organic light emitting diode device: OLED device) 등을 들 수 있다.
최근에는, 영상을 표시하는 출력수단으로 사용되는 동시에, 표시된 영상의 특정부위를 터치하여 사용자의 명령을 입력 받는 입력수단으로 사용되는 터치표시장치가 각광받고 있는데, 터치스크린으로 불리는 터치표시장치는 터치패널, 표시패널, 터치구동부, 표시구동부를 포함하며, 특히 최근에는 터치패널과 표시패널을 일체로 형성하는 인-셀 타입(in-cell type)의 터치표시장치가 제안되고 있다.
이러한 인-셀 타입의 터치표시장치에서는, 터치표시패널에 게이트전압 및 데이터전압을 공급하는 표시구동부와 터치표시패널에 터치구동신호 및 터치감지신호를 송수신하는 터치구동부 역시 일체형으로 형성될 수 있다.
이러한 터치표시구동부는 주로 인쇄회로기판(printed circuit board: PCB)으로 구현되는데, 터치표시패널에 부착되는 인쇄회로기판은 터치표시장치의 부피 및 무게가 증가하는 단점이 있다.
이에 따라, 터치표시구동부 중 쉬프트레지스터(shift register)와 같은 게이트구동부를 표시패널의 어레이기판에 직접 형성하고, 나머지 회로를 하나의 인쇄회로기판으로 구현하여 터치표시패널의 일 측에만 연결하는 게이트-인-패널(gate in panel: GIP) 타입의 터치표시구동부가 제안되었다.
이러한 GIP 타입 터치표시장치를 도면을 참조하여 설명한다.
도 1은 종래의 GIP 타입 터치표시장치의 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 2는 종래의 GIP 타입 터치표시장치의 쉬프트레지스터의 일 스테이지의 Q노드 전압을 도시한 도면이고, 도 3은 종래의 GIP 타입 터치표시장치의 쉬프트레지스터에 사용되는 클럭의 타이밍도이다.
도 1에 도시한 바와 같이, 종래의 GIP 타입 터치표시장치의 쉬프트레지스터는 다수의 스테이지(SRS)를 포함하고, 고전위전압(VDD), 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_O), 저전위전압(VSS), 시작전압(VST), 다음단 게이트전압(VNEXT), 클럭(CLK)을 이용하여 터치표시패널에 제공되는 게이트전압(VG)를 생성하는데, 쉬프트레지스터의 각 스테이지(SRS)는 제1 내지 제10박막트랜지스터(T1 내지 T10)를 포함한다.
여기서, 게이트전압(VG)은 제9박막트랜지스터(T9)의 소스와 제10박막트랜지스터(T10)의 드레인이 연결되는 노드(node)로부터 출력되는데, 제9박막트랜지스터(T9)의 드레인에는 클럭(CLK)이 인가되고, 제10박막트랜지스터(T10)의 소스에는 저전위전압(VSS)이 인가되며, 제9박막트랜지스터(T9)가 턴-온(turn-on) 되는 동안 클럭(CLK)이 게이트전압(VG)으로 출력되고, 제10막트랜지스터(T10)가 턴-온 되는 동안 저전위전압(VSS)이 게이트전압(VG)으로 출력된다.
그리고, 제9박막트랜지스터(T9)를 스위칭 하는 게이트전압인 Q노드의 전압은 고전위전압(VDD), 저전위전압(VSS), 시작전압(VST), 다음단 출력전압(VNEXT)이 인가되는 제1 내지 제3박막트랜지스터(T1 내지 T3)에 의하여 결정되고, 제10박막트랜지스터(T10)를 스위칭 하는 게이트전압인 QB노드의 전압은 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_E), 저전위전압(VSS), 다음단 출력전압(VNEXT), 시작전압(VST)이 인가되는 제4 내지 제8박막트랜지스터(T4 내지 T8)에 의하여 결정된다.
구체적으로, 도 2에 도시한 바와 같이, 정상동작 쉬프트레지스터 스테이지(SRS)의 경우, 제1구간(TS1) 동안, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 하이레벨 전압이 인가되어 제9박막트랜지스터(T9)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
제2구간(TS2) 동안, 제9박막트랜지스터(T9)의 드레인에는 클럭(CLK)의 하이레벨 전압이 인가되고, 제9박막트랜지스터(T9)의 게이트의 하이레벨 전압은 부스팅(boosting)에 의하여 더 높은 하이레벨 전압이 되어 제9박막트랜지스터(T9)는 턴-온 되며, 그 결과 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력된다.
제1 및 제2구간(TS1, TS2) 동안, QB노드, 제3 및 제10박막트랜지스터(T3, T10)의 게이트에는 로우레벨 전압이 인가되어 제3 및 제10박막트랜지스터(T3, T10)는 턴-오프 상태를 유지한다.
제3구간(TS3) 동안, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 로우레벨 전압이 인가되어 제9박막트랜지스터(T9)가 턴-오프 되고, QB노드, 제3 및 제10박막트랜지스터(T3, T10)의 게이트에는 하이레벨 전압이 인가되어 제3 및 제10박막트랜지스터(T3, T10)가 턴-온 되고, 저전위전압(VSS)이 게이트전압(VG)으로 출력된다.
이러한 쉬프트레지스터의 각 스테이지(SRS)에서는, 하이레벨의 게이트전압(VG)이 출력되기 전인 제1구간(TS1) 동안 Q노드가 고전위전압(VDD) 수준의 하이레벨을 유지하여야 한다.
그런데, 터치표시장치는 1프레임을 표시구간과 터치구간으로 나누어 동작하며, 터치구간 동안 쉬프트레지스터에 클럭이 공급되지 않게 되어 쉬프트레지스터의 출력에 이상이 발생한다.
즉, 도 3에 도시한 바와 같이, 터치표시장치의 표시구간 동안은 클럭이 쉬프트레지스터의 각 스테이지(SRS)에 공급되지만, 터치표시장치의 터치구간 동안은 클럭이 쉬프트레지스터의 각 스테이지(SRS)에 공급되지 않는다.
이와 같이, 터치구간 동안 클럭이 공급되지 않으면, 도 2의 비정상동작 쉬프트레지스터 스테이지(SRS)와 같이, 쉬프트레지스터의 특정 스테이지(SRS)는 제1구간(TS1)이 지나치게 길어지고, 해당 스테이지(SRS)의 Q노드에 충전된 전하는 제2 및 제3박막트랜지스터(T2, T3)를 통하여 방전되고, 그 결과 해당 스테이지(SRS)의 Q노드는 제1구간(TS1) 동안 고전위전압(VDD) 수준의 하이레벨을 유지하게 못하고 전압이 감소한다.
제1구간(TS1) 동안 Q노드의 전압이 감소하면, 그에 따라 제2구간(TS2) 동안 부스팅에 의한 더 높은 하이레벨의 전압도 감소하고, 그 결과 게이트전압(VG)의 상승시간(rising time)이 증가하거나 게이트하이전압(VGH)이 감소하는 등 쉬프트레지스터의 각 스테이지(SRS)의 출력파형이 왜곡되고, 블록 딤(block dim)과 같은 불량이 발생하여 영상의 표시품질이 저하되는 문제가 있다.
본 발명은 이러한 문제점을 해결하기 위하여 제시된 것으로, 쉬프트레지스터의 각 스테이지에 터치구간 이전에 Q노드를 충전하는 박막트랜지스터를 추가함으로써, 터치구간 동안 쉬프트레지스터의 Q노드의 방전이 방지되어 쉬프트레지스터의 신뢰성이 개선되는 게이트 구동회로 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
위와 같은 과제의 해결을 위해, 본 발명은, 고전위전압, 홀수 고전위전압, 짝수 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압, 클럭, 제1 및 제2캐리신호를 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트구동부에 있어서, 상기 다수의 스테이지 각각은, Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제1박막트랜지스터와, QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 제2박막트랜지스터와, 상기 제1캐리신호에 따라 스위칭 되고, 상기 고전위전압을 N노드로 전달하는 제3박막트랜지스터와, 상기 N노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제4박막트랜지스터와, 상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 N노드로 전달하는 제5박막트랜지스터를 포함하는 게이트구동부를 제공한다.
그리고, 상기 제1캐리신호는 상기 시작신호 또는 상기 이전단 게이트전압보다 빠른 타이밍을 갖고, 상기 제2캐리신호는 터치구간 종료 후 최초로 공급되는 상기 클럭과 동일한 타이밍을 가질 수 있다.
또한, 상기 다수의 스테이지 각각은, 상기 Q노드에 소스 및 드레인이 연결되고 상기 N노드에 게이트가 연결되는 제6박막트랜지스터와, 상기 제4박막트랜지스터의 소스의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제7박막트랜지스터와, 상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 제9박막트랜지스터의 게이트로 전달하는 제8박막트랜지스터를 더 포함할 수 있다.
그리고, 상기 다수의 스테이지 각각은, 상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제9박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제10박막트랜지스터와, 상기 QB노드의 전압에 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제11박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제12박막트랜지스터와, 상기 홀수 고전위전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제13박막트랜지스터와, 상기 짝수 고전위전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제14박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제15박막트랜지스터와, 상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제16박막트랜지스터를 더 포함할 수 있다.
또한, 상기 다수의 스테이지 각각은, 상기 N노드와 상기 Q노드 사이에 연결되는 커패시터와, 상기 제4박막트랜지스터의 소스의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제6박막트랜지스터를 더 포함할 수 있다.
그리고, 상기 다수의 스테이지 각각은, 상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제7박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제8박막트랜지스터와, 상기 QB노드의 전압에 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제9박막트랜지스터와, 상기 다음단 게이트전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제10박막트랜지스터와, 상기 홀수 고전위전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제11박막트랜지스터와, 상기 짝수 고전위전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제12박막트랜지스터와, 상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제13박막트랜지스터와, 상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제14박막트랜지스터를 더 포함할 수 있다.
한편, 본 발명은, 게이트제어신호, 데이터전압, 터치구동신호를 생성하고, 터치감지신호를 수신하는 터치표시구동부와, 상기 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부와, 표시구간 동안 상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하고, 상기 표시구간 사이의 터치구간 동안 상기 터치구동신호를 수신하고 상기 터치감지신호를 송신하는 표시패널을 포함하고,상기 게이트구동부는, 고전위전압, 홀수 고전위전압, 짝수 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압, 클럭, 제1 및 제2캐리신호를 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하고, 상기 다수의 스테이지 각각은, Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제1박막트랜지스터와, QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 제2박막트랜지스터와, 상기 제1캐리신호에 따라 스위칭 되고, 상기 고전위전압을 N노드로 전달하는 제3박막트랜지스터와, 상기 N노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제4박막트랜지스터와, 상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 N노드로 전달하는 제5박막트랜지스터를 포함하는 터치표시장치를 제공한다.
그리고, 상기 제1캐리신호는 상기 시작신호 또는 상기 이전단 게이트전압보다 빠른 타이밍을 갖고, 상기 제2캐리신호는 상기 터치구간 종료 후 최초로 공급되는 상기 클럭과 동일한 타이밍을 가질 수 있다.
본 발명은, 쉬프트레지스터의 각 스테이지에 터치구간 이전에 Q노드를 충전하는 박막트랜지스터를 추가함으로써, 터치구간 동안 쉬프트레지스터의 Q노드의 방전이 방지되어 쉬프트레지스터의 신뢰성이 개선되는 효과를 갖는다.
도 1은 종래의 GIP 타입 터치표시장치의 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 2는 종래의 GIP 타입 터치표시장치의 쉬프트레지스터의 일 스테이지의 Q노드 전압을 도시한 도면.
도 3은 종래의 GIP 타입 터치표시장치의 쉬프트레지스터에 사용되는 클럭의 타이밍도.
도 4는 본 발명의 제1실시예에 따른 터치표시장치를 도시한 도면.
도 5는 본 발명의 제1실시예에 따른 게이트구동부의 쉬프트레지스터를 도시한 도면.
도 6은 본 발명의 제1실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 7a 및 도 7b는 본 발명의 제1실시예에 따른 쉬프트레지스터의 각종 신호에 대한 타이밍도.
도 8은 본 발명의 제2실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 9a 및 도 9b는 본 발명의 제2실시예에 따른 쉬프트레지스터의 각종 신호에 대한 타이밍도.
첨부한 도면을 참고로 하여 본 발명에 따른 게이트구동부 및 이를 포함하는 터치표시장치를 설명한다.
도 4는 본 발명의 제1실시예에 따른 터치표시장치를 도시한 도면이다.
도 4에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 터치표시장치(110)는, 터치표시구동부(120), 게이트구동부(130) 및 터치표시패널(140)을 포함한다.
터치표시구동부(120)는, 그래픽카드 또는 TV시스템과 같은 외부시스템으로부터 전달되는 영상신호와 데이터인에이블신호, 수평동기신호, 수직동기신호, 클럭 등의 다수의 타이밍신호를 이용하여, 게이트제어신호, 데이터전압을 생성하고, 생성된 데이터전압은 게이트구동부(130)를 통하여 터치표시패널(140)의 데이터배선(DL)에 공급하고, 생성된 게이트제어신호는 게이트구동부(130)에 공급한다.
그리고, 터치표시구동부(120)는, 터치감지를 위한 터치구동신호를 게이트구동부(130)를 통하여 터치표시패널(140) 송신하고, 터치표시패널(140)로부터 터치감지신호를 수신한다.
게이트구동부(130)는, 터치표시구동부(120)로부터 공급되는 게이트제어신호를 이용하여 게이트전압을 생성하고, 생성된 게이트전압을 터치표시패널(140)의 게이트배선(GL)에 공급하는데, 게이트구동부(130)는 터치표시패널(140)의 게이트배선(GL), 데이터배선(DL) 및 박막트랜지스터(T)가 형성되는 기판에 형성되는 게이트-인-패널(gate in panel: GIP) 타입 일 수 있다.
터치표시패널(140)은, 게이트전압 및 데이터전압을 이용하여 영상을 표시하는데, 이를 위하여 서로 교차하여 화소영역(P)을 정의하는 게이트배선(GL) 및 데이터배선(DL)과, 게이트배선(GL) 및 데이터배선(DL)에 연결되는 박막트랜지스터(T)와, 박막트랜지스터(T)에 연결되는 화소전극(PE)을 포함한다.
그리고, 터치표시패널(140)은, 터치구동신호를 수신하고 터치감지신호를 송신하는데, 게이트배선(GL), 데이터배선(DL), 공통전극(미도시) 등이 터치전극 역할을 할 수 있다.
여기서, 터치표시패널(140)은 액정패널 또는 유기발광다이오드패널일 수 있으며, 터치표시패널(140)이 액정패널인 경우 화소전극(PE)과 공통전극 사이의 액정층의 투과율을 조절하여 계조를 표시하고, 터치표시패널(140)이 유기발광다이오드패널인 경우 화소전극(PE)에 연결된 발광다이오드의 출력을 조절하여 계조를 표시한다.
한편, 게이트구동부(130)는 화소영역(P)의 박막트랜지스터(T)와 동일한 공정을 통하여 형성되는 쉬프트레지스터(shift register)를 포함하는데, 이를 도면을 참조하여 설명한다.
도 5는 본 발명의 제1실시예에 따른 게이트구동부의 쉬프트레지스터를 도시한 도면이고, 도 6은 본 발명의 제1실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 7a 및 도 7b는 본 발명의 제1실시예에 따른 쉬프트레지스터의 각종 신호에 대한 타이밍도이다.
도 5에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 터치표시장치(도 4의 110)의 게이트구동부(도 4의 130)는 다수의 게이트전압(VG1 내지 VGn)을 생성하기 위하여 쉬프트레지스터(SR)를 포함하는데, 쉬프트레지스터(SR)는 종속적으로 연결되는 다수의 스테이지(SRS1 내지 SRSn)를 포함한다.
다수의 스테이지(SRS1 내지 SRSn) 중 제1스테이지(SRS1)는 시작신호(VST)에 따라 클럭(CLK)을 이용하여 제1게이트전압(VG1)을 출력하고, 제2스테이지 내지 제n스테이지(SRS2 내지 SRSn)는 이전단 출력전압 또는 다음단 출력전압에 따라 다수의 클럭(CLKs)을 이용하여 제2 내지 제n게이트전압(VG2 내지 VGn)을 순차적으로 출력한다.
도 6에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 터치표시장치(도 4의 110)의 게이트구동부(도 4의 130)의 쉬프트레지스터의 각 스테이지(SRS)는, 고전위전압(VDD), 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_E), 저전위전압(VSS), 시작전압(VST), 다음단 게이트전압(VNEXT), 클럭(CLK), 제1 및 제2캐리신호(CA1, CA2)를 이용하여 터치표시패널에 제공되는 게이트전압(VG)를 생성하고, 이를 위하여 제1 내지 제16박막트랜지스터(T1 내지 T16)를 포함한다.
제1 내지 제15박막트랜지스터(T1 내지 T15)의 단자 중 고전위전압(VDD)에 가까운 단자를 드레인이라 하고 저전위전압(VSS)에 가까운 단자를 소스라 할 때, 제1박막트랜지스터(T1)의 게이트 및 드레인에는 각각 시작전압(VST) 및 고전위전압(VDD)이 인가되고, 소스는 제2박막트랜지스터(T2)의 드레인, 제3박막트랜지스터(T3)의 드레인 및 제7박막트랜지스터(T7)의 게이트에 연결되어 Q노드를 구성한다.
제2박막트랜지스터(T2)의 게이트 및 소스에는 각각 다음단 게이트전압(VNEXT) 및 저전위전압(VSS)이 인가되고, 드레인은 Q노드에 연결된다.
제3박막트랜지스터(T3)의 소스에는 저전위전압(VSS)이 인가되고, 드레인은 Q노드에 연결되고, 게이트는 제4박막트랜지스터(T4)의 소스, 제5박막트랜지스터(T5)의 소스, 제6박막트랜지스터(T6)의 드레인 및 제7박막트랜지스터(T7)의 드레인에 연결되어 QB노드를 구성한다.
제4박막트랜지스터(T4)의 게이트 및 드레인에는 각각 다음단 게이트전압(VNEXT) 및 홀수 고전위전압(VDD_O)이 인가되고, 소스는 QB노드에 연결된다.
제5박막트랜지스터(T5)의 게이트 및 드레인에는 홀수 고전위전압(VDD_O)이 인가되고, 소스는 QB노드에 연결된다.
제6박막트랜지스터(T6)의 게이트 및 소스에는 각각 짝수 고전위전압(VDD_E) 및 저전위전압(VSS)이 인가되고, 드레인은 QB노드에 연결된다.
제7박막트랜지스터(T7)의 소스에는 저전위전압(VSS)이 인가되고, 게이트 및 드레인은 각각 Q노드 및 QB노드에 연결된다.
제8박막트랜지스터(T8)의 게이트 및 소스에는 각각 시작전압(VST) 및 저전위전압(VSS)이 인가되고, 드레인은 QB노드에 연결된다.
제9박막트랜지스터(T9)의 드레인에는 클럭(CLK)이 인가되고, 게이트는 Q노드에 연결되고, 소스는 제10박막트랜지스터(T10)의 드레인에 연결되어 게이트전압(VG)을 출력한다.
제10박막트랜지스터(T10)의 소스에는 저전위전압(VSS)이 인가되고, 게이트는 QB노드에 연결되고, 드레인은 제9박막트랜지스터(T9)의 소스에 연결된다.
제11박막트랜지스터(T11)의 게이트 및 드레인에는 각각 제1캐리신호(CA1) 및 고전위전압(VDD)이 인가되고, 소스는 제12박막트랜지스터(T12)의 게이트 및 제15박막트랜지스터(T15)의 게이트에 연결되어 N노드를 구성한다.
제12박막트랜지스터(T12)의 드레인에는 고전위전압(VDD)이 인가되고, 게이트는 N노드에 연결되고, 소스는 제13박막트랜지스터(T13)의 게이트 및 제16박막트랜지스터(T16)의 드레인 및 에 연결된다.
제13박막트랜지스터(T13)의 드레인에는 고전위전압(VDD)이 인가되고, 게이트는 제12박막트랜지스터(T12)의 소스 및 제16박막트랜지스터(T16)의 드레인에 연결되고, 소스는 Q노드에 연결된다.
제14박막트랜지스터(T14)의 게이트 및 소스에는 각각 제2캐리신호(CA1) 및 저전위전압(VSS)이 인가되고, 드레인은 N노드에 연결된다.
제15박막트랜지스터(T15)의 게이트는 N노드에 연결되고, 소스 및 드레인은 Q노드에 연결된다.
제16박막트랜지스터(T16)의 게이트 및 소스에는 각각 제2캐리신호(CA2) 및 저전위전압(VSS)이 인가되고, 드레인은 제12박막트랜지스터(T12)의 소스 및 제13박막트랜지스터(T13)의 게이트에 연결된다.
여기서, 시작신호(VST)는 최선 스테이지에 인가되고, 나머지 스테이지에는 시작신호(VST) 대신 이전단 게이트전압(VPREV)이 인가될 수 있다.
제1캐리신호(CA1)는 시작신호(VST) 또는 이전단 게이트전압(VPREV)보다 빠른 타이밍을 갖는 신호로서, 예를 들어 시작신호(VST) 또는 이전단 게이트전압(VPREV)보다 반(1/2) 클럭(CLK) 빠른 신호일 수 있다.
그리고, 제2캐리신호(CA2)는 터치구간 종료 후 최초로 공급되는 클럭(CLK)과 동일한 타이밍을 갖는 신호일 수 있다.
이러한 쉬프트레지스터(SR)의 각 스테이지(SRS)에서, 게이트전압(VG)은 제9박막트랜지스터(T9)의 소스와 제10박막트랜지스터(T10)의 드레인 사이의 노드(node)로부터 출력되는데, 제9막트랜지스터(T9)가 턴-온(turn-on) 되는 동안 클럭(CLK)이 게이트전압(VG)으로 출력되고, 제10박막트랜지스터(T10)가 턴-온 되는 동안 기저전압(VSS)이 게이트전압(VG)으로 출력되며, 제9 및 제10박막트랜지스터(T9, T10)는 각각 게이트전압(VG)용 풀업(pull-up) 박막트랜지스터 및 풀다운(pull-down) 박막트랜지스터라 할 수 있다.
그리고, 제9박막트랜지스터(T9)를 스위칭 하는 게이트전압인 Q노드 전압(VQ)은, 고전위전압(VDD), 저전위전압(VSS), 시작전압(VST), 다음단 출력전압(VNEXT)이 인가되는 제1 내지 제3박막트랜지스터(T1 내지 T3)와 고전위전압(VDD), 저전위전압(VSS), 제1 및 제2캐리신호(CA1, CA2)가 인가되는 제11 내지 제16박막트랜지스터(T11 내지 T16)에 의하여 하이레벨 및 로우레벨을 교대로 갖고, 제10박막트랜지스터(T10)를 스위칭 하는 게이트전압인 QB노드 전압(VQB)은 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_E), 저전위전압(VSS), 다음단 출력전압(VNEXT), 시작전압(VST)이 인가되는 제4 내지 제8박막트랜지스터(T4 내지 T8)에 의하여 하이레벨 및 로우레벨을 교대로 갖는다.
특히, 클럭이 공급되지 않는 터치구간 동안, 제1캐리신호(CA1)에 따른 제11 내지 제13박막트랜지스터(T11 내지 T13)와 제15박막트랜지스터(T15)에 의하여 Q노드의 전하 방전을 보상하고, 터치구간 이후의 표시구간에서 제2캐리신호(CA2)에 따른 제14 및 제16박막트랜지스터(T14, T16)에 의하여 Q노드의 부스팅이 가능하도록 함으로써, 쉬프트레지스터 스테이지(SRS)의 출력파형의 왜곡을 방지하고 영상의 표시품질을 개선할 수 있다.
구체적으로, 도 7a에 도시한 바와 같이, 제1구간(TS1) 이전의 제0구간(T0) 동안, 시작신호(VST) 또는 이전단 게이트전압(VPRE)보다 빠른 제1캐리신호(CA1)에 의하여 제11박막트랜지스터(T11)가 턴-온 되고, N노드 전압(VN)이 고전위전압(VDD)이 된다.
그리고, 제1구간(T1)의 제11구간(TS11) 동안, 시작신호(VST) 또는 이전단 게이트전압(VPRE)에 의하여 제1박막트랜지스터(T1)가 턴-온 되고, Q노드가 고전위전압(VDD)으로 충전되고, 이와 동시에 제15박막트랜지스터(T15)의 소스의 고전위전압(VDD) 인가에 따라 제15박막트랜지스터(T15)의 게이트인 N노드 전압(VN)이 고전위전압(VDD)보다 더 높은 하이레벨 전압으로 부스팅 된다.
이에 따라, 제12 및 제13박막트랜지스터(T12, T13)는 턴-온 되고, 고전위전압(VDD)이 Q노드에 인가된다.
이후, 제1구간(T1)의 제12구간(TS12) 동안, 제1캐리신호(CA1)가 로우레벨이 되어 제11박막트랜지스터(T11)가 턴-오프 되더라도, N노드 전압(VN)은 고전위전압(VDD) 이상의 하이레벨 전압이므로, 제12 및 제13박막트랜지스터(T12, T13)는 턴-온 상태를 유지하고, 고전위전압(VDD)이 Q노드에 지속적으로 인가되어 Q노드의 방전을 보상한다.
이때, 제13박막트랜지스터(T13)는, N노드의 고전위전압(VDD) 이상의 하이레벨 전압에 의하여 Q노드가 고전위전압(VDD) 이상으로 충전되는 것을 방지하고, 방전된 전하만큼 Q노드를 충전하는 역할을 한다.
이에 따라, 터치구간에 해당하는 제1구간(TS1) 동안 Q노드 전압(VQ)은 일정하게 유지되고, 제9박막트랜지스터(T9)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력되는 상태가 유지된다.
그리고, 도 7b에 도시한 바와 같이, 터치구간이 종료한 후 제2구간(TS2) 동안, 최초로 공급되는 클럭(CLK)과 동일한 타이밍을 갖는 제2캐리신호(CA2)에 따라 제14 및 제16박막트랜지스터(T14, T16)가 턴-온 되고, N노드 전압(VN) 및 제13박막트랜지스터의 게이트의 전압은 저전위전압(VSS)이 된다.
이에 따라, Q노드 전압(VQ)은, 제9박막트랜지스터(T9)의 드레인에 인가되는 하이레벨 전압의 클럭(CLK)에 의하여 고전위전압(VDD) 보다 더 높은 하이레벨 전압으로 부스팅 되고, 그 결과 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력된다.
제1 및 제2구간(TS1, TS2) 동안, QB노드, 제3 및 제10박막트랜지스터(T3, T10)의 게이트에는 로우레벨 전압이 인가되어 제3 및 제10박막트랜지스터(T3, T10)는 턴-오프 상태를 유지한다.
그리고, 제3구간(TS3) 동안, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 하이레벨 전압이 인가되어 제9박막트랜지스터(T9)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
이후, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 로우레벨 전압이 인가되어 제9박막트랜지스터(T9)가 턴-오프 되고, QB노드, 제3 및 제10박막트랜지스터(T3, T10)의 게이트에는 하이레벨 전압이 인가되어 제3 및 제10박막트랜지스터(T3, T10)가 턴-온 되고, 저전위전압(VSS)이 게이트전압(VG)으로 출력된다.
이와 같이, 본 발명의 제1실시예에 따른 쉬프트레지스터의 각 스테이지(SRS)는, 클럭이 공급되지 않는 터치구간 동안, 제1캐리신호(CA1)에 따른 제11 내지 제13박막트랜지스터(T11 내지 T13)와 제15박막트랜지스터(T15)에 의하여 Q노드의 전하 방전을 보상함으로써, Q노드의 전압을 고전위전압(VDD) 수준으로 유지한다. 그리고, 터치구간 이후의 표시구간에서 제2캐리신호(CA2)에 따른 제14 및 제16박막트랜지스터(T14, T16)에 의하여 N노드의 전압이 저전위전압(VSS)이 되도록 함으로써, Q노드가 부스팅 되어 풀업 트랜지스터인 제9박막트랜지스터(T9)가 턴-온 되고 하이레벨의 클럭이 게이트전압(VG)으로 출력된다. 따라서, 터치구간에 의한 쉬프트레지스터 스테이지(SRS)의 출력파형의 왜곡이 방지되어 정상적인 게이트전압(VG)이 출력되고, 그 결과 영상의 표시품질이 개선된다.
한편, 다른 실시예에서는 커패시터를 이용하여 N노드 전압(VN)을 부스팅 할 수 있는데, 이를 도면을 참조하여 설명한다.
도 8은 본 발명의 제2실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 9a 및 도 9b는 본 발명의 제2실시예에 따른 쉬프트레지스터의 각종 신호에 대한 타이밍도로서, 제1실시예와 동일한 부분에 대한 설명은 생략한다.
도 8에 도시한 바와 같이, 본 발명의 제2실시예에 따른 GIP 타입 터치표시장치의 게이트구동부의 쉬프트레지스터의 각 스테이지(SRS)는, 고전위전압(VDD), 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_E), 저전위전압(VSS), 시작전압(VST), 다음단 게이트전압(VNEXT), 클럭(CLK), 제1 및 제2캐리신호(CA1, CA2)를 이용하여 터치표시패널에 제공되는 게이트전압(VG)를 생성하고, 이를 위하여 제1 내지 제14박막트랜지스터(T1 내지 T14)와 커패시터(C)를 포함한다.
제1 내지 제10박막트랜지스터(T1 내지 T10)의 연결구성은 제1실시예와 동일하다.
제11박막트랜지스터(T11)의 게이트 및 드레인에는 각각 제1캐리신호(CA1) 및 고전위전압(VDD)이 인가되고, 소스는 제12박막트랜지스터(T12)의 게이트 및 커패시터(C)의 일단에 연결되어 N노드를 구성한다.
제12박막트랜지스터(T12)의 드레인에는 고전위전압(VDD)이 인가되고, 게이트는 N노드에 연결되고, 소스는 제13박막트랜지스터(T13)의 게이트 및 드레인에 연결된다.
제13박막트랜지스터(T13)의 게이트 및 드레인은 제12박막트랜지스터(T12)의 소스에 연결되고, 소스는 Q노드에 연결된다.
제14박막트랜지스터(T14)의 게이트 및 소스에는 각각 제2캐리신호(CA2) 및 저전위전압(VSS)이 인가되고, 드레인은 N노드에 연결된다.
커패시터(C)의 일단은 N노드에 연결되고, 타단은 Q노드에 연결된다.
여기서, 시작신호(VST)는 최선 스테이지에 인가되고, 나머지 스테이지에는 시작신호(VST) 대신 이전단 게이트전압(VPREV)이 인가될 수 있다.
제1캐리신호(CA1)는 시작신호(VST) 또는 이전단 게이트전압(VPREV)보다 빠른 타이밍을 갖는 신호로서, 예를 들어 시작신호(VST) 또는 이전단 게이트전압(VPREV)보다 반(1/2) 클럭(CLK) 빠른 신호일 수 있다.
그리고, 제2캐리신호(CA2)는 터치구간 종료 후 최초로 공급되는 클럭(CLK)과 동일한 타이밍을 갖는 신호일 수 있다.
이러한 쉬프트레지스터(SR)의 각 스테이지(SRS)에서, 게이트전압(VG)은 제9박막트랜지스터(T9)의 소스와 제10박막트랜지스터(T10)의 드레인 사이의 노드(node)로부터 출력되는데, 제9막트랜지스터(T9)가 턴-온(turn-on) 되는 동안 클럭(CLK)이 게이트전압(VG)으로 출력되고, 제10박막트랜지스터(T10)가 턴-온 되는 동안 기저전압(VSS)이 게이트전압(VG)으로 출력되며, 제9 및 제10박막트랜지스터(T9, T10)는 각각 게이트전압(VG)용 풀업(pull-up) 박막트랜지스터 및 풀다운(pull-down) 박막트랜지스터라 할 수 있다.
그리고, 제9박막트랜지스터(T9)를 스위칭 하는 게이트전압인 Q노드 전압(VQ)은, 고전위전압(VDD), 저전위전압(VSS), 시작전압(VST), 다음단 출력전압(VNEXT)이 인가되는 제1 내지 제3박막트랜지스터(T1 내지 T3)와 고전위전압(VDD), 저전위전압(VSS), 제1 및 제2캐리신호(CA1, CA2)가 인가되는 제11 내지 제14박막트랜지스터(T11 내지 T14)와 커패시터(C)에 의하여 하이레벨 및 로우레벨을 교대로 갖고, 제10박막트랜지스터(T10)를 스위칭 하는 게이트전압인 QB노드 전압(VQB)은 홀수 고전위전압(VDD_O), 짝수 고전위전압(VDD_E), 저전위전압(VSS), 다음단 출력전압(VNEXT), 시작전압(VST)이 인가되는 제4 내지 제8박막트랜지스터(T4 내지 T8)에 의하여 하이레벨 및 로우레벨을 교대로 갖는다.
특히, 클럭이 공급되지 않는 터치구간 동안, 제1캐리신호(CA1)에 따른 제11 내지 제13박막트랜지스터(T11 내지 T13)와 커패시터(C)에 의하여 Q노드의 전하 방전을 보상하고, 터치구간 이후의 표시구간에서 제2캐리신호(CA2)에 따른 제14박막트랜지스터(T14)에 의하여 Q노드의 부스팅이 가능하도록 함으로써, 쉬프트레지스터 스테이지(SRS)의 출력파형의 왜곡을 방지하고 영상의 표시품질을 개선할 수 있다.
구체적으로, 도 9a에 도시한 바와 같이, 제1구간(TS1) 이전의 제0구간(T0) 동안, 시작신호(VST) 또는 이전단 게이트전압(VPRE)보다 빠른 제1캐리신호(CA1)에 의하여 제11박막트랜지스터(T11)가 턴-온 되고, N노드 전압(VN)이 고전위전압(VDD)이 된다.
그리고, 제1구간(T1)의 제11구간(TS11) 동안, 시작신호(VST) 또는 이전단 게이트전압(VPRE)에 의하여 제1박막트랜지스터(T1)가 턴-온 되고, Q노드가 고전위전압(VDD)으로 충전되고, 이와 동시에 커패시터(C)의 타단의 고전위전압(VDD) 인가에 따라 커패시터(C)의 일단인 N노드 전압(VN)이 고전위전압(VDD)보다 더 높은 하이레벨 전압으로 부스팅 된다.
이에 따라, 제12 및 제13박막트랜지스터(T12, T13)는 턴-온 되고, 고전위전압(VDD)이 Q노드에 인가된다.
이후, 제1구간(T1)의 제12구간(TS12) 동안, 제1캐리신호(CA1)가 로우레벨이 되어 제11박막트랜지스터(T11)가 턴-오프 되더라도, N노드 전압(VN)은 고전위전압(VDD) 이상의 하이레벨 전압이므로, 제12 및 제13박막트랜지스터(T12, T13)는 턴-온 상태를 유지하고, 고전위전압(VDD)이 Q노드에 지속적으로 인가되어 Q노드의 방전을 보상한다.
이때, 제13박막트랜지스터(T13)는, N노드의 고전위전압(VDD) 이상의 하이레벨 전압에 의하여 Q노드가 고전위전압(VDD) 이상으로 충전되는 것을 방지하고, 방전된 전하만큼 Q노드를 충전하는 역할을 한다.
이에 따라, 터치구간에 해당하는 제1구간(TS1) 동안 Q노드 전압(VQ)은 일정하게 유지되고, 제9박막트랜지스터(T9)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력되는 상태가 유지된다.
그리고, 도 9b에 도시한 바와 같이, 터치구간이 종료한 후 제2구간(TS2) 동안, 최초로 공급되는 클럭(CLK)과 동일한 타이밍을 갖는 제2캐리신호(CA2)에 따라 제14박막트랜지스터(T14)가 턴-온 되고, N노드 전압(VN)은 저전위전압(VSS)이 된다.
이에 따라, Q노드 전압(VQ)은, 제9박막트랜지스터(T9)의 드레인에 인가되는 하이레벨 전압의 클럭(CLK)에 의하여 고전위전압(VDD) 보다 더 높은 하이레벨 전압으로 부스팅 되고, 그 결과 클럭(CLK)의 하이레벨 전압이 게이트전압(VG)으로 출력된다.
제1 및 제2구간(TS1, TS2) 동안, QB노드, 제3 및 제10박막트랜지스터(T3, T10)의 게이트에는 로우레벨 전압이 인가되어 제3 및 제10박막트랜지스터(T3, T10)는 턴-오프 상태를 유지한다.
그리고, 제3구간(TS3) 동안, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 하이레벨 전압이 인가되어 제9박막트랜지스터(T9)는 턴-온 되며, 그 결과 클럭(CLK)의 로우레벨 전압이 게이트전압(VG)으로 출력된다.
이후, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 로우레벨 전압이 인가되어 제9박막트랜지스터(T9)가 턴-오프 되고, QB노드, 제3 및 제10박막트랜지스터(T3, T10)의 게이트에는 하이레벨 전압이 인가되어 제3 및 제10박막트랜지스터(T3, T10)가 턴-온 되고, 저전위전압(VSS)이 게이트전압(VG)으로 출력된다.
이와 같이, 본 발명의 제2실시예에 따른 쉬프트레지스터의 각 스테이지(SRS)는, 클럭이 공급되지 않는 터치구간 동안, 제1캐리신호(CA1)에 따른 제11 내지 제13박막트랜지스터(T11 내지 T13)와 커패시터(C)에 의하여 Q노드의 전하 방전을 보상함으로써, Q노드의 전압을 고전위전압(VDD) 수준으로 유지한다. 그리고, 터치구간 이후의 표시구간에서 제2캐리신호(CA2)에 따른 제14박막트랜지스터(T14)에 의하여 N노드의 전압이 저전위전압(VSS)이 되도록 함으로써, Q노드가 부스팅 되어 풀업 트랜지스터인 제9박막트랜지스터(T9)가 턴-온 되고 하이레벨의 클럭이 게이트전압(VG)으로 출력된다. 따라서, 터치구간에 의한 쉬프트레지스터 스테이지(SRS)의 출력파형의 왜곡이 방지되어 정상적인 게이트전압(VG)이 출력되고, 그 결과 영상의 표시품질이 개선된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: GIP 타입 터치표시장치 120: 터치표시구동부
130: 게이트구동부 140: 표시패널
SR: 쉬프트레지스터 SRS: 쉬프트레지스터 스테이지

Claims (9)

  1. 고전위전압, 홀수 고전위전압, 짝수 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압, 클럭, 제1 및 제2캐리신호를 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트구동부에 있어서,
    상기 다수의 스테이지 각각은,
    Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제1박막트랜지스터와;
    QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 제2박막트랜지스터와;
    상기 제1캐리신호에 따라 스위칭 되고, 상기 고전위전압을 N노드로 전달하는 제3박막트랜지스터와;
    상기 N노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제4박막트랜지스터와;
    상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 N노드로 전달하는 제5박막트랜지스터와;
    상기 Q노드에 소스 및 드레인이 연결되고 상기 N노드에 게이트가 연결되는 제6박막트랜지스터와;
    상기 제4박막트랜지스터의 소스의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제7박막트랜지스터와;
    상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 제7박막트랜지스터의 게이트로 전달하는 제8박막트랜지스터
    를 포함하는 게이트구동부.
  2. 제 1 항에 있어서,
    상기 제1캐리신호는 상기 시작전압 또는 상기 이전단 게이트전압보다 빠른 타이밍을 갖고,
    상기 제2캐리신호는 터치구간 종료 후 최초로 공급되는 상기 클럭과 동일한 타이밍을 갖는 게이트구동부.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 다수의 스테이지 각각은,
    상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제9박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제10박막트랜지스터와;
    상기 QB노드의 전압에 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제11박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제12박막트랜지스터와;
    상기 홀수 고전위전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제13박막트랜지스터와;
    상기 짝수 고전위전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제14박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제15박막트랜지스터와;
    상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제16박막트랜지스터
    를 더 포함하는 게이트구동부.
  5. 고전위전압, 홀수 고전위전압, 짝수 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압, 클럭, 제1 및 제2캐리신호를 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하는 게이트구동부에 있어서,
    상기 다수의 스테이지 각각은,
    Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제1박막트랜지스터와;
    QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 제2박막트랜지스터와;
    상기 제1캐리신호에 따라 스위칭 되고, 상기 고전위전압을 N노드로 전달하는 제3박막트랜지스터와;
    상기 N노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제4박막트랜지스터와;
    상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 N노드로 전달하는 제5박막트랜지스터와;
    상기 N노드와 상기 Q노드 사이에 연결되는 커패시터와;
    상기 제4박막트랜지스터의 소스의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제6박막트랜지스터
    를 포함하는 게이트구동부.
  6. 제 5 항에 있어서,
    상기 다수의 스테이지 각각은,
    상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제7박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제8박막트랜지스터와;
    상기 QB노드의 전압에 스위칭 되고, 상기 저전위전압을 상기 Q노드로 전달하는 제9박막트랜지스터와;
    상기 다음단 게이트전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제10박막트랜지스터와;
    상기 홀수 고전위전압에 따라 스위칭 되고, 상기 홀수 고전위전압을 상기 QB노드로 전달하는 제11박막트랜지스터와;
    상기 짝수 고전위전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제12박막트랜지스터와;
    상기 Q노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제13박막트랜지스터와;
    상기 시작전압 또는 상기 이전단 게이트전압에 따라 스위칭 되고, 상기 저전위전압을 상기 QB노드로 전달하는 제14박막트랜지스터
    를 더 포함하는 게이트구동부.
  7. 게이트제어신호, 데이터전압, 터치구동신호를 생성하고, 터치감지신호를 수신하는 터치표시구동부와;
    상기 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부와;
    표시구간 동안 상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하고, 상기 표시구간 사이의 터치구간 동안 상기 터치구동신호를 수신하고 상기 터치감지신호를 송신하는 표시패널
    을 포함하고,
    상기 게이트구동부는, 고전위전압, 홀수 고전위전압, 짝수 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압, 클럭, 제1 및 제2캐리신호를 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하고,
    상기 다수의 스테이지 각각은,
    Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제1박막트랜지스터와;
    QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 제2박막트랜지스터와;
    상기 제1캐리신호에 따라 스위칭 되고, 상기 고전위전압을 N노드로 전달하는 제3박막트랜지스터와;
    상기 N노드의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제4박막트랜지스터와;
    상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 N노드로 전달하는 제5박막트랜지스터와;
    상기 Q노드에 소스 및 드레인이 연결되고 상기 N노드에 게이트가 연결되는 제6박막트랜지스터와;
    상기 제4박막트랜지스터의 소스의 전압에 따라 스위칭 되고, 상기 고전위전압을 상기 Q노드로 전달하는 제7박막트랜지스터와;
    상기 제2캐리신호에 따라 스위칭 되고, 상기 저전위전압을 상기 제7박막트랜지스터의 게이트로 전달하는 제8박막트랜지스터
    를 포함하는 터치표시장치.
  8. 제 7 항에 있어서,
    상기 제1캐리신호는 상기 시작전압 또는 상기 이전단 게이트전압보다 빠른 타이밍을 갖고,
    상기 제2캐리신호는 상기 터치구간 종료 후 최초로 공급되는 상기 클럭과 동일한 타이밍을 갖는 터치표시장치.
  9. 게이트제어신호, 데이터전압, 터치구동신호를 생성하고, 터치감지신호를 수신하는 터치표시구동부와;
    상기 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부와;
    표시구간 동안 상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하고, 상기 표시구간 사이의 터치구간 동안 상기 터치구동신호를 수신하고 상기 터치감지신호를 송신하는 표시패널
    을 포함하고,
    상기 게이트구동부는, 고전위전압, 홀수 고전위전압, 짝수 고전위전압, 저전위전압, 시작전압, 이전단 게이트전압, 다음단 게이트전압, 클럭, 제1 및 제2캐리신호를 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 이루어지는 쉬프트레지스터를 포함하고,
    상기 다수의 스테이지 각각은,
    Q노드의 전압에 따라 스위칭 되고, 상기 클럭을 출력단으로 전달하는 제1박막트랜지스터와;
    QB노드의 전압에 따라 스위칭 되고, 상기 저전위전압을 상기 출력단으로 전달하는 제2박막트랜지스터와;
    상기 제1캐리신호에 따라 스위칭 되고, 상기 고전위전압을 N노드로 전달하는 제3박막트랜지스터와;
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