KR101137847B1 - 쉬프트 레지스터와 이를 이용한 액정표시장치 - Google Patents

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Abstract

본 발명은 게이트 구동회로의 충전 특성과 신뢰성을 향상시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.
이 액정표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널과; 고전위 구동전압에 드레인단자가 접속되고 제1 Q 노드에 소스단자가 접속되어 게이트단자에 인가되는 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나에 응답하여 상기 제1 Q 노드를 충전시키는 제1 Q 노드 충전 트랜지스터를 포함하고 상기 제1 Q 노드의 충전에 의해 출력을 발생하는 제1 스테이지와, 상기 제1 스테이지의 출력단자에 드레인단자 및 게이트단자가 공통으로 접속되고 제2 Q 노드에 소스단자가 접속되어 상기 제1 스테이지의 출력신호에 응답하여 상기 제2 Q 노드를 충전시키는 제2 Q 노드 충전 트랜지스터를 포함하고 상기 제2 Q 노드의 충전에 의해 출력을 발생하는 제2 스테이지를 구비하는 쉬프트 레지스터를 통해 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 게이트 구동부와; 상기 데이터라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비한다.

Description

쉬프트 레지스터와 이를 이용한 액정표시장치{SHIFT REGISTER AND LIQUID CRYSTAL DISPLAY USING THE SAME}
도 1은 종래의 액정표시장치를 나타내는 도면.
도 2는 종래의 게이트 구동회로를 나타내는 도면.
도 3은 도 2의 스테이지 회로 구성을 나타내는 도면.
도 4는 도 3 및 도 5에 도시된 회로도의 구동 파형을 나타내는 도면.
도 5는 도 2의 스테이지 회로 구성의 다른 예를 나타내는 도면.
도 6은 본 발명에 따른 쉬프트 레지스터를 나타내는 도면.
도 7a는 도 6의 n번째 게이트라인에 연결되는 다이오드 구조의 스테이지 회로 구성 중에서 Q 노드를 개략적으로 나타내는 도면.
도 7b는 도 6에서 고전위 구동전압(Vdd)으로 충전되는 스테이지의 Q 노드를 개략적으로 나타내는 도면.
도 8은 도 6에서 고전위 구동전압(Vdd)으로 충전되는 스테이지의 회로 구성을 나타내는 도면.
도 9a 및 도 9b는 도 8 및 도 10에 도시된 회로도의 구동 파형을 나타내는 도면.
도 10은 도 6의 n번째 게이트라인에 연결되는 다이오드 구조의 스테이지 회로 구성을 나타내는 도면.
<도면의 주요 부분에 대한 설명>
11 : 데이터 구동회로 12 : 게이트 구동회로
13 : 액정표시패널
본 발명은 액정표시장치에 관한 것으로, 특히 게이트 구동회로의 충전 특성과 신뢰성을 향상시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치에 관한 것이다.
액정표시장치는 사무기기의 표시소자부터 컴퓨터의 모니터, 나아가 최근의 공정기술과 구동기술의 발전에 힘입어 대화면의 텔레비전(Television)에 이르기까지 광범위하게 이용되고 있는 평판 표시장치이다. 이러한 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 액정표시패널을 구동하기 위한 구동 회로를 구비한다.
도 1을 참조하면, 종래의 액정표시장치는 m×n개의 액정셀들(Clc)이 매트릭 스 타입으로 배열되고 m개의 데이터라인들(D1 내지 Dm)과 n개의 게이트라인들(G1 내지 Gn)이 교차되며 그 교차부에 박막 트랜지스터(TFT)가 접속된 액정표시패널(13)과, 액정표시패널(13)의 데이터라인들(D1 내지 Dm)에 데이터를 공급하는 데이터 구동회로(11)와, 게이트라인들(G1 내지 Gn)에 스캔 펄스를 공급하는 게이트 구동회로(12)를 구비한다.
액정표시패널(13)은 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판과 컬러 필터 어레이가 형성된 컬러 필터 기판이 액정 층을 사이에 두고 합착 되어 형성된다. 이 액정표시패널(13)의 박막 트랜지스터 기판에 형성된 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)은 상호 직교 된다. 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차부에 접속된 박막 트랜지스터(TFT)는 게이트라인(G1 내지 Gn)의 스캔 펄스에 응답하여 데이터라인(D1 내지 Dn)을 통해 공급된 데이터 전압을 액정셀(Clc)의 화소 전극에 공급하게 된다. 컬러 필터 기판에는 블랙 매트릭스, 컬러 필터 및 공통 전극 등이 형성된다. 이에 따라, 액정셀(Clc)은 화소 전극에 공급된 데이터 전압과, 공통 전극에 공급된 공통 전압과의 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 광 투과율을 조절하게 된다. 그리고 액정표시패널(13)의 박막트랜지스터 기판과 컬러 필터 기판상에는 광축이 직교하는 편광판이 부착되고, 액정 층과 접하는 내측면 상에는 액정의 프리틸트각을 결정하는 배향막이 더 형성된다. 또한, 액정셀(Clc) 각각에는 스토리지 캐패시터(Cst)가 더 형성된다. 스토리지 캐패시터(Cst)는 화소 전극과 전단 게이트라인 사이에 형성되거나, 화소 전극과 도시하지 않은 공통 라인 사이에 형성되어 액정셀 (Clc)에 충전된 데이터 전압을 일정하게 유지시킨다.
데이터 구동회로(11)는 입력된 디지털 비디오 데이터를 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고 데이터라인들(D1 내지 Dm)에 공급한다.
게이트 구동회로(12)는 스캔 펄스를 게이트라인들(G1 내지 Gn)에 순차적으로 공급하여 데이터가 공급될 액정셀(Clc)의 수평 라인을 선택한다.
구체적으로, 게이트 구동회로(12)는 도 2에 도시된 바와 같이 게이트라인들(G1 내지 Gn)에 순차적으로 스캔 펄스를 공급하기 위하여 스타트펄스(Vst) 입력 라인에 종속적으로 접속된 스테이지들을 포함한다. 도 2에 도시된 스테이지에는 고전위 및 저전위 구동전압(Vdd, Vss)과 함께 클럭신호(CLK)가 공통으로 공급되고, 스타트펄스(Vst) 또는 이전 단 및 다음 단 스테이지의 출력신호가 공급된다. 각 스테이지의 출력신호는 다음 단 스테이지의 시작 신호 및 이전 단 스테이지의 리셋 신호로 작용한다. 각 스테이지들의 회로 구성은 동일하며, 클럭신호(CLK)로는 위상이 서로 다른 적어도 2개의 클럭신호가 공급된다.
도 3 및 도 5는 도 2에 도시된 제1 스테이지의 회로 구성의 예를 나타낸다.
도 3을 참조하면, 제1 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(CLK1)를 첫 번째 게이트라인(GL1)으로 출력하는 풀-업 트랜지스터(T6)와 QB 노드의 제어에 의해 저전위 구동전압(Vss)을 첫 번째 게이트라인(GL1)으로 출력하는 풀-다운 트랜지스터(T7)로 구성된 출력 버퍼와, Q 노드와 QB 노드를 제어하는 제1 내지 제5a 트랜지스터(T1 내지 T5a)로 구성된 제어부를 구비한다. 이러한 제1 스테이지에는 고전위 구동전압 및 저전위 구동전압(Vdd, Vss)과 스타트 펄스(Vst)가 공 급되고, 도 4에 도시된 바와 같이 위상이 서로 다른 제1 및 제2 클럭 신호(CLK1, CLK2)가 공급된다. 이하, 제1 스테이지의 동작 과정을 도 4에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.
도 4를 참조하면, A 기간에서 스타트 펄스(Vst)의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 고전위 구동전압(Vdd)의 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트라인(GL1)에 공급된다. 이때, 스타트 펄스(Vst)의 하이 전압에 따라 턴-온된 제5 트랜지스터(T5)와 Q 노드의 하이 전압에 따라 턴-온된 제5a 트랜지스터(T5a)에 의해 QB 노드는 로우 전압 상태가 되어 제3 및 풀-다운 트랜지스터(T3, T7)가 턴-오프된다.
B 기간에서 스타트 펄스(Vst)의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 출력 신호(Vg_out1)로 첫 번째 게이트라인(GL1)에 빠르게 공급된다. 한편, Q 노드에 의해 턴-온된 제5a 트랜지스터(T5a)를 통해 방전된 QB 노드는 로우 전압 상태를 유지한다.
C 기간에서는 다음 스테이지 게이트 출력 신호(Vg_out2)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되고, 제2 클럭 신호(CLK2)의 하이 전압에 의해 턴-온된 제4 트랜지스터(T4)를 통해 고전위 구동전압(Vdd)이 공급되어 QB 노드는 하이 전압 상태가 되고 제3 및 풀-다운 트랜지스터(T3, T7)를 턴-온시킨다. 턴-온된 제3 및 제3a 트랜지스터에 의해 Q 노드는 빠르게 방전되고, 턴-온된 풀-다운 트랜지스터(T7)에 의해 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트라인(GL1)에 공급된다.
D 기간에서는 C 기간에서 하이 전압 상태로 플로팅된 QB 노드가 플로팅 상태를 유지하여 제3 및 풀-다운 트랜지스터(T3 및 T7)를 턴-온시킨다. 이로 인해 Q 노드는 방전되어 로우 전압 상태를 유지하고 로우 전압이 출력 신호(Vg_out1)로 첫 번째 게이트라인(GL1)에 공급된다. 다음 프레임에서 스타트 펄스(Vst)가 공급될 때까지 출력 신호(Vg_out1)는 D 기간의 로우 전압 상태를 유지한다.
제1 스테이지 외의 다른 스테이지들은 회로 구성이 동일하고, 스타트 펄스(Vst) 대신 이전 단 스테이지의 출력 신호를 공급받는다.
도 5는 제1 트랜지스터(T1)가 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호에 의해 턴-온되어 도 3에서 고전위 구동전압(Vdd)의 하이 전압으로 Q 노드를 충전시켰던 것과는 달리 스타트 펄스(Vst) 또는 이전 단 스테이지의 하이 전압으로 Q 노드를 턴-온시키는 다이오드 구조이다. 나머지 회로 구성과 구동 파형은 도 3 및 도 4와 동일하다.
도 3의 회로에서는, 이전 단 스테이지의 출력 신호가 제1 트랜지스터(T1)의 게이트 전극에만 인가되지만, 도 5의 회로에서는, 제1 트랜지스터(T1)의 게이트 전 극에 인가되어 제1 트랜지스터(T1)를 턴-온시킬 뿐만아니라, 제1 트랜지스터(T1)를 통해 Q 노드를 충전시킨다. 이로 인해, 현재 스테이지의 Q 노드 충전은 이전 스테이지의 풀-업 트랜지스터(T6)에 부하로 작용하여 이전 스테이지의 출력 특성에 저하가 발생할 수 있다. 따라서, 고해상도 및 대형 액정표시장치에서는 도 3의 회로를 적용하는 것이 유리하다. 하지만, 내장 게이트 구동회로를 구동하는 중에 주변의 전기적 간섭에 의한 노이즈가 게이트라인에 발생할 수 있다. 도 3에서 이러한 노이즈는 현재 단 스테이지의 출력 신호가 다음 단 스테이지의 시작 신호로 작용함으로써 다음 단 스테이지로 전파되어 구동 회로의 신뢰성을 저하시킨다. 즉, 노이즈에 의해 제1 트랜지스터(T1)가 턴-온이 되었을 때에도 고전위 구동전압(Vdd)에 의해 Q 노드가 충전된다. 이에 반해, 도 5에서는 노이즈가 제1 트랜지스터(T1)를 턴-온시키고, Q 노드 충전 소스로도 작용해야 하기 때문에 이전 스테이지의 노이즈에 의한 Q 노드 간섭이 도 3에 비해 상대적으로 적다.
고해상도 액정표시패널에 구동회로를 내장하는 경우, 액정표시패널의 크기와 해상도가 증가함에 따라 게이트라인 수가 증가하여 각 게이트라인들의 구동 시간 및 신호의 충전 시간이 감소하기 때문에, 출력 특성의 향상을 위해서는 Q 노드의 충전 특성을 향상시켜야 한다. 하지만 상술한 바와 같이 종래의 게이트 구동회로를 통해 Q 노드의 충전 특성 및 구동회로의 신뢰성을 향상시키는 것에는 한계가 있다.
따라서, 본 발명의 목적은 게이트 구동회로의 충전 특성과 신뢰성을 향상시킬 수 있는 쉬프트 레지스터와 이를 이용한 액정표시장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 쉬프트 레지스터는 고전위 구동전압에 드레인단자가 접속되고 제1 Q 노드에 소스단자가 접속되어 게이트단자에 인가되는 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나에 응답하여 상기 제1 Q 노드를 충전시키는 제1 Q 노드 충전 트랜지스터를 포함하고 상기 제1 Q 노드의 충전에 의해 출력을 발생하는 제1 스테이지와; 상기 제1 스테이지의 출력단자에 드레인단자 및 게이트단자가 공통으로 접속되고 제2 Q 노드에 소스단자가 접속되어 상기 제1 스테이지의 출력신호에 응답하여 상기 제2 Q 노드를 충전시키는 제2 Q 노드 충전 트랜지스터를 포함하고 상기 제2 Q 노드의 충전에 의해 출력을 발생하는 제2 스테이지를 구비한다.
상기 제2 스테이지는 상기 제1 스테이지의 사이에 일정한 간격으로 적어도 하나 이상이 배치된다.
상기 제1 및 제2 스테이지는 비정질 실리콘 트랜지스터를 이용한다.
상기 제1 및 제2 스테이지는 출력 단자에 출력 신호를 공급하는 출력 버퍼와; 상기 출력 버퍼를 제어하는 제어부를 더 구비한다.
상기 출력 버퍼는 제1 및 제2 Q 노드에 의해 제어되어 클럭 신호에 따라 상기 출력 단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 풀-업 트랜지스터 와; QB_O 노드에 의해 제어되어 상기 출력 단자에 저전위 구동전압을 공급하는 제1 풀-다운 트랜지스터와; QB_E 노드에 의해 제어되어 상기 출력 단자에 저전위 구동전압을 공급하는 제2 풀-다운 트랜지스터를 구비한다.
상기 제어부는 상기 제1 및 제2 Q 노드를 방전시키기 위한 제1 제어부와; 상기 QB_O 노드를 충방전시키기 위한 제2 제어부와; 상기 QB_E 노드를 충방전시키기 위한 제3 제어부를 포함한다.
상기 제1 제어부는 다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3a 트랜지스터와; 상기 QB_O 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3_O 트랜지스터와; 상기 QB_E 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3_E 트랜지스터를 구비한다.
상기 제2 제어부는 오드 프레임 고전위 구동전압을 공급받아 턴-온됨으로써 오드 프레임 고전위 구동전압을 T4_O 노드로 공급하는 제4a_O 트랜지스터와; 상기 T4_O 노드로부터 하이 전압을 공급받아 턴-온됨으로써 QB_O 노드를 오드 프레임 고전위 구동전압으로 충전시키는 제4_O 트랜지스터와; 상기 제1 및 제2 Q 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 T4_O 노드를 방전시키는 제4b_O 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 T4_O 노드를 방전시키는 제4c_O 및 제4d_O 트랜지스터와; 다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 QB_O 노드에 오드 프레임 고전위 구동전압을 공급하는 제4e_O 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_O 노드를 방전시키는 제5_O 트랜지스터와; 상기 제1 및 제2 노드의 하이 전압을 공급받아 턴-온됨으로써 QB_O 노드를 방전시키는 제5a_O 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_O 노드를 방전시키는 제5i_O 트랜지스터를 구비한다.
상기 제3 제어부는 이븐 프레임 고전위 구동전압을 공급받아 턴-온됨으로써 이븐 프레임 고전위 구동전압을 T4_E 노드로 공급하는 제4a_E 트랜지스터와; 상기 T4_E 노드로부터 하이 전압을 공급받아 턴-온됨으로써 QB_E 노드를 이븐 프레임 고전위 구동전압으로 충전시키는 제4_E 트랜지스터와; 상기 제1 및 제2 Q 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 T4_E 노드를 방전시키는 제4b_E 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 T4_E 노드를 방전시키는 제4c_E 및 제4d_E 트랜지스터와; 다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 QB_E 노드에 이븐 프레임 고전위 구동전압을 공급하는 제4e_E 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_E 노드를 방전시키는 제5_E 트랜지스터와; 상기 제1 및 제2 노드의 하이 전압을 공급받아 턴-온됨으로써 QB_E 노드를 방전시키는 제5a_E 트랜지스터와; 상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_E 노드를 방전시키는 제5i_E 트랜지스터를 구비한다.
상기 제1 및 제2 스테이지는 오드 프레임의 경우에는 오드 프레임 고전위 구 동전압을 공급받고 이븐 프레임의 경우에는 이븐 프레임 고전위 구동전압을 공급받는다.
본 발명에 따른 액정표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널과; 고전위 구동전압에 드레인단자가 접속되고 제1 Q 노드에 소스단자가 접속되어 게이트단자에 인가되는 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나에 응답하여 상기 제1 Q 노드를 충전시키는 제1 Q 노드 충전 트랜지스터를 포함하고 상기 제1 Q 노드의 충전에 의해 출력을 발생하는 제1 스테이지와, 상기 제1 스테이지의 출력단자에 드레인단자 및 게이트단자가 공통으로 접속되고 제2 Q 노드에 소스단자가 접속되어 상기 제1 스테이지의 출력신호에 응답하여 상기 제2 Q 노드를 충전시키는 제2 Q 노드 충전 트랜지스터를 포함하고 상기 제2 Q 노드의 충전에 의해 출력을 발생하는 제2 스테이지를 구비하는 쉬프트 레지스터를 통해 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 게이트 구동부와; 상기 데이터라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비한다.
상기 제2 스테이지는 상기 제1 스테이지의 사이에 일정한 간격으로 적어도 하나 이상이 배치된다.
상기 제1 및 제2 스테이지는 상기 액정표시패널에 내장된다.
상기 제1 및 제2 스테이지는 비정질 실리콘 트랜지스터를 이용한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 6 내지 도 10을 참조하여 설명하기로 한다.
도 6은 본 발명에 따른 쉬프트 레지스터를 개략적으로 나타내는 도면이다.
도 6을 참조하면, 본 발명에 따른 쉬프트 레지스터의 각 스테이지들은 고전위 구동전압(Vdd), 저전위 구동전압(Vss), 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력 신호, 다음 단 스테이지의 출력 신호 및 클럭 신호들을 공급받고, 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력 신호로 구동을 시작하여 각 스테이지의 Q 노드에 의해 클럭 신호를 출력 신호로 출력한다. 또한 각 스테이지들은 다음 단 스테이지의 출력 신호로 리셋되어 QB 노드에 의해 출력 신호를 방전시킨다. 각 스테이지는 각 게이트라인에 연결되고 n번째 스테이지를 제외한 각 스테이지의 Q 노드는 고전위 구동전압(Vdd)에 의해 충전된다. n번째 게이트라인에 연결된 스테이지의 Q 노드는 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력 신호에 의해 충전된다. n번째 스테이지와 같은 다이오드 구조의 스테이지는 고전위 구동전압(Vdd)으로 Q 노드가 충전되는 스테이지들의 사이에 같은 간격으로 배치된다.
도 7a는 도 6의 n번째 게이트라인에 연결되는 다이오드 구조의 스테이지 회로 구성 중에서 Q 노드를 개략적으로 나타내는 도면이다.
도 7a를 참조하면, 제1 트랜지스터(T1)의 게이트 단자와 드레인 단자가 모두 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호에 연결되어 있음을 알 수 있다. 이와 같은 구조에서는 제1 트랜지스터(T1)에 의해 이전 단 스테이지의 풀-업 트랜지스터와 현재 단 스테이지의 Q 노드가 연결됨으로써 현재 단 스테이지의 Q 노 드가 이전 단 스테이지의 풀-업 트랜지스터에 부하로 작용한다. 하지만, 이전 단 스테이지에서 노이즈가 발생하였을 때, 이전 단 스테이지의 노이즈가 제1 트랜지스터(T1)의 턴-온 신호와 Q 노드 충전 신호로 작용해야 하기 때문에 이로 인한 Q 노드 간섭이 적다.
도 7b는 도 6에서 n번째 스테이지를 제외한 나머지 스테이지, 즉 고전위 구동전압(Vdd)으로 충전되는 스테이지의 Q 노드를 개략적으로 나타내는 도면이다.
도 7b를 참조하면, 제1 트랜지스터(T1)의 게이트 단자는 스타트 펄스(Vst) 또는 이전 단 스테이지의 출력 신호에 연결되고, 드레인 단자는 고전위 구동전압(Vdd)에 연결되어 있음을 알 수 있다. 이와 같은 구조에서는 Q 노드가 이전 단 스테이지의 풀-업 트랜지스터와 연결되지 않기 때문에 도 7a에서처럼 Q 노드가 이전 단 스테이지의 풀-업 트랜지스터에 부하로 작용하지 않는다. 하지만, 이전 단 스테이지의 노이즈에 의해 제1 트랜지스터(T1)가 턴-온되었을 때 노이즈와는 별도로 고전위 구동전압(Vdd)가 제1 트랜지스터(T1)를 통해 Q 노드를 충전시키기 때문에, 도 7a의 다이오드 구조 스테이지에 비하여 상대적으로 노이즈에 취약하다.
따라서, 본 발명은 도 6에서 상술한 바와 같이, 도 7a 및 도 7b에 따른 스테이지를 병용하여 배치함으로써 두 스테이지의 장점을 이용하여 구동회로의 신뢰성을 향상시킬 수 있다. 이때, 고해상도 액정표시장치의 패널에 게이트 구동회로를 내장하는 경우, 액정표시패널의 크기와 해상도가 증가함에 따라 게이트라인 수가 증가하여 각 게이트라인들의 구동 시간 및 신호의 충전 시간이 감소한다. 따라서, 출력 특성을 향상시키기 위해서는 Q 노드의 충전 특성을 향상시켜야 하고 이를 위 해 도 7b와 같이 고전위 구동전압(Vdd)를 통해 Q 노드를 충전시키는 회로 구조를 적용하여야 한다. 하지만, 도 7b는 상술한 바와 같이 노이즈에 취약한 문제점이 있기 때문에, 기본적으로 도 7b의 회로 구성을 가지는 스테이지들을 사용하고 부분적으로 도 7a의 다이오드 회로 구성을 가지는 스테이지를 배치함으로써 Q 노드의 충전을 향상시킴과 아울러 노이즈에 따른 문제점을 완화시킬 수 있다. 즉, Q 노드의 충전을 향상시킴으로써 출력 특성을 향상시키고, 다이오드 구조의 스테이지를 통해 노이즈가 아래 단으로 전파되는 것을 억제하여 노이즈에 따른 문제점을 완화시킴으로써 구동회로의 신뢰성을 향상시킬 수 있다. 예를 들어, 1024×768 해상도의 액정표시패널에서, 다이오드 구조의 스테이지를 1개 사용할 때에는 전체 768단의 스테이지 중에서 384번째 단에 적용한다. 적용하는 다이오드 구조의 스테이지의 갯수는 액정표시장치의 특성에 따라 각각 다르게 할 수 있다.
도 8 및 도 10는 도 6의 n번째 스테이지를 제외한 임의의 i번째 스테이지와 n번째 스테이지의 회로 구성의 예를 각각 나타내는 도면이다.
도 8을 참조하면, i번째 스테이지는 Q 노드의 제어에 의해 제1 클럭 신호(CLK1)를 출력하는 풀-업 트랜지스터(T6)와 QB_O 및 QB_E 노드의 제어에 의해 저전위 구동전압(Vss)을 프레임마다 교번 출력하는 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T7_O, T7_E)로 구성된 출력 버퍼와, Q 노드와 QB_O 및 QB_E 노드를 제어하는 제1 내지 제5i_O 트랜지스터(T1 내지 T5i_O)로 구성된 제어부를 구비한다. 이러한 i번째 스테이지에는 고전위 구동전압 및 저전위 구동전압(Vdd, Vss)과 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호가 공급되고, 도 9a 및 도 9b에 도시된 바와 같은 위상의 제1 클럭 신호(CLK1)가 공급된다. 이하, i번째 스테이지의 동작 과정을 도 9a 및 도 9b에 도시된 구동 파형을 참조하여 상세히 설명하기로 한다.
도 9a는 도 8의 오드(Odd) 프레임 기간을 나타내는 구동 파형이다.
도 9a를 참조하면, A_O 기간에서는 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 고전위 구동전압(Vdd) 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력된다. 이때, 스타트 펄스(Vst) 또는 이전 단 스테이지의 하이 전압에 따라 제4d_O, 제4d_E, 제5_O, 제5_E, 제4c_O, 제4c_E, 제5i_O 및 제5i_E 트랜지스터(T4d_O, T4d_E, T5_O, T5_E, T4c_O, T4c_E, T5i_O, T5i_E)가 턴-온되고, Q 노드의 하이 전압에 따라 제4b_O, 제4b_E, 제5a_O 및 제5a_E 트랜지스터(T4b_O, T4b_E, T5a_O, T5a_E)가 턴-온된다.
한편, 오드 프레임 고전위 구동전압(Vdd_O)에 의해 제4a_O 트랜지스터(T4a_O)가 턴-온되고, 제4b_O, 제4c_O 및 제4d_O 트랜지스터(T4b_O, T4c_O, T4d_O)를 통해 공급된 로우 전압으로 인해 제4_O 트랜지스터(T4_O)는 턴-오프된다. 이때, 턴-오프된 제4_O 트랜지스터(T4_O)는 오드 프레임 고전위 구동전압(Vdd_O)의 하이 전압이 QB_O 노드로 공급되는 것을 차단한다. 또한, 상술한 바와 같이 턴-온된 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)는 QB_O 노드에 로우 전압을 공급하고, 턴-온된 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)는 QB_E 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T3_O, T3_E, T7_O, T7_E)를 턴-오프시켜 제3_O 및 제3_E 트랜지스터(T3_O, T3_E)를 통한 Q 노드의 방전 경로를 차단한다. 턴-온된 제5i_O 및 제5i_E 트랜지스터(T5i_O, T5i_E)는 QB_O 노드와 QB_E 노드의 방전 상태를 확실하게 유지한다.
B_O 기간에서 스타트 펄스(Vst) 및 이전 단 스테이지의 로우 전압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_O 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 빠르게 출력된다. 한편, Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 제4a_O 트랜지스터(T4a_O)는 오드 프레임 고전위 구동전압(Vdd_O)에 의해 턴-온되지만, Q 노드에 의해 턴-온된 제4b_O 트랜지스터(T4b_O)를 통해 로우 전압이 제4_O 트랜지스터(T4_O)에 공급된다. 즉 제4_O 트랜지스터(T4_O)가 턴-오프되어 오드 프레임 고전위 구동전압(Vdd_O)이 QB_O 노드로 공급되는 것을 차단한다.
C_O 기간에서는 다음 단 스테이지 출력 신호, 즉 리셋 신호(Reset)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 B_O 기간까지 하이 전압 상태를 유 지하던 Q 노드에 로우 전압을 공급하여 방전시킨다. 이때, Q 노드에 게이트 전극이 연결된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)가 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로를 차단한다. 또한, Q 노드에 의해 제4b_O 트랜지스터(T4b_O)가 턴-오프되어 오드 프레임 고전위 구동전압(Vdd_O)의 하이 전압이 제4_O 트랜지스터(T4_O)와 리셋 신호(Reset)에 의해 턴-온된 제4e_O 트랜지스터(T4e_O)를 통해 QB_O 노드에 공급된다. 하이 상태의 QB_O 노드는 제3_O 및 오드 프레임 풀-다운 트랜지스터(T3_O, T7_O)를 턴-온시킨다. 제3_O 트랜지스터(T3_O)는 제3a 트랜지스터(T3a)와 함께 Q 노드를 방전시키고, 오드 프레임 풀-다운 트랜지스터(T7_O)는 로우 전압을 출력한다.
D_O 기간에서는 다음 단 스테이지 출력 신호, 즉 리셋 신호(Reset)가 로우 전압 상태로 반전되어 제3a 및 제4e_O 트랜지스터(T3a, T4e_O)를 턴-오프시킨다. 한편, 오드 프레임 고전위 구동전압(Vdd_O)의 하이 전압을 통해 제4_O 및 제4a_O 트랜지스터는 턴-온 상태를 유지하여 QB_O 노드가 하이 전압 상태를 유지할 수 있도록 한다. 제3_O 및 오드 프레임 풀-다운 트랜지스터(T3_O, T7_O)는 QB_O 노드에 의해 턴-온된다. 제3_O 트랜지스터(T3_O)는 Q 노드를 방전시켜 로우 전압 상태를 유지시키고, 오드 프레임 풀-다운 트랜지스터(T7_O)는 로우 전압을 남은 오드 프레임 기간 동안 출력한다.
도 9b는 도 8의 이븐(Even) 프레임 기간을 나타내는 구동 파형이다.
도 9b를 참조하면, A_E 기간에서는 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호의 하이 전압에 의해 제1 트랜지스터(T1)가 턴-온되어 고전위 구동전압 (Vdd)의 하이 전압이 Q 노드로 프리-차지된다. Q 노드로 프리-차지된 하이 전압에 의해 풀-업 트랜지스터(T6)가 턴-온되어 제1 클럭 신호(CLK1)의 로우 전압이 출력된다. 이때, 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호의 하이 전압에 따라 제4d_O, 제4d_E, 제5_O, 제5_E, 제4c_O , 제4c_E, 제5i_O 및 제5i_E 트랜지스터(T4d_O, T4d_E, T5_O, T5_E, T4c_O, T4c_E, T5i_O, T5i_E)가 턴-온되고, Q 노드의 하이 전압에 따라 제4b_O, 제4b_E, 제5a_O 및 제5a_E 트랜지스터(T4b_O, T4b_E, T5a_O, T5a_E)가 턴-온된다.
한편, 이븐 프레임 고전위 구동전압(Vdd_E)에 의해 제4a_E 트랜지스터(T4a_E)가 턴-온되고, 제4b_E, 제4c_E 및 제4d_E 트랜지스터(T4b_E, T4c_E, T4d_E)를 통해 공급된 로우 전압으로 인해 제4_E 트랜지스터(T4_E)는 턴-오프된다. 이때, 턴-오프된 제4_E 트랜지스터(T4_E)는 이븐 프레임 고전위 구동전압(Vdd_E)의 하이 전압이 QB_E 노드로 공급되는 것을 차단한다. 또한, 상술한 바와 같이 턴-온된 제5_E 및 제5a_E 트랜지스터(T5_E, T5a_E)는 QB_E 노드에 로우 전압을 공급하고, 턴-온된 제5_O 및 제5a_O 트랜지스터(T5_O, T5a_O)는 QB_O 노드에 로우 전압을 공급한다. 즉, QB_O 및 QB_E 노드는 방전되어 로우 전압 상태를 유지함으로써 제3_O, 제3_E, 오드 프레임 풀-다운 및 이븐 프레임 풀-다운 트랜지스터(T3_O, T3_E, T7_O, T7_E)를 턴-오프시켜 제3_O 및 제3_E 트랜지스터(T3_O, T3_E)를 통한 Q 노드의 방전 경로를 차단한다. 턴-온된 제5i_O 및 제5i_E 트랜지스터(T5i_O, T5i_E)는 QB_O 노드와 QB_E 노드의 방전 상태를 확실하게 유지한다.
B_E 기간에서 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호의 로우 전 압에 의해 제1 트랜지스터(T1)가 턴-오프되므로 Q 노드는 하이 전압 상태로 플로팅되고, 풀-업 트랜지스터(T6)는 턴-온 상태를 유지한다. 이때, 제1 클럭 신호(CLK1)의 하이 전압에 의해 Q 노드는 풀-업 트랜지스터(T6)의 게이트 전극과 드레인 전극의 중첩으로 형성된 기생 캐패시턴스의 영향으로 부트스트래핑(Bootstrapping)되어 A_E 기간보다 더 높은 전압으로 충전된다. 이에 따라, 풀-업 트랜지스터(T6)가 확실하게 턴-온됨으로써 제1 클럭 신호(CLK1)의 하이 전압이 빠르게 출력된다. 한편, Q 노드에 의해 턴-온된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)를 통해 방전된 QB_O 및 QB_E 노드는 로우 전압 상태를 계속 유지한다. 또한, 제4a_E 트랜지스터(T4a_E)는 이븐 프레임 고전위 구동전압(Vdd_E)에 의해 턴-온되지만, Q 노드에 의해 턴-온된 제4b_E 트랜지스터(T4b_E)를 통해 로우 전압이 제4_E 트랜지스터(T4_E)에 공급된다. 즉 제4_E 트랜지스터(T4_E)가 턴-오프되어 이븐 프레임 고전위 구동전압(Vdd_E)이 QB_E 노드로 공급되는 것을 차단한다.
C_E 기간에서는 다음 단 스테이지 출력 신호, 즉 리셋 신호(Reset)의 하이 전압에 의해 제3a 트랜지스터(T3a)가 턴-온되어 B_E 기간까지 하이 전압 상태를 유지하던 Q 노드에 로우 전압을 공급하여 방전시킨다. 이때, Q 노드에 게이트 전극이 연결된 제5a_O 및 제5a_E 트랜지스터(T5a_O, T5a_E)가 턴-오프되어 QB_O 및 QB_E 노드의 방전 경로를 차단한다. 또한, Q 노드에 의해 제4b_E 트랜지스터(T4b_E)가 턴-오프되어 이븐 프레임 고전위 구동전압(Vdd_E)의 하이 전압이 제4_E 트랜지스터(T4_E)와 리셋 신호(Reset)에 의해 턴-온된 제4e_E 트랜지스터(T4e_E)를 통해 QB_O 노드에 공급된다. 하이 상태의 QB_E 노드는 제3_E 및 오드 프레임 풀- 다운 트랜지스터(T3_E, T7_E)를 턴-온시킨다. 제3_E 트랜지스터(T3_E)는 제3a 트랜지스터(T3a)와 함께 Q 노드를 방전시키고, 이븐 프레임 풀-다운 트랜지스터(T7_E)는 로우 전압을 출력한다.
D_E 기간에서는 다음 단 스테이지 출력 신호, 즉 리셋 신호(Reset)가 로우 전압 상태로 반전되어 제3a 및 제4e_O 트랜지스터(T3a, T4e_E)를 턴-오프시킨다. 한편, 이븐 프레임 고전위 구동전압(Vdd_E)의 하이 전압을 통해 제4_E 및 제4a_E 트랜지스터는 턴-온 상태를 유지하여 QB_E 노드가 하이 전압 상태를 유지할 수 있도록 한다. 제3_E 및 이븐 프레임 풀-다운 트랜지스터(T3_E, T7_E)는 QB_E 노드에 의해 턴-온된다. 제3_E 트랜지스터(T3_E)는 Q 노드를 방전시켜 로우 전압 상태를 유지시키고, 이븐 프레임 풀-다운 트랜지스터(T7_E)는 로우 전압을 남은 이븐 프레임 기간 동안 출력한다.
도 10은 도 8의 회로도에서 제1 트랜지스터(T1)의 게이트 단자는 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호에 연결하고, 드레인 단자는 고전위 구동전압(Vdd)에 연결했던 것과는 달리 제1 트랜지스터(T1)의 게이트 단자와 드레인 단자를 모두 스타트 펄스(Vst) 또는 이전 단 스테이지 출력 신호에 연결하는 것을 제외하고 도 8의 회로도와 모든 구성과 동작이 동일하다.
본 발명에 따른 쉬프트 레지스터는 도 8의 회로 구성을 가진 스테이지를 기본적으로 배치하고, 동일한 간격으로 도 10의 다이오드 회로 구성을 가진 스테이지를 배치함으로써, 도 8의 스테이지를 통해 Q 노드의 특성을 향상시키고, 도 10의 스테이지를 통해 다음 단 스테이지로의 노이즈 전파를 완화시킨다.
이와 같이, 본 발명에 따른 쉬프트 레지스터는 구동회로의 구성에 관계 없이 고전위 구동전압에 의해 Q 노드가 충전되는 구동회로, 즉 Q 노드의 충전 트랜지스터의 게이트 전극이 스타트 펄스 또는 이전 단 스테이지 출력 단자에 연결되고 드레인 전극이 고전위 구동전압에 연결된 구동회로에 적용할 수 있다.
상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터와 이를 이용한 액정표시장치는 고전위 구동전압을 통해 Q 노드를 충전시키는 회로 구성의 스테이지와 스타트 펄스 또는 이전 단 스테이지 출력 신호를 통해 Q 노드를 충전시키는 회로 구성의 스테이지를 병용 배치함으로써, Q 노드의 출력 특성을 향상시켜 게이트 출력 파형을 안정화하고 게이트 구동회로의 신뢰성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (15)

  1. 고전위 구동전압에 드레인단자가 접속되고 제1 Q 노드에 소스단자가 접속되어 게이트단자에 인가되는 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나에 응답하여 상기 제1 Q 노드를 충전시키는 제1 Q 노드 충전 트랜지스터를 포함하고 상기 제1 Q 노드의 충전에 의해 출력을 발생하는 제1 스테이지와;
    상기 제1 스테이지의 출력단자에 드레인단자 및 게이트단자가 공통으로 접속되고 제2 Q 노드에 소스단자가 접속되어 상기 제1 스테이지의 출력신호에 응답하여 상기 제2 Q 노드를 충전시키는 제2 Q 노드 충전 트랜지스터를 포함하고 상기 제2 Q 노드의 충전에 의해 출력을 발생하는 제2 스테이지를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제1 항에 있어서,
    상기 제2 스테이지는,
    상기 제1 스테이지의 사이에 일정한 간격으로 적어도 하나 이상이 배치되는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제1 항에 있어서,
    상기 제1 및 제2 스테이지는,
    비정질 실리콘 트랜지스터를 이용하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제1 항에 있어서,
    상기 제1 및 제2 스테이지는,
    출력 단자에 출력 신호를 공급하는 출력 버퍼와;
    상기 출력 버퍼를 제어하는 제어부를 더 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제4 항에 있어서,
    상기 출력 버퍼는,
    제1 및 제2 Q 노드에 의해 제어되어 클럭 신호에 따라 상기 출력 단자에 하이 전압과 로우 전압 중 어느 하나를 공급하는 풀-업 트랜지스터와;
    QB 노드에 의해 제어되어 상기 출력 단자에 저전위 구동전압을 공급하는 풀-다운 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제5 항에 있어서,
    상기 풀-다운 트랜지스터는,
    QB_O 노드에 의해 제어되어 상기 출력 단자에 저전위 구동전압을 공급하는 제1 풀-다운 트랜지스터와;
    QB_E 노드에 의해 제어되어 상기 출력 단자에 저전위 구동전압을 공급하는 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제6 항에 있어서,
    상기 제어부는,
    상기 제1 및 제2 Q 노드를 방전시키기 위한 제1 제어부와;
    상기 QB_O 노드를 충방전시키기 위한 제2 제어부와;
    상기 QB_E 노드를 충방전시키기 위한 제3 제어부를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제7 항에 있어서,
    상기 제1 제어부는,
    다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3a 트랜지스터와;
    상기 QB_O 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3_O 트랜지스터와;
    상기 QB_E 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 제1 및 제2 Q 노드를 방전시키는 제3_E 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제8 항에 있어서,
    상기 제2 제어부는,
    오드 프레임 고전위 구동전압을 공급받아 턴-온됨으로써 오드 프레임 고전위 구동전압을 T4_O 노드로 공급하는 제4a_O 트랜지스터와;
    상기 T4_O 노드로부터 하이 전압을 공급받아 턴-온됨으로써 QB_O 노드를 오드 프레임 고전위 구동전압으로 충전시키는 제4_O 트랜지스터와;
    상기 제1 및 제2 Q 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 T4_O 노드를 방전시키는 제4b_O 트랜지스터와;
    상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 T4_O 노드를 방전시키는 제4c_O 및 제4d_O 트랜지스터와;
    다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 QB_O 노드에 오드 프레임 고전위 구동전압을 공급하는 제4e_O 트랜지스터와;
    상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_O 노드를 방전시키는 제5_O 트랜지스터와;
    상기 제1 및 제2 Q 노드의 하이 전압을 공급받아 턴-온됨으로써 QB_O 노드를 방전시키는 제5a_O 트랜지스터와;
    상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_O 노드를 방전시키는 제5i_O 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제9 항에 있어서,
    상기 제3 제어부는,
    이븐 프레임 고전위 구동전압을 공급받아 턴-온됨으로써 이븐 프레임 고전위 구동전압을 T4_E 노드로 공급하는 제4a_E 트랜지스터와;
    상기 T4_E 노드로부터 하이 전압을 공급받아 턴-온됨으로써 QB_E 노드를 이븐 프레임 고전위 구동전압으로 충전시키는 제4_E 트랜지스터와;
    상기 제1 및 제2 Q 노드의 하이 전압을 공급받아 턴-온됨으로써 상기 T4_E 노드를 방전시키는 제4b_E 트랜지스터와;
    상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 T4_E 노드를 방전시키는 제4c_E 및 제4d_E 트랜지스터와;
    다음 단 스테이지 출력 신호를 공급받아 턴-온됨으로써 상기 QB_E 노드에 이븐 프레임 고전위 구동전압을 공급하는 제4e_E 트랜지스터와;
    상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_E 노드를 방전시키는 제5_E 트랜지스터와;
    상기 제1 및 제2 Q 노드의 하이 전압을 공급받아 턴-온됨으로써 QB_E 노드를 방전시키는 제5a_E 트랜지스터와;
    상기 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나를 공급받아 턴-온됨으로써 상기 QB_E 노드를 방전시키는 제5i_E 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  11. 제10 항에 있어서,
    상기 제1 및 제2 스테이지는,
    오드 프레임의 경우에는 오드 프레임 고전위 구동전압을 공급받고,
    이븐 프레임의 경우에는 이븐 프레임 고전위 구동전압을 공급받는 것을 특징으로 하는 쉬프트 레지스터.
  12. 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 다수의 액정셀들이 배치되는 액정표시패널과;
    고전위 구동전압에 드레인단자가 접속되고 제1 Q 노드에 소스단자가 접속되어 게이트단자에 인가되는 스타트 펄스 및 이전 단 스테이지 출력 신호 중 어느 하나에 응답하여 상기 제1 Q 노드를 충전시키는 제1 Q 노드 충전 트랜지스터를 포함하고 상기 제1 Q 노드의 충전에 의해 출력을 발생하는 제1 스테이지와, 상기 제1 스테이지의 출력단자에 드레인단자 및 게이트단자가 공통으로 접속되고 제2 Q 노드에 소스단자가 접속되어 상기 제1 스테이지의 출력신호에 응답하여 상기 제2 Q 노드를 충전시키는 제2 Q 노드 충전 트랜지스터를 포함하고 상기 제2 Q 노드의 충전에 의해 출력을 발생하는 제2 스테이지를 구비하는 쉬프트 레지스터를 통해 상기 게이트라인들에 게이트펄스를 순차적으로 공급하는 게이트 구동부와;
    상기 데이터라인들에 데이터 전압을 공급하기 위한 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.
  13. 제12 항에 있어서,
    상기 제2 스테이지는,
    상기 제1 스테이지의 사이에 일정한 간격으로 적어도 하나 이상이 배치되는 것을 특징으로 하는 액정표시장치.
  14. 제12 항에 있어서,
    상기 제1 및 제2 스테이지는,
    상기 액정표시패널에 내장되는 것을 특징으로 하는 액정표시장치.
  15. 제14 항에 있어서,
    상기 제1 및 제2 스테이지는,
    비정질 실리콘 트랜지스터를 이용하는 것을 특징으로 하는 액정표시장치.
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