KR102172387B1

KR102172387B1 - 네로우 베젤을 갖는 표시패널과 그를 포함한 표시장치

Info

Publication number: KR102172387B1
Application number: KR1020140138623A
Authority: KR
Inventors: 조영성; 조승완
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-10-14
Filing date: 2014-10-14
Publication date: 2020-11-02
Also published as: KR20160044173A

Abstract

본 발명은 네로우 베젤을 갖는 표시패널에 관한 것이다.
본 발명의 표시패널은 화상을 표시하는 픽셀 어레이와, 픽셀 어레이의 게이트라인들에 각각 연결되어 게이트라인들의 입단부에 게이트 하이전압과 게이트 로우전압 사이에서 스윙하는 게이트신호를 순차적으로 공급하는 다수의 GIP(gate driver in panel) 소자들과, 입단부와 마주하는 게이트라인들 각각의 말단부에 연결되어 말단부에서 게이트신호를 안정화시키는 다수의 안정화 스위치쌍들을 구비한다. 여기서, 게이트라인들 중 제N(N은 양의 정수) 게이트라인의 입단부에는 제N 메인 클럭을 제N 게이트신호로 출력하는 제N GIP 소자가 연결되고, 제N 게이트라인의 말단부에는 제N+k(k는 양의 정수) GIP 소자에 의해 스위칭 동작이 제어되는 제N 안정화 스위치쌍이 연결된다.

Description

네로우 베젤을 갖는 표시패널과 그를 포함한 표시장치{Display Panel With Narrow Bezel And Display Device Including The Same}

본 발명은 표시장치에 관한 것으로 네로우 베젤을 갖는 표시패널과 그를 포함한 표시장치에 관한 것이다.

휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(FPD : Flat Panel Display)가 이용되고 있다.

표시장치에 대한 연구는 기술적인 면과, 디자인적인 면으로 구분될 수 있다. 특히, 최근에는, 수요자들에게 보다 어필할 수 있는 디자인적인 면에서의 연구개발의 필요성이 특히 부각되고 있다. 이에 따라, 표시장치의 테두리 부분을 좁게 형성하는 네로우 베젤(Narrow bezel) 기술에 대한 연구도 활발히 진행되고 있다. 네로우 베젤 기술은, 표시장치의 표시패널 중에서 화상이 출력되지 않는 좌우 테두리 부분을 최소화시킴으로써 화상이 출력되는 부분을 상대적으로 증대시키는 것이다.

표시패널에서 화상이 출력되지 않는 좌우 테두리 부분(비 표시영역)에는 표시패널의 게이트라인들을 구동하는 GIP(Gate driver In Panel) 소자들이 형성될 수 있다. 특히, 네로우 베젤 기술의 일환으로 GIP 소자들은 일측 비 표시영역의 기수 GIP 소자들과 타측 비 표시영역의 우수 GIP 소자들로 분리 형성될 수 있다. 이 경우 기수 GIP 소자들은 싱글 피딩(Single Feeding) 방식에 따라 기수 게이트라인들에 연결되며, 서로 캐스캐이드 방식으로 접속되어 기수 게이트라인들에 공급될 게이트신호를 생성한다. 그리고, 우수 GIP 소자들은 싱글 피딩(Single Feeding) 방식에 따라 우수 게이트라인들에 연결되며, 서로 캐스캐이드 방식으로 접속되어 우수 게이트라인들에 공급될 게이트신호를 생성한다.

그런데, 싱글 피딩 방식의 GIP 소자들을 채용하는 종래 기술의 경우 네로우 베젤 구현에는 용이하나 게이트신호의 위치별 편차가 커지고 게이트신호가 불안정해지는 등 사이드 이펙트가 있다. 이러한 문제는 표시패널이 대형화될수록, 그리고 표시패널의 해상도가 높아질수록 더 심각해진다.

구체적으로, 각 게이트라인에서 GIP 소자와 연결되는 부위를 "입단부"라 하고 GIP 소자로부터 가장 멀리 떨어진 부위를 "말단부"라 할 때, 도 1과 같이 동일 게이트라인에 공급된 게이트신호(Vg)의 폴링 타임은 RC 딜레이의 영향으로 입단부에서보다 말단부에서 더 지연된다. 이렇게 입단부와 말단부 간에 게이트 폴링 타임이 달라지면 충전 타임이 달라지고, 그 결과 입단부와 말단부 간에 충전량이 달라지는 부작용이 초래된다.

또한, 게이트신호(Vg)는 도 2와 같이 1 프레임 중의 소정 기간(예컨대, 데이터 충전 기간) 동안에만 게이트 하이전압(VGH)으로 발생되고, 1 프레임 중의 나머지 기간(예컨대, 데이터 유지 기간) 동안에는 게이트 로우전압(VGL)으로 유지되어야 한다. 하지만, 표시패널이 대형화, 초고해상도화 됨에 따라 말단부 게이트신호(Vg)는 게이트 로우전압(VGL)으로 유지되지 못하고 데이터신호나 다른 클럭신호등에 의해 불안정해진다. 게이트신호(Vg)가 게이트 로우전압(VGL)보다 높아지면 이 게이트신호(Vg)를 입력받는 TFT(Thin Film Transistor)의 오프 전류(Off Current)가 증가하여 픽셀의 충전전압 유지 능력이 저하된다.

따라서, 본 발명의 목적은 게이트신호에 대한 입단부 및 말단부 간의 폴링 타임 편차를 줄이고 말단부 게이트신호를 안정화시킬 수 있도록 한 네로우 베젤을 갖는 표시패널과 그를 포함한 표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 표시패널은 화상을 표시하는 픽셀 어레이와, 픽셀 어레이의 게이트라인들에 각각 연결되어 게이트라인들의 입단부에 게이트 하이전압과 게이트 로우전압 사이에서 스윙하는 게이트신호를 순차적으로 공급하는 다수의 GIP(gate driver in panel) 소자들과, 입단부와 마주하는 게이트라인들 각각의 말단부에 연결되어 말단부에서 게이트신호를 안정화시키는 다수의 안정화 스위치쌍들을 구비한다. 여기서, 게이트라인들 중 제N(N은 양의 정수) 게이트라인의 입단부에는 제N 메인 클럭을 제N 게이트신호로 출력하는 제N GIP 소자가 연결되고, 제N 게이트라인의 말단부에는 제N+k(k는 양의 정수) GIP 소자에 의해 스위칭 동작이 제어되는 제N 안정화 스위치쌍이 연결된다.

제N 안정화 스위치쌍은, 제N+k GIP 소자의 Q 노드 전위에 따라 스위칭되어 제N 메인 클럭과 동일 위상의 제N 보상 클럭을 제N 게이트라인의 말단부에 공급하는 안정화 스위치 1과, 제N+k GIP 소자의 Qb 노드 전위에 따라 스위칭되어 게이트 로우전압을 제N 게이트라인의 말단부에 공급하는 안정화 스위치 2를 포함한다.

이를 위해, 제N+k GIP 소자의 Q 노드 전위는 제N GIP 소자의 Q 노드 전위와 온 레벨이 중첩되고, 제N+k GIP 소자의 Qb 노드 전위는 제N 게이트신호가 게이트 하이전압으로 출력되는 동안 오프 레벨로 유지되어야 한다.

GIP 소자들은, 픽셀 어레이 바깥의 제1 측에 위치하여 기수 메인 클럭들에 따라 게이트신호를 순차적으로 생성한 후 기수 게이트라인들에 공급하는 기수 GIP 소자들과, 제1 측과 마주하는 픽셀 어레이 바깥의 제2 측에 위치하여 우수 메인 클럭들에 따라 게이트신호를 순차적으로 생성한 후 우수 게이트라인들에 공급하는 우수 GIP 소자들을 포함한다. 그리고, 안정화 스위치쌍들은, 픽셀 어레이 바깥의 제1 측에 위치하여 우수 메인 클럭들과 동일한 우수 보상 클럭들과 게이트 로우전압을 입력받는 우수 안정화 스위치쌍들과, 픽셀 어레이 바깥의 제2 측에 위치하여 기수 메인 클럭들과 동일한 기수 보상 클럭들과 게이트 로우전압을 입력받는 기수 안정화 스위치쌍들을 포함한다.

제N 안정화 스위치쌍은, 제N+k GIP 소자의 Q 노드 전위에 따라 스위칭되어 제N 메인 클럭과 동일 위상의 제N 보상 클럭을 제N 게이트라인의 말단부에 공급하는 안정화 스위치 1과, 제N+k GIP 소자의 Qb_O 노드 전위에 따라 스위칭되어 게이트 로우전압을 제N 게이트라인의 말단부에 공급하는 안정화 스위치 2-1과, 제N+k GIP 소자의 Qb_E 노드 전위에 따라 스위칭되어 게이트 로우전압을 제N 게이트라인의 말단부에 공급하는 안정화 스위치 2-2를 포함하며, Qb_O 노드와 Qb_E 노드는 미리 설정된 주기로 교번 구동한다.

본 발명의 표시장치는 제 1 항 내지 제 5 항 중 어느 한 항의 표시패널과, 기수 및 우수 메인 클럭들과 기수 및 우수 보상 클럭들을 생성하는 타이밍 콘트롤러를 구비한다.

본 발명은 네로우 베젤 구현이 용이하도록 GIP 소자들을 픽셀 어레이의 양측 바깥에 싱글 피딩 방식으로 분리 형성한다. 그리고, 더블 피딩과 유사한 효과가 발휘되도록 게이트라인들의 말단부에 안정화 스위치쌍들을 연결시킨다. 본 발명은 안정화 스위치쌍들을 구비함으로써 게이트신호에 대한 입단부 및 말단부 간의 폴링 타임 편차를 줄이고 말단부 게이트신호를 안정화시킬 수 있다.

도 1은 싱글 피딩 방식의 GIP 소자들을 채용하는 종래 기술에서 게이트신호에 대한 입단부 및 말단부 간의 폴링 타임 편차를 보여주는 도면.
도 2는 싱글 피딩 방식의 GIP 소자들을 채용하는 종래 기술에서 말단부 게이트신호가 불안정해지는 것을 보여주는 도면.
도 3은 본 발명의 실시예에 따른 표시장치를 보여주는 도면.
도 4는 본 발명의 일 실시예에 따른 GIP 소자들과 안정화 스위치쌍들이 구비된 표시패널을 보여주는 도면.
도 5는 GIP 소자와 픽셀과 안정화 스위치쌍의 접속 구조를 보여주는 도면.
도 6a는 제N GIP 소자의 동작을 설명하기 위한 신호 파형도.
도 6b는 제N+1 GIP 소자의 동작을 설명하기 위한 신호 파형도.
도 7은 안정화 스위치쌍의 동작에 따라 게이트신호에 대한 입단부 및 말단부 간의 폴링 타임 편차가 줄어드는 것을 설명하기 위한 신호 파형도.
도 8은 안정화 스위치쌍의 동작에 따라 말단부 게이트신호가 안정화되는 것을 설명하기 위한 신호 파형도.
도 9는 본 발명의 다른 실시예에 따른 GIP 소자들과 안정화 스위치쌍들이 구비된 표시패널을 보여주는 도면.
도 10은 안정화 스위치쌍을 이용한 시뮬레이션 결과를 보여주는 신호 파형도.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 3은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여준다.

도 3을 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 드라이버, 게이트 드라이버, 및 타이밍 콘트롤러(110) 등을 구비한다.

표시패널(100)은 서로 교차되는 데이터라인들 및 게이트라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED) 등의 여러 표시장치에 적용될 수 있다.

액정표시장치(LCD)에 적용되는 경우, 표시패널(100)은 액정셀(Clc)을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함하며, 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이를 이용하여 화상을 표시할 수 있다. 여기서, 픽셀 어레이는 하부 기판에 형성된 TFT 어레이와, 상부 기판에 형성된 컬러필터 어레이를 포함할 수 있다.

TFT 어레이에서, 데이터라인들과 게이트라인들의 교차부마다 TFT들(Thin Film Transistor)이 형성된다. TFT는 게이트라인으로부터의 게이트신호에 응답하여 데이터라인으로부터의 데이터전압을 액정셀의 화소전극에 공급한다. 액정셀들 각각은 TFT를 통해 데이터 전압을 충전하는 화소전극과 공통전압이 인가되는 공통전극의 전압차에 의해 구동된다. 액정셀에는 픽셀에 충전된 데이터전압을 1 프레임 기간 동안 유지시키는 스토리지 커패시터가 접속될 수 있다. 컬러필터 어레이는 컬러필터와 블랙 매트릭스를 포함한다. 표시패널(100)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성될 수 있다.

데이터 드라이버는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 게이트 출력신호에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.

게이트 드라이버는 타이밍 콘트롤러(110)와 표시패널(100)의 게이트라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 다수의 GIP 소자들(130A,130B), 및 다수의 안정화 스위치쌍들(140A,140B)을 구비한다.

레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 스타트 펄스(VST)와 게이트 쉬프트 클럭들(CLKs)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 표시패널(100)에 형성된 TFT를 스위칭시킬 수 있는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다.

GIP 소자들(130A,130B)은 GIP(Gate-driver In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. GIP 소자들(130A,130B)은 표시패널(100)에서 화상이 표시되는 픽셀 어레이 바깥의 양측 비 표시영역(BZ)에 형성될 수 있다.

네로우 베젤 구현이 용이하도록 GIP 소자들은 일측 비 표시영역(BZ)의 기수 GIP 소자들(130A)과 타측 비 표시영역(BZ)의 우수 GIP 소자들(130B)로 분리 형성될 수 있다. 이 경우 기수 GIP 소자들(130A)은, 픽셀 어레이 바깥의 제1 측에 위치하여 싱글 피딩(Single Feeding) 방식에 따라 기수 게이트라인들의 입단부에 연결되며, 서로 캐스캐이드 방식으로 접속되어 기수 게이트라인들에 공급될 게이트신호를 생성할 수 있다. 그리고, 우수 GIP 소자들(130B)은, 상기 제1 측과 마주하는 픽셀 어레이 바깥의 제2 측에 위치하여 싱글 피딩(Single Feeding) 방식에 따라 우수 게이트라인들의 입단부에 연결되며, 서로 캐스캐이드 방식으로 접속되어 우수 게이트라인들에 공급될 게이트신호를 생성할 수 있다.

싱글 피딩을 구현하면서도 더블 피딩(Double Feeding)과 같은 게이트신호 안정화 효과가 발휘되도록 안정화 스위치쌍들(140A,140B)이 구비된다. 안정화 스위치쌍들(140A,140B)은 픽셀 어레이를 사이에 두고 게이트라인들의 입단부와 마주하는 게이트라인들의 말단부에 연결되어 게이트신호에 대한 입단부 및 말단부 간의 폴링 타임 편차를 줄이고 말단부 게이트신호를 안정화시킬 수 있다. 안정화 스위치쌍들(140A,140B)은, 픽셀 어레이 바깥의 제1 측에 위치하여 우수 게이트라인들의 말단부에 각각 연결된 우수 안정화 스위치쌍들(140A)과 픽셀 어레이 바깥의 제2 측에 위치하여 기수 게이트라인들의 말단부에 각각 연결된 기수 안정화 스위치쌍들(140B)을 포함할 수 있다.

타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.

타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 이 타이밍 신호를 기준으로 데이터 드라이버의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와 게이트 드라이버의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 생성한다.

게이트 타이밍 제어신호는 게이트 스타트 펄스(VST), 게이트 쉬프트 클럭들(CLKs) 등을 포함한다. 게이트 스타트 펄스(VST)는 GIP 소자들(130A,130B)에 스타트 신호로 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭들(CLKs)은 GIP 소자들(130A,130B)에 입력될 메인 클럭들과 안정화 스위치쌍들(140A,140B)에 입력될 보상 클럭들을 포함한다. 메인 클럭들은 게이트 스타트 펄스(VST)를 쉬프트시키기 위한 클럭신호로 이용된다. 보상 클럭들은 게이트신호에 대한 입단부 및 말단부 간의 폴링 타임 편차를 줄이기 위한 클럭신호로 이용된다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 극성제어신호(Polarity), 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함한다. 소스 스타트 펄스는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다.

도 4는 본 발명의 일 실시예에 따른 GIP 소자들과 안정화 스위치쌍들이 구비된 표시패널을 보여준다. 도 5는 GIP 소자와 픽셀과 안정화 스위치쌍의 접속 구조의 일 예를 보여준다. 도 6a 및 도 6b는 각각 제N 및 제N+1 GIP 소자의 동작을 설명하기 위한 신호 파형도들이다. 도 7은 안정화 스위치쌍의 동작에 따라 게이트신호에 대한 입단부 및 말단부 간의 폴링 타임 편차가 줄어드는 것을 설명하기 위한 신호 파형도이다. 그리고, 도 8은 안정화 스위치쌍의 동작에 따라 말단부 게이트신호가 안정화되는 것을 설명하기 위한 신호 파형도이다.

본 발명의 실시예에서 메인 클럭 및 보상 클럭은 각각 10 상 클럭을 기반으로 생성되는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.

도 4를 참조하면, 기수 GIP 소자들(130A)은 픽셀 어레이 좌측면(LFS) 바깥의 제1 측에 위치하여 기수 메인 클럭들(CLK1,3,5,7,9)을 순차적으로 입력받고, 이 기수 메인 클럭들(CLK1,3,5,7,9)에 따라 게이트신호(Vg1,Vg3,Vg5,Vg7,Vg9,...)를 순차적으로 생성한 후 기수 게이트라인들(GL1,GL3,GL5,GL7,GL9,...)에 공급한다. 그리고, 우수 GIP 소자들(130B)은 픽셀 어레이 우측면(RFS) 바깥의 제2 측에 위치하여 우수 메인 클럭들(CLK2,4,6,8,10)을 순차적으로 입력받고, 이 우수 메인 클럭들(CLK2,4,6,8,10)에 따라 게이트신호(Vg2,Vg4,Vg6,Vg8,Vg10,...)를 순차적으로 생성한 후 우수 게이트라인들(GL2,GL4,GL6,GL8,GL10,...)에 공급한다.

우수 안정화 스위치쌍들(140A)은 픽셀 어레이 바깥의 제2 측에 위치하여 기수 메인 클럭들(CLK1,3,5,7,9)과 동일한 기수 보상 클럭들(CLK1,3,5,7,9)과 게이트 로우전압(VGL)을 입력받는다. 그리고, 기수 안정화 스위치쌍들(140B)은 픽셀 어레이 바깥의 제1 측에 위치하여 우수 메인 클럭들(CLK2,4,6,8,10)과 동일한 우수 보상 클럭들(CLK2,4,6,8,10)과 게이트 로우전압(VGL)을 입력받는다.

GIP 소자들(130A,130B) 각각은, 도 5의 제N GIP 소자(GIP N)(N은 양의 정수)와 같이 Q 노드의 전위를 제어하는 제1 스위칭 제어부(SC1)와, Q 노드의 전위에 따라 스위칭되는 풀업 TFT(Tpu)와, Qb 노드의 전위을 제어하는 제2 스위칭 제어부(SC2)와, Qb 노드의 전위에 따라 스위칭되는 풀다운 TFT(Tpd)를 포함할 수 있다.

제N GIP 소자(GIP N)는 도 6a에서와 같이, (A) 기간 동안 게이트 스타트 펄스에 따라 Q 노드(Q(N))를 프리차지 레벨(LPC)로 선 충전시키고, (B) 기간 동안 게이트 하이 전압(VGH)의 제N 메인 클럭(CLK(N))에 동기하여 Q 노드(Q(N))를 온 레벨(LON)로 부트 스트랩핑(Boot strapping)시켜 풀업 TFT(Tpu)를 턴 온 시킴으로써 제N 메인 클럭(CLK(N))을 제N 게이트신호(Vg(N))로써 제N 게이트라인(GL(N))의 입단부에 공급한다. 그리고, (C) 기간 동안 게이트 로우 전압(VGL)의 제N 메인 클럭에 동기하여 Q 노드(Q(N))를 온 레벨(LON)에서 프리차지 레벨(LPC)로 1차 방전시킨 후, (D) 기간 동안 리셋 신호에 따라 Q 노드(Q(N))를 프리차지 레벨(LPC)에서 오프 레벨(LOFF)로 2차 방전시킨다. 한편, 제N GIP 소자(GIP N)는 게이트 스타트 펄스에 따라 (A),(B),(C) 기간 동안 Qb 노드(Qb(N))를 오프 레벨(LOFF)로 제어하여 풀다운 TFT(Tpd)를 턴 오프 시킨 후, 리셋 신호에 따라 (D) 기간 동안 Qb 노드(Qb(N))를 온 레벨(LON)로 제어하여 풀다운 TFT(Tpd) 턴 온 시킴으로써, 게이트 로우 전압(VGL)을 제N 게이트신호(Vg(N))로써 제N 게이트라인(GL(N))의 입단부에 공급한다.

또한, 제N+1 GIP 소자(GIP N+1)는 도 6b에서와 같이, (A') 기간 동안 게이트 스타트 펄스에 따라 Q 노드(Q(N+1))를 프리차지 레벨(LPC)로 선 충전시키고, (B') 기간 동안 게이트 하이 전압(VGH)의 제N+1 메인 클럭(CLK(N+1))에 동기하여 Q 노드(Q(N+1))를 온 레벨(LON)로 부트 스트랩핑(Boot strapping)시켜 풀업 TFT(Tpu)를 턴 온 시킴으로써 제N+1 메인 클럭(CLK(N+1))을 제N+1 게이트신호(Vg(N+1))로써 제N+1 게이트라인(GL(N+1))의 입단부에 공급한다. 그리고, (C') 기간 동안 게이트 로우 전압(VGL)의 제N+1 메인 클럭에 동기하여 Q 노드(Q(N+1))를 온 레벨(LON)에서 프리차지 레벨(LPC)로 1차 방전시킨 후, (D') 기간 동안 리셋 신호에 따라 Q 노드(Q(N+1))를 프리차지 레벨(LPC)에서 오프 레벨(LOFF)로 2차 방전시킨다. 한편, 제N+1 GIP 소자(GIP N+1)는 게이트 스타트 펄스에 따라 (A'),(B'),(C') 기간 동안 Qb 노드(Qb(N+1))를 오프 레벨(LOFF)로 제어하여 풀다운 TFT(Tpd)를 턴 오프 시킨 후, 리셋 신호에 따라 (D') 기간 동안 Qb 노드(Qb(N+1))를 온 레벨(LON)로 제어하여 풀다운 TFT(Tpd) 턴 온 시킴으로써, 게이트 로우 전압(VGL)을 제N+1 게이트신호(Vg(N+1))로써 제N+1 게이트라인(GL(N+1))의 입단부에 공급한다.

각 픽셀의 TFT는, GIP 소자로부터 게이트 하이전압(VGH)의 게이트신호가 입력될 때 턴 온 되어 데이터라인(DL)으로부터의 데이터전압(Vdata)을 화소전극(Cpix)에 공급한다. 그리고, 각 픽셀의 TFT는, GIP 소자로부터 게이트 로우전압(VGL)의 게이트신호가 입력될 때 턴 오프 되어 화소전극(Cpix)에 충전된 데이터전압(Vdata)의 누설을 방지한다.

한편, 제N 게이트라인(GL(N))의 말단부에 연결되는 제N 안정화 스위치쌍은, 도 4 및 도 5와 같이 게이트신호에 대한 입단부 및 말단부 간의 폴링 타임 편차를 완화시키는 용도로 이용되는 안정화 스위치 1(CT1)과, 말단부 게이트신호를 안정화시키기 위한 용도로 이용되는 안정화 스위치 2(CT2)를 포함한다.

안정화 스위치 1(CT1)은 제N+k GIP 소자(GIP N+k)(N, k는 양의 정수)의 Q 노드(Q(N+1)) 전위에 따라 스위칭되어 제N 메인 클럭(CLK(N))과 동일 위상의 제N 보상 클럭(CLK(N))을 제N 게이트라인(GL(N))의 말단부에 공급한다. 이를 위해, 안정화 스위치 1(CT1)의 게이트전극은 제N+k GIP 소자(GIP N+1)의 Q 노드(Q(N+1))에 접속되고, 드레인전극은 제N 보상 클럭(CLK(N))의 입력단에 접속되며, 소스전극은 제N 게이트라인(GL(N))의 말단부에 접속된다.

이러한 안정화 스위치 1(CT1)은, 제N+k GIP 소자(GIP N+k)의 Q 노드(Q(N+1)) 전위가 온 레벨(LON)로 유지됨과 아울러 제N 메인 클럭(CLK(N))이 게이트 하이 전압(VGH)으로 입력되는 도 7의 (B") 기간 동안, 제N 보상 클럭(CLK(N))을 제N 게이트신호(Vg(N))로써 제N 게이트라인(GL(N))의 말단부에 공급함으로써, 제N 게이트신호(Vg(N))에 대한 입단부 및 말단부 간의 폴링 타임 편차를 완화한다.

도 5 및 도 7에서는 자연수 "k" 가 자연수 "1"로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않고, 제N+k GIP 소자(GIP N+k)의 Q 노드(Q(N+k)) 전위가 제N GIP 소자(GIP N)의 Q 노드(Q(N)) 전위와 온 레벨(LON)이 중첩되는 한도에서, "k"는 1 이상의 자연수로 선택될 수 있다. 예컨대, 도 7에서 "k"는 1 내지 4 중 어느 하나로 선택 가능하며, 이는 설계 스펙 및 패널 모델에 따라 달라질 수 있다. 다만, 입단부 및 말단부 간의 폴링 타임 편차를 완화시키기 위한 본 발명의 기술적 효과를 거두기 위해서는 "k"를 선택함에 있어, 제N+k GIP 소자(GIP N+k)의 Q 노드(Q(N+k)) 전위와 제N GIP 소자(GIP N)의 Q 노드(Q(N)) 전위의 각 온 레벨(LON)이 중첩되도록 해야 하는 것에 주의하여야 한다.

안정화 스위치 2(CT2)는 제N+k GIP 소자(GIP N+k)의 Qb 노드(Qb(N+1)) 전위에 따라 스위칭되어 게이트 로우 전압(VGL)을 제N 게이트라인(GL(N))의 말단부에 공급한다. 이를 위해, 안정화 스위치 2(CT2)의 게이트전극은 제N+k GIP 소자(GIP N+1)의 Qb 노드(Qb(N+1))에 접속되고, 드레인전극은 게이트 로우 전압(VGL)의 입력단에 접속되며, 소스전극은 제N 게이트라인(GL(N))의 말단부에 접속된다.

이러한 안정화 스위치 2(CT2)는, 제N+k GIP 소자(GIP N+k)의 Qb 노드(Qb(N+1)) 전위가 온 레벨(LON)로 유지되는 도 8의 (D') 기간 동안, 게이트 로우 전압(VGL)을 제N 게이트신호(Vg(N))로써 제N 게이트라인(GL(N))의 말단부에 공급함으로써, 게이트 로우 전압(VGL)의 제N 게이트신호(Vg(N))를 안정화시킨다.

도 5 및 도 8에서는 자연수 "k" 가 자연수 "1"로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않고, 게이트 하이전압(VGH)가 제N 게이트신호(Vg(N))으로 출력되는 (B) 기간 동안 제N+k GIP 소자(GIP N+k)의 Qb 노드(Qb(N+1)) 전위가 오프 레벨(LOFF)로 유지되는 한도에서, "k"는 1 이상의 자연수로 선택될 수 있다. 예컨대, 도 8에서 "k"는 1 내지 4 중 어느 하나로 선택 가능하며, 이는 설계 스펙 및 패널 모델에 따라 달라질 수 있다. 다만, 말단부 게이트신호를 안정화시키기 위한 본 발명의 기술적 효과를 거두기 위해서는 "k"를 선택함에 있어, 제N 게이트신호(Vg(N))가 게이트 하이전압(VGH)으로 출력되는 (B) 기간 동안 제N+k GIP 소자(GIP N+k)의 Qb 노드(Qb(N+k)) 전위가 오프 레벨(LOFF)로 유지되도록 해야 하는 것에 주의하여야 한다.

도 9는 본 발명의 다른 실시예에 따른 GIP 소자들과 안정화 스위치쌍들이 구비된 표시패널을 보여준다.

도 9를 참조하면, 본 발명의 다른 실시예에 따른 GIP 소자들의 각 Qb노드는 미리 설정된 주기로 교번 구동되는 Qb_O 노드와 Qb_E 노드를 포함하는 점에서 도 4의 그것과 다르다. 도 9의 각 GIP 소자에서 풀 다운 TFT는 Qb_O 노드의 전위에 따라 스위칭되는 제1 풀 다운 TFT와 Qb_E 노드의 전위에 따라 스위칭되는 제2 풀 다운 TFT를 포함하도록 구성되며, 제1 및 제2 풀 다운 TFT는 교번 구동에 의해 열화가 경감된다.

제N 게이트라인(GL(N))의 말단부에 연결되는 제N 안정화 스위치쌍은, 도 9와 같이 게이트신호에 대한 입단부 및 말단부 간의 폴링 타임 편차를 완화시키는 용도로 이용되는 안정화 스위치 1(CT1)과, 말단부 게이트신호를 안정화시키기 위한 용도로 이용되는 안정화 스위치 2-1(CT2-1) 및 안정화 스위치 2-2(CT2-2)를 포함한다.

안정화 스위치 2-1(CT2-1)은 제N+k GIP 소자(GIP N+k)의 Qb_O 노드(Qb_O(N+1)) 전위에 따라 스위칭되어 게이트 로우 전압(VGL)을 제N 게이트라인(GL(N))의 말단부에 공급한다. 이를 위해, 안정화 스위치 2-1(CT2-1)의 게이트전극은 제N+k GIP 소자(GIP N+1)의 Qb_O 노드(Qb_O(N+1))에 접속되고, 드레인전극은 게이트 로우 전압(VGL)의 입력단에 접속되며, 소스전극은 제N 게이트라인(GL(N))의 말단부에 접속된다.

안정화 스위치 2-2(CT2-2)은 제N+k GIP 소자(GIP N+k)의 Qb_E 노드(Qb_E(N+1)) 전위에 따라 스위칭되어 게이트 로우 전압(VGL)을 제N 게이트라인(GL(N))의 말단부에 공급한다. 이를 위해, 안정화 스위치 2-2(CT2-2)의 게이트전극은 제N+k GIP 소자(GIP N+1)의 Qb_E 노드(Qb_E(N+1))에 접속되고, 드레인전극은 게이트 로우 전압(VGL)의 입력단에 접속되며, 소스전극은 제N 게이트라인(GL(N))의 말단부에 접속된다.

도 10은 안정화 스위치쌍을 이용한 시뮬레이션 결과를 보여주는 신호 파형도이다.

도 10을 참조하면, 본 발명은 안정화 스위치 1(CT1)을 구비함으로써 "X"로 표시된 것처럼 게이트신호에 대한 입단부 및 말단부 간의 폴링 타임 편차를 완화시킬 수 있다. 또한, 본 발명은 안정화 스위치 1(CT1)와 안정화 스위치 2(CT2)를 모두 구비함으로써 "X"의 입단부 및 말단부 간 게이트신호의 폴링 타임 편차를 완화하는 것 이외에, "Y"와 같이 게이트신호가 VGH에서VGL로 변경되는 과도시간을 줄일 수 있고, "Z"와 같이 게이트신호가 VGL로 안정되게 유지될 수 있게 한다.

상술한 바와 같이, 본 발명은 네로우 베젤 구현이 용이하도록 GIP 소자들을 픽셀 어레이의 양측 바깥에 싱글 피딩 방식으로 분리 형성한다. 그리고, 더블 피딩과 유사한 효과가 발휘되도록 게이트라인들의 말단부에 안정화 스위치쌍들을 연결시킨다. 본 발명은 안정화 스위치쌍들을 구비함으로써 게이트신호에 대한 입단부 및 말단부 간의 폴링 타임 편차를 줄이고 말단부 게이트신호를 안정화시킬 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 110 : 타이밍 콘트롤러
120 : 소스 드라이브 IC 130A,130B : GIP 소자들
140A,140B : 안정화 스위치쌍들 150 : 레벨 쉬프터

Claims

화상을 표시하는 픽셀 어레이;
상기 픽셀 어레이의 게이트라인들에 각각 연결되어 상기 게이트라인들의 입단부에 게이트 하이전압과 게이트 로우전압 사이에서 스윙하는 게이트신호를 순차적으로 공급하는 다수의 GIP(gate driver in panel) 소자들; 및
상기 입단부와 마주하는 상기 게이트라인들 각각의 말단부에 연결되고, 각 게이트 라인의 말단부에 보상 클럭을 공급하여 상기 게이트 라인들 각각에 인가되는 게이트 신호에 대한 상기 입단부 및 상기 말단부 간의 폴링 타임 편차를 줄이고, 각 게이트 라인이 로우 전압을 유지해야 하는 기간에 게이트 로우전압을 게이트라인의 말단부에 공급하여 상기 게이트신호를 안정화시키는 다수의 안정화 스위치쌍들을 구비하고;
상기 게이트라인들 중 제N(N은 양의 정수) 게이트라인의 입단부에는 제N 메인 클럭을 제N 게이트신호로 출력하는 제N GIP 소자가 연결되고, 상기 제N 게이트라인의 말단부에는 제N+k(k는 양의 정수) GIP 소자에 의해 스위칭 동작이 제어되는 제N 안정화 스위치쌍이 연결되는 것을 특징으로 하는 네로우 베젤을 갖는 표시패널.
제 1 항에 있어서,
상기 제N 안정화 스위치쌍은,
상기 제N+k GIP 소자의 Q 노드 전위에 따라 스위칭되어 상기 제N 메인 클럭과 동일 위상의 제N 보상 클럭을 상기 제N 게이트라인의 말단부에 공급하는 안정화 스위치 1; 및
상기 제N+k GIP 소자의 Qb 노드 전위에 따라 스위칭되어 상기 게이트 로우전압을 상기 제N 게이트라인의 말단부에 공급하는 안정화 스위치 2를 포함하는 것을 특징으로 하는 네로우 베젤을 갖는 표시패널.
제 1 항에 있어서,
상기 제N+k GIP 소자의 Q 노드 전위는 상기 제N GIP 소자의 Q 노드 전위와 온 레벨이 중첩되고;
상기 제N+k GIP 소자의 Qb 노드 전위는 상기 제N 게이트신호가 게이트 하이전압으로 출력되는 동안 오프 레벨로 유지되는 것을 특징으로 하는 네로우 베젤을 갖는 표시패널.
제 1 항에 있어서,
상기 GIP 소자들은,
상기 픽셀 어레이 바깥의 제1 측에 위치하여 기수 메인 클럭들에 따라 게이트신호를 순차적으로 생성한 후 기수 게이트라인들에 공급하는 기수 GIP 소자들과, 상기 제1 측과 마주하는 상기 픽셀 어레이 바깥의 제2 측에 위치하여 우수 메인 클럭들에 따라 게이트신호를 순차적으로 생성한 후 우수 게이트라인들에 공급하는 우수 GIP 소자들을 포함하고;
상기 안정화 스위치쌍들은,
상기 픽셀 어레이 바깥의 제1 측에 위치하여 상기 우수 메인 클럭들과 동일한 우수 보상 클럭들과 상기 게이트 로우전압을 입력받는 우수 안정화 스위치쌍들과, 상기 픽셀 어레이 바깥의 제2 측에 위치하여 상기 기수 메인 클럭들과 동일한 기수 보상 클럭들과 상기 게이트 로우전압을 입력받는 기수 안정화 스위치쌍들을 포함하는 것을 특징으로 하는 네로우 베젤을 갖는 표시패널.
제 1 항에 있어서,
상기 제N 안정화 스위치쌍은,
상기 제N+k GIP 소자의 Q 노드 전위에 따라 스위칭되어 상기 제N 메인 클럭과 동일 위상의 제N 보상 클럭을 상기 제N 게이트라인의 말단부에 공급하는 안정화 스위치 1;
상기 제N+k GIP 소자의 Qb_O 노드 전위에 따라 스위칭되어 상기 게이트 로우전압을 상기 제N 게이트라인의 말단부에 공급하는 안정화 스위치 2-1; 및
상기 제N+k GIP 소자의 Qb_E 노드 전위에 따라 스위칭되어 상기 게이트 로우전압을 상기 제N 게이트라인의 말단부에 공급하는 안정화 스위치 2-2를 포함하고;
상기 Qb_O 노드와 상기 Qb_E 노드는 미리 설정된 주기로 교번 구동하는 것을 특징으로 하는 네로우 베젤을 갖는 표시패널.
제 1 항 내지 제 5 항 중 어느 한 항의 표시패널; 및
상기 기수 및 우수 메인 클럭들과 상기 기수 및 우수 보상 클럭들을 생성하는 타이밍 콘트롤러를 구비하는 것을 특징으로 하는 표시장치.