KR102156068B1 - 표시장치 - Google Patents

Abstract

본 발명은 게이트 출력신호의 안정화를 위하여 시작신호 펄스와 동기화되는 더미 클럭 펄스가 포함되는 클럭신호를 이용하는 GIP 구동 타입의 표시장치에서, 시작신호의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 그보다 더 늦도록 시작신호를 생성하여 제공함으로써, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있다.

Description

표시장치 {Display Device}

본 발명은 표시장치에 관한 것, 더 구체적으로는 게이트-인-패널(Gate-In-Panel; GIP) 구조를 가지는 표시장치로서, GIP 스타트부의 안정적인 구동이 가능한 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Diode Display Device)와 같은 여러 가지 표시장치가 활용되고 있다.

이 중, 액정표시장치(LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 이 액정표시패널을 구동하기 위한 구동회로를 구비한다.

액정표시패널의 화소 어레이에는 다수의 게이트라인(GL)과 데이터라인(DL)이 교차되고 그 게이트라인(GL)과 데이터라인(GL)의 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(Thin Film Transistor; 이하, "TFT"라 한다)가 형성된다. 또한, 액정표시패널에는 액정셀(Clc)의 전압을 유지하기 위한 스토리지 커패시터(Cst)가 형성된다. 액정셀(Clc)은 화소전극, 공통전극 및 액정층을 포함한다. 화소전극에 인가되는 데이터전압과, 공통전극에 인가되는 공통전압(Vcom)에 의해 액정셀(Clc)들의 액정층에는 전계가 걸린다. 이 전계에 의해 액정층을 투과하는 광량이 조절됨으로써 화상이 구현된다.

구동회로는 게이트라인들에 게이트 출력신호를 순차적으로 공급하기 위한 게이트 구동회로와, 데이터라인들에 비디오신호(즉, 데이터전압)를 공급하기 위한 데이터 구동회로를 포함한다. 데이터 구동회로는 데이터라인들을 구동시켜 액정셀(Clc)들에 데이터전압을 공급한다. 게이트 구동회로는 게이트라인들을 순차적으로 구동시켜 데이터전압이 공급될 표시패널의 액정셀(Clc)들을 1 수평라인 씩 선택한다.

게이트 구동회로는 게이트신호들을 순차적으로 발생하기 위해, 다수의 스테이지들로 구성된 게이트 쉬프트 레지스터를 포함한다. 쉬프트 레지스터의 각 스테이지는 충방전을 교번으로 진행함으로써 게이트 클럭신호(CLK)와 저전위 전압(Vss) 레벨로 이루어진 게이트 출력신호(Vout)를 출력한다. 스테이지들의 출력단들 각각은 게이트라인들에 일 대 일로 연결된다. 스테이지들로부터 제1 레벨의 게이트신호는 한 프레임에 한 번씩 순차적으로 발생되어 해당 게이트라인에 공급된다.

한편, 이러한 게이트 구동회로가 어레이 기판상에 직접 형성되는 구조를 게이트-인-패널(GIP) 구조라 표현하며, 이러한 GIP 구조에서는 각 게이트 라인에 게이트 출력신호(Vout)을 제공하기 위한 회로블록인 다수의 GIP 블록이 패널에 직접 형성되어 있다.

한편, 이러한 게이트 구동 회로의 각 GIP 블록에는 다수의 클럭(CLK) 신호와 함께 1 이상의 시작 신호(Start Signal; VST)가 인가될 수 있으며, 클럭신호 중 하나에는 최초 게이트 출력신호(Vout1)를 안정적으로 유지하기 위한 더미 클럭 펄스(DMY CLK)가 포함될 수 있고, 이러한 더미 클럭 펄스는 통상 시작신호 펄스와 동일한 펄스로 형성된다.

그런데, 시작신호를 인가하기 위한 시작신호배선은 간섭없이 바로 게이트 구동회로로 입력되므로 기생용량 또는 커패시턴스가 없는 반면, 클럭신호를 인가하는 클럭신호배선은 GIP 블록으로의 진입 배선 등 다수의 중첩되는 금속 배선 성분이 중간에 형성되어 일정 크기의 기생 용량 또는 커패시턴스가 발생하게 된다.

이러한 시작신호배선 및 클럭신호배선의 커패시턴스 성분의 차이로 인하여, 클럭신호에 형성되는 더미 클럭 펄스(DMY CLK)의 폴링 타이밍(Falling Timing)과 시작신호 펄스(VST)의 폴링 타이밍이 일치하지 않게 되고, 그로 인하여 구동 트랜지스터에서의 전하 누설이 발생할 수 있게 되며, 결과적으로 화질 불량을 야기할 수 있다.

이러한 배경에서, 본 발명의 목적은, 화질이 우수한 표시장치를 제공하는 것이다.

본 발명의 다른 목적은 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 표시장치를 제공하는 것이다.

본 발명의 다른 목적은 시작신호 펄스(VST)의 폴링 시작 시점이 더미 클럭 펄스(DMY CLK)의 폴링 시작 시점보다 더 늦은 시작신호 펄스를 제공함으로써, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 표시장치를 제공하는 것이다.

본 발명의 다른 목적은 타이밍 컨트롤러에서 어레이 기판상으로 입력되는 시작신호배선의 진입영역 중 일부에 시작신호 커패시터(Cvst)를 배치함으로써, 시작신호 펄스(VST)의 폴링 타이밍을 더미 클럭 펄스(DMY CLK)의 폴링 타이밍과 최대한 일치시킴으로써, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 표시장치를 제공하는 것이다.

전술한 목적을 달성하기 위하여, 본 발명의 일 측면에 의하면, 게이트 라인, 데이터 라인의 교차영역으로 정의되는 다수의 화소를 포함하는 표시영역과, 상기 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부가 형성되는 비표시 영역이 있는 표시패널과, 상기 게이트 구동부에 인가되는 시작신호, 클럭신호를 생성하여 출력하기 위한 타이밍 컨트롤러와, 데이터 라인을 구동신호를 생성하여 각 데이터 라인에 제공하는 데이터 구동부를 포함하는 구동회로 기판을 포함하고, 상기 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며, 상기 타이밍 컨트롤러로부터 연장되어 상기 표시패널의 시작신호 배선으로 연결되는 시작신호 연결배선에 시작신호 커패시턴스 성분을 가지는 시작신호 커패시터 소자를 배치하는 표시장치를 제공한다.

본 발명의 다른 측면에 의하면, 게이트 라인, 데이터 라인의 교차영역으로 정의되는 다수의 화소를 포함하는 표시영역과, 상기 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부가 형성되는 비표시 영역이 있는 표시패널과, 상기 데이터 라인의 구동신호를 생성하여 각 데이터 라인에 제공하되, 상기 게이트 구동부에 인가될 시작신호 및 클럭신호를 생성하는 타이밍 모듈을 포함하는 데이터 구동부를 포함하고, 상기 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며, 상기 데이터 구동부는 상기 타이밍 모듈을 제어함으로써, 상기 시작신호 펄스의 폴링 시작 시점이 상기 더미 클럭 펄스의 폴링 시작 시점보다 늦도록 상기 시작신호를 생성하여 출력하는 표시장치를 제공한다.

본 발명의 다른 측면에 의하면, 게이트 라인, 데이터 라인의 교차영역으로 정의되는 다수의 화소를 포함하는 표시영역과, 상기 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부가 형성되는 비표시 영역이 있는 표시패널과, 상기 표시패널에 접속 실장되며, 상기 게이트 구동부에 인가되는 시작신호, 클럭신호를 생성하여 출력하기 위한 타이밍 컨트롤러를 포함하는 구동회로부를 포함하고, 상기 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며, 상기 구동회로부는 상기 시작신호의 폴링 타이밍이 상기 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦도록 상기 시작신호를 생성하여 출력하는 표시장치를 제공한다.

본 발명에 의하면, GIP 구조의 표시장치에서 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 효과가 있다.

더 구체적으로는, 게이트 출력신호(Vout)을 안정시키기 위하여 게이트 클럭에 시작신호 펄스(VST)와 동기화되는 더미 클럭 펄스(DMY CLK)이 제공되는데, 클럭 신호 배선에서 발생하는 커패시턴스 때문에 더미 클럭 펄스의 폴링 타이밍이 시작신호 펄스의 폴링 타이밍보다 지연(Delay)되는 현상이 발생하고, 이로 인하여 박막트랜지스터 중 하나(T3C)에서의 전하 누설이 일어난다.

이로 인하여, 화질의 저하가 발생할 수 있는 바, 본 발명에 의하면 시작신호 펄스의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍보다 동일하거나 더 늦은 시작신호 펄스를 생성함으로써, 이러한 시작신호 펄스와 더미 클럭 펄스의 폴링 타이밍 차이에서 발생하는 화질 불량 문제를 해결할 수 있게 된다.

도 1 및 도 2는 본 발명이 적용될 수 있는 전체 구동 형태의 액정표시장치를 나타내며, 도 1은 전체 표시장치의 기능별 블록도를, 도 2는 패널 양측에 게이트 구동회로가 형성되는 구조를 도시한다.
도 3은 본 발명의 일 실시예에 의한 게이트 구동회로 주위의 신호 배선 배치를 도시한다.
도 4는 도 3과 같은 표시장치의 신호 타이밍도이다.
도 5는 클럭배선 커패시턴스에 의한 더미 클럭펄스의 지연 현상 및 그에 의한 전하 누설 현상을 도시한다.
도 6은 본 발명의 일 실시예에 의한 표시장치를 도시한다.
도 7은 본 발명의 다른 실시예에 의한 표시장치를 도시하는 것으로서, 도 7의 (a)는 표시장치의 확대 평면도, 도 7의 (b)는 신호 타이밍을 도시한다.
도 8은 본 발명의 또다른 실시예에 의한 표시장치를 도시하는 것으로서, 도 8의 (a)는 표시장치의 확대 평면도, 도 8의 (b)는 신호 타이밍을 도시한다.
도 9는 도 7 및 도 8의 실시예에 의한 효과를 설명하기 위한 도면이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

도 1 및 도 2는 본 발명이 적용될 수 있는 전체 구동 형태의 액정표시장치를 나타내며, 도 1은 전체 표시장치의 기능별 블록도를, 도 2는 패널 양측에 게이트 구동회로가 형성되는 구조를 도시한다.

도 1을 참조하면, 통상적인 액정표시장치는 다수의 화소(P)가 형성된 표시영역(16; Active Area; AA)을 포함하는 표시패널(10)과, 표시패널의 각 화소의 표시를 제어하기 위한 구동회로 등을 포함하는 인쇄회로기판(PCB)인 시스템보드(20)를 포함할 수 있다.

표시패널(10)은 통상 다수의 게이트 라인, 데이트 라인, 다수의 박막트랜지스터 등이 형성된 하부 기판으로서의 어레이 기판과, 칼라 필터와 블랙 매트릭스(BM) 등이 형성된 상부 기판으로서의 컬러필터 기판과, 그 사이에 주입되는 액정층 등으로 구성된다.

표시패널(10)에는 게이트 라인(GL) 및 데이터 라인(DL)의 교차 영역으로 정의되는 화소(Pixel)가 다수 형성되어 있다. 즉, 하부 어레이 기판에는 데이터 라인들(D1~Dm)과 게이트 라인들(G1~Gn)이 교차되고, 이들의 교차 구조에 의해 m × n(m,n은 양의정수) 개의 액정셀(Clc)을로 이루어지는 화소들이 매트릭스 형태로 형성되며, k(k는 양의 정수)개의 더미 라인들(미도시)이 더 형성될 수 있다.

액정셀(Clc)들 각각은 TFT, TFT에 접속된 화소전극(1), 및 스토리지 커패시터(Cst) 등을 포함한다. 액정셀(Clc)은 TFT를 통해 데이터전압을 충전하는 화소전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동되어 입사되는 빛의 투과량을 조정하여 화상 데이터(DATA_RGB)에 대응되는 표시화상을 구현한다.

한편, 표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 공통전극(2)은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성될 수 있다.

한편, 게이트 라인으로 게이트 출력신호(Vout)를 제공하기 위한 게이트 구동회로(13)는 게이트 인 패널(Gate-In-Panel; 이하 ‘GIP’라 함) 방식에 따른 TFT 어레이 공정을 통해 표시패널의 하부 기판 상에 직접 형성될 수 있다.

즉, 게이트 구동회로(13)는 표시패널(10)의 표시영역(16; AA) 바깥에 있는 비 표시영역(NAA)에 형성되며, 패널의 좌우(또는 상하) 양측에 대칭적으로 형성되는 구조일수 있으나 그에 한정되는 것은 아니다.

한편, 게이트 구동회로(13)에는 다수의 GIP 블록 또는 GIP 회로블록이 포함될 수 있으며, 각 GIP 블록은 각 게이트 라인에 연결되어 대응되는 게이트 라인으로 게이트 출력신호(Vouti)를 생성하여 제공하며, 본 명세서에서는 편의상 i번째 게이트 라인에 연결된 GIP 블록을 “GIP 블록 #i”로 표시한다.

도 1에서는 표시패널의 일측(좌측)에만 게이트 구동회로(13)가 형성되어 n개의 게이트 라인으로 게이트 출력신호를 제공하는 예를 도시하고 있으며, 도 2에는 표시 패널의 양측에 게이트 구동회로가 형성되는 예를 도시한다.

이 중에서, 표시패널 양측에 게이트 구동회로가 형성되는 도 2의 실시예에 대하여 더 상세하게 설명하면 다음과 같다.

즉, 도 2와 같이, 게이트 구동회로(13)는 기수 게이트라인들 (G1,G3,...,Gn-3,Gn-1)에 게이트신호를 순차적으로 공급하기 위한 제1 게이트 구동부(13A)와, 우수 게이트라인들(G2,G4,...,Gn-2,Gn)에 게이트신호를 순차적으로 공급하기 위한 제2 게이트 구동부(13B)를 포함할 수 있으며, 각 게이트 구동부는 각 게이트 라인별로 GIP 블록을 포함할 수 있다.

제1 게이트 구동부(13A)는 타이밍 컨트롤러(11)로부터 입력되는 기수 시작신호들(VST1,VST3)과 기수 클럭들(CLK1,CLK3,CLK5,CLK7)에 응답하여 동작한다. 기수 클럭들(CLK1,CLK3,CLK5,CLK7)은 액정셀의 TFT 구동에 적합하도록 레벨 쉬프터(미도시)를 통해 레벨이 쉬프팅 된 후 제1 게이트 구동부(13A)에 입력될 수 있다.

제2 게이트 구동부(13B)는 타이밍 컨트롤러(11)로부터 입력되는 우수 시작신호(VST2,VST4)와 우수 클럭들(CLK2,CLK4,CLK6,CLK8)에 응답하여 동작한다. 우수 클럭들(CLK2,CLK4,CLK6,CLK8)은 액정셀의 TFT 구동에 적합하도록 레벨 쉬프터(미도시)를 통해 레벨이 쉬프팅 된 후 제2 게이트 구동부(13B)에 입력될 수 있다.

또한, 전술한 예에서는 일측의 게이트 구동부 각각이 2개씩의 시작신호를 사용하는 것으로 설명하였으나, 경우에 따라서 1개씩의 시작신호만이 사용될 수도 있다.

본 명세서에서는 시작신호(Start Pulse)를 VST로 표시하기로 한다.

즉, 기수측 구동을 기준으로, 1, 3번째 GIP 블록에 각각 VST1, VST3가 입력되는 방식(5, 7 번째 GIP 블록은 각각 1, 3번째 GIP 블록의 출력을 시작신호로 사용함)으로 설명하였으나, 첫번째 GIP 블록(GIP 블록 #1)에만 VST1이 입력되는 방식(3 번째 이하의 GIP 블록은 전전 GIP 블록의 출력을 스타트 신호로서 사용)도 가능하다.

또한, 도 1과 같이 표시패널의 일측에만 게이트 구동회로가 형성되는 경우에는, 게이트 구동회로(13)는 GIP 블록 #1에서 GIP 블록 #N까지의 GIP 블록들이 배치되고, 하나의 시작신호인 VST가 최초 GIP 블록(GIP 블록 #1)으로 입력될 수 있다. 이러한 실시예에서, 총 8개 상을 가지는 CLK1 내지 CLK8이 사용될 수 있으며, 이러한 CLK1 내지 CLK8이 순차적으로 GIP 블록들에 입력될 수 있다.

한편, 시스템보드(20)는 연성회로기판(Flexible PCB; FPCB; 17) 또는 테이프 캐리어 패키지(Tape Carrier Package; TCP)를 통해 표시패널(10)와 연결될 수 있으며, 이러한 시스템 보드(20)는 타이밍 컨트롤러(11), 데이트 구동회로(12) 등을 포함하는 인쇄회로기판(PCB)의 형태로 구현될 수 있다.

타이밍 컨트롤러(11)는 T-Con이라고 표현될 수 있으며, 외부에서 입력되는 타이밍 신호(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(SDC)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생하여 각 구동회로로 제공하는 기능을 가진다.

타이밍 컨트롤러(11)가 데이터 구동회로(12)로 공급하는 데이터 제어신호(SDC)는 소스 시작신호(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함할 수 있다.

타이밍 컨트롤러(11)가 게이트 구동회로(13)로 공급하는 게이트 제어신호(GDC)는 적어도 하나 이상의 시작신호(VST)와 적어도 둘 이상의 클럭 신호들을 포함한다.

통상적으로 액티브 채널인 반도체층의 재료로 비정질 실리콘을 사용하는 TFT의 액정표시장치의 경우, 클럭신호(CLK)가 4 수평주기(H)의 ON 구간폭을 가지는 펄스로서, 8개의 클럭신호들(CLK1 ~ CLK8) 사용한다.

여기서 “H”로 표현되는 수평주기 또는 수평구간 주기는 프레임주파수와 게이트라인 개수를 곱한 값의 역수로 정의될 수 있다. 예를 들어, 만일 표시패널이 1920*1080의 해상도를 가지는 경우, 수평구간(H) 주기는 1/(60Hz*1080)인 15.4μs가 된다.

따라서, 위와 같이 4수평주기의 ON 구간폭을 가지는 8개의 클럭을 일반적으로 4H 8상 클럭이라 표현할 수 있으며, 이러한 8개의 클럭은 CLK1 내지 CLK8로 표현될 수 있다.

데이터 구동회로(12)는 D-IC라고 표현될 수 있으며, 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들 각각은 타이밍 컨트롤러(11)로부터의 데이터 제어신호(SDC)에 응답하여 타이밍 컨트롤러(11)로부터 입력되는 디지털 비디오 데이터(DATA_RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환하며, 그를 이용하여 데이터 출력신호를 생성해 데이터라인들(D1~Dm)에 공급한다.

도 3은 본 발명의 일 실시예에 의한 게이트 구동회로 주위의 신호 배선 배치를 도시한다.

도 3과 같이, 게이트 구동회로(13)의 일측에는 각종 신호배선들이 형성되는 신호입력부(Signal Input Area; SIA)가 배치될 수 있으며, 이러한 신호입력부에 포함되는 신호배선들로는 시작신호(VST) 배선, 클럭을 위한 클럭 배선(CLK1~CLK8) 등이 있다.

참고로, 도 3은 도 2와 같이 게이트 구동회로가 표시영역 양측에 형성되는 타입을 예시하며, 도 3에는 표시영역의 좌측에 기수 GIP 블록들(GIP 블록 #1,3,5….)이 배치되는 경우를 도시한다.

따라서, 도 3과 같이, 표시영역 좌측에는 시작신호(VST1, VST3) 배선(340)과, 4개의 기수 클럭 CLK1, CLK3, CLK5, CLK7 배선(350)이 형성되어 있다.

이러한 시작신호 배선(340) 및 클럭배선(350)들은 통상 게이트 전극 및 게이트 라인을 포함하는 게이트 금속패턴을 패터닝하는 과정에서 게이트 금속재료와 동일한 재료로 형성될 수 있으며, 데이터 라인과 평행한 방향으로 패널 상하에 걸쳐 길게 연장될 수 있다.

또한, 각 클럭배선을 해당되는 GIP 블록들과 연결하기 위한 클럭연결배선(352)이 형성되어 있는데, 이러한 클럭연결배선(352)는 클럭배선과는 상이한 층인 예를 들면 소스/드레인 금속층으로 형성되되, 일단은 클럭배선에 전기적으로 연결되어 있다.

이 때, 시작신호인 VST1, VST3 등은 신호입력부의 가장 바깥쪽에 형성되어 다른 배선들과의 간섭이 없는 시작신호 배선(340)을 통해 바로 최초 GIP 블록(GIP 블록 #1) 등으로 입력되는 반면, 클럭은 클럭배선(350)과 클럭연결배선(352)를 경유하여 해당되는 GIP 블록으로 입력된다.

그런데, 도 3의 확대도에서 도시한 바와 같이, 각 클럭배선(350) 및 클럭연결배선(352) 등의 교차 영역에서는 상하부의 금속패턴 사이에 게이트 전연막(Gate Insulator; GI) 등의 유전체가 형성되어 있기 때문에, 결과적으로 기생 커패시턴스 성분인 CCLK이 발생된다.

각 클럭배선은 수백~수천개의 GIP 블록으로 연결되어야 하므로, 위의 기생 커패시턴스 성분이 계속하여 누적함으로써 결과적으로 상당한 크기의 클럭배선 커패시턴스 성분을 형성하게 된다.

도 4는 도 3과 같은 표시장치의 신호 타이밍도이다.

도 4와 같이, 시작신호 VST1와 VST3가 생성되어 해당 GIP 블록으로 입력되며, 기수 클럭신호인 CLK1, CLK3, CLK5, CLK7이 각 해당 GIP 블록으로 입력될 수 있다.

이 때, 7번째 클럭인 CLK7에는 우측의 해당 클럭 ON 펄스 구간(CLK7) 이외에, 그에 앞서서 첫번째 게이트 출력신호의 안정을 위하여 VST3의 시작신호 펄스와 동기화되는 더미 클럭 펄스(DMY CLK7)가 형성된다.

즉, 첫번째 게이트 출력신호의 기준을 잡아주기 위하여, 시작신호 VST3의 On 펄스인 시작신호 펄스와 동일한 라이징 타이밍(Rising Timing), 펄스폭 및 폴링 타이밍(Falling Timing)을 가지는 더미 클럭 펄스(DMY CLK)가 클럭 신호 중 하나에 형성된다.

본 명세서에서는 이러한 더미 클럭 펄스를 “DMY CLK”로 표현하며, 이러한 더미 클럭 펄스는 도 3과 같이 게이트 구동부가 좌우(기수/우수)로 구분된 방식과 2개의 시작신호가 사용되는 방식에서는 3번째 시작신호인 VST3 펄스와 동기화되어 CLK7에 형성될 수 있다.(도 4의 (a) 참고)

또한, 도 4의 (b)와 같이, 표시영역 우측의 우수 게이트 구동회로 영역에서는, 더미 클럭 펄스가 4번째 시작신호인 VST4와 동기화되어 여덟번째 클럭인 CLK8에 형성될 수 있을 것이다.

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이와 같이, 본 명세서에서 정의하는 “더미 클럭 펄스”는 게이트 출력의 안정화를 위하여 시작신호 펄스와 동기화되도록 클럭 신호 중 하나에 형성되는 더미 펄스를 의미한다.

이러한, 더미 클럭 펄스(DMY CLK)는 이론적으로는 대응되는 시작신호(VST) 펄스와 완전히 동일한 펄스형태, 즉, 시작신호 펄스와 동일한 라이징 타이밍(Rising Timing), 펄스폭 및 폴링 타이밍(Falling Timing)을 가질 수 있다.

도 5는 클럭배선 커패시턴스에 의한 더미 클럭펄스의 지연 현상 및 그에 의한 전하 누설 현상을 도시한다.

도 3과 관련하여 앞서 설명한 바와 같이, 시작신호 배선에는 기생 커패시턴스 성분이 거의 발생하지 않는 반면, 클럭배선에는 상당한 양의 클럭배선 커패시턴스(CCLK)성분이 발생된다.

따라서, 시작신호 펄스는 장방형 펄스형태가 유지될 수 있으나, 그와 동기화되어야 하는 더미 클럭펄스에는 클럭배선 커패시턴스(CCLK)성분에 의한 펄스의 폴링 지연현상이 발생한다.

즉, 도 5의 (a)에 도시된 바와 같이, 시작신호 펄스(VST3)와 동일한 형태로 생성되어 제공되는 더미 클럭 펄스(DMY CLK7)이 실제 GIP 블록에 입력될 때에는 지연시간 d만큼의 딜레이가 발생하게 된다는 것이다.

도 5의 (a)와 같이, 시작신호 펄스 VST3는 폴링 시작 시점인 t0에 바로 OFF로 떨어지지만, 그에 동기화되어야 하는 더미 클럭펄스 DMY CLK7는 폴링 시작 시점인 t0에서 지연시간 d,만큼 지연되어 t0+d 시점에서야 완전히 폴링이 완료된다.

이 때, 해당 화소를 구동하는 스위칭 소자인 트랜지스터 중 하나인 T3C 트랜지스터에서는 소스측인 Q-노드가 전하가 충전된 HIGH 상태에서, 게이트에는 더미 클럭 펄스(DMY CLK)가 인가되고, 드레인측에는 시작신호 펄스(VST3)가 인가되어 있다.

이 상태에서, 이론적으로는 드레인측인 시작신호 펄스(VST3)와 게이트측인 더미 클럭 펄스(DMY CLK)가 동일한 시점에 폴링(falling)되어야 한다.

그러나, 실제로는 도 5의 (a)와 같이, 클럭배선 커패시턴스로 인하여 발생되는 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 지연시간 d 동안에는 드레인측인 시작신호 펄스(VST3)는 LOW로 떨어진 반면, 게이트측인 더미 클럭 펄스(DMY CLK)는 일정 전압을 유지하게 되어, 결과적으로 소스-드레인간의 채널이 열리게 된다.

따라서, 이 지연시간 동안에는 Q-노드에 있던 전하가 드레인측으로 흘러서 누설되는 현상이 발생된다.

즉, 도 5의 (c)와 같이, Q-노드 전압이 지연시간 d 동안 일정 정도 낮아지는 전하 누설이 발생되고, 그에 따라 해당되는 게이트 출력신호 Vout1의 파형 역시 일정 시간 Fd동안 지연되는 비정상 파형이 발생된다.

따라서, 게이트 출력신호 Vout의 폴링 지연 현상이 발생되고, 결과적으로 해당 화소가 어두워지는 현상이 발생한다.

특히, Z-인버전(Z-Inversion) 방식의 GIP 패널에서는 데이터 출력신호와 게이트 출력신호(Vout)의 불일치(Mismatch)되면서 2개의 픽셀이 동시에 ON되는 현상이 발생되며, 결과적으로 해당 게이트 라인의 화소만 어둡게 보이는 현상이 발생될 수 있다.

또한, 섭씨 60도 이상의 고온 또는 신호배선의 부하가 증가되는 경우 데이터 출력신호와 게이트 출력신호(Vout)의 불일치가 더욱 심화되어 화질에 결정적인 악영향을 초래할 수 있다.

이러한 현상은 GIP 스타트부의 비정상(Abnormal) 구동이라 표현될 수 있을 것이다.

한편, 최근 모바일 기기 등과 같이 소형 디스플레이를 위하여 각 GIP 블록이 7개 이하의 트랜지스터로 구성되는 심플 로직 회로(Simple Logic Circuit; SLC)의 표시패널이 개발되고 있다.

이러한 SLC GIP 방식은 내로우 배젤(Narrow Bezel)을 위해서 유용하게 사용될 수 있는데, 휴대폰 등과 같이 소형 표시패널에서는 신호배선이 크지 않고 따라서 클럭배선 커패시턴스 성부도 크지 않아서 전술한 바와 같은 GIP 스타트부 비정상 구동 현상이 크게 발생하지 않는다.

그러나, 태블릿 PC 등과 같이 표시패널의 크기가 커지는 경우, 신호배선의 부하 및 그에 따른 기생 커패시턴스의 크기도 커지므로 전술한 바와 같은 GIP 스타트부 비정상 구동 현상이 화질 불량에 큰 원인이 될 수 있다.

이러한 문제를 해결하기 위하여, 본 발명의 실시예에서는 게이트 출력신호의 안정화를 위하여 시작신호 펄스와 동기화되는 더미 클럭 펄스가 포함되는 클럭신호를 이용하는 GIP 구동 타입의 표시장치에서, 시작신호의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 그보다 더 늦도록 시작신호를 생성하여 게이트 구동부로 제공하는 것을 특징으로 한다.

그 구체적인 실시예로서, 시작신호 및 클럭신호 등을 생성하여 제공하는 타이밍 모듈이 데이터 구동부 또는 데이터 구동회로(D-IC) 내부에 포함되는 소위 TMIC(Timing Module In Chip) 방식의 표시장치에서는, 구동회로부가 시작신호 펄스 파형을 임의로 생성할 수 있으므로, 시작신호의 펄스폭을 더미 클럭 펄스보다 더 크도록 시작신호를 생성하여 제공할 수 있다. 즉, TMIC 타입의 실시예에서는, 시작신호의 폴링 시작시점이 더미 클럭 펄스의 시작시점보다 더 늦도록 시작신호 펄스를 생성하여 제공하는 것이다.

또한, 다른 실시예에서는, 시작신호 및 클럭신호 등을 생성하여 제공하는 표시패널로 직접 제공하는 타이밍 컨트롤러가 있는 표시장치에서는 시작신호의 파형을 조절하기 어렵기 때문에, 구동회로부에 포함된 타이밍 컨트롤러에서 연장되는 시작신호 연결배선 중간에 소정의 커패시턴스 성분을 가지는 시작신호 커패시터 소자를 회로적으로 배치할 수 있다.

이러한 실시예에서는, 시작신호의 파형은 그대로 두되, 해당 클럭신호 배선의 기생 커패시턴스에 비례하는 전기적 커패시터 소자를 시작신호 연결배선 중간에 배치함으로써, 시작신호 펄스에도 더미 클럭 펄스와 대응되는 지연을 의도적으로 생성하도록 하는 것이다.

아래에서는 도 6 내지 9를 참로고 본 발명의 여러 실시예에 대하여 설명한다.

도 6은 본 발명의 일 실시예에 의한 표시장치를 도시한다.

도 6에 의한 표시장치는 크게 표시패널(610)과 연성 회로기판(FPCB) 등을 통해서 표시패널에 접속 실장되어 표시패널을 구동하는 구동 회로부(620)를 포함하며, 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하되, 구동회로부는 더미 클럭 펄스의 폴링 타이밍이 상기 시작신호의 폴링 타이밍과 동일하거나 더 늦도록 상기 시작신호를 생성하여 출력할 수 있다.

더 구체적으로 살펴보면, 우선 표시패널은 게이트 라인(GL), 데이터 라인(DL)의 교차영역으로 정의되는 다수의 화소(P)를 포함하는 표시영역(611)과, 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부(613)가 형성되는 비표시 영역이 형성되어 있다.

또한, 구동회로부(620)는 연성 회로기판(FPCB) 또는 테이프 캐리어 패키지(Tape Carrier Package; TCP) 등을 통해서 표시패널에 접속 실장되며, 더미 클럭 펄스의 폴링 타이밍이 상기 시작신호의 폴링 타이밍과 동일하거나 더 늦도록 상기 시작신호를 생성하여 출력하는 기능을 수행한다.

한편, 구동회로부(620)는 클럭신호 등의 GIP 펄스를 생성하여 표시패널의 각종 신호배선으로 제공하는 타이밍 컨트롤러가 데이터 구동회로(D-IC)와 별도로 형성되는 제1방식과, 각종 GIP 펄스들을 생성하는 타이밍 모듈(Timing Module; TM)이 데이터 구동회로 칩 내부에 있는 제2방식으로 구현될 수 있다.

이 때, 제1방식에서, 데이터 구동회로(D-IC)는 사용자가 소프트웨어적인 방법으로 임의로 최적화 할 수 있으나, 타이밍 컨트롤러가 생성하여 출력하는 GIP 펄스를 임의로 변경하기는 힘들다.

따라서, 제1방식에서는 타이밍 컨트롤러가 생성하는 시작신호 펄스(VST)는 그대로 두되, 구동회로부의 일정 부분에 별도의 시작신호 커패시터 소자를 배치함으로써, 게이트 구동부로 입력되는 시작신호 펄스를 의도적으로 지연시킴으로써, 시작신호 펄스의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦도록 제어하는 것이다.

한편, 타이밍 모듈(Timing Module; TM)이 데이터 구동회로 칩 내부에 있는 제2방식은 TMIC(Timing Module In Chip)으로 표현될 수도 있으며, 데이터 구동회로 칩 내부에 GIP 펄스를 생성하는 타이밍 모듈이 포함되어 있기 때문에, 타이밍 모듈을 제어하여 시작신호 펄스의 형태를 임의로 조절할 수 있다.

따라서, 제2방식에서는 데이터 구동부가 타이밍 모듈을 제어함으로써, 더미 클럭 펄스의 폴링 시작 시점이 상기 시작신호 펄스의 폴링 시작 시점보다 늦도록 상기 시작신호 펄스를 생성한다.

아래에서는 이러한 제1방식 및 제2방식에 의한 실시예를 각각 도 7 및 도 8을 참고로 더 상세하게 설명한다.

도 7은 본 발명의 다른 실시예에 의한 표시장치를 도시하는 것으로서, 도 7의 (a)는 표시장치의 확대 평면도, 도 7의 (b)는 신호 타이밍을 도시한다.

도 7의 실시예는 전술한 제1방식에 대응되는 것으로서, 각종 신호 펄스를 생성하는 타이밍 컨트롤러가 데이터 구동부 또는 데이터 구동회로와 별도로 형성되는 경우이다.

도 7의 실시예에 의한 표시장치는 표시패널(710) 및 구동회로부(720)로 구성되며, 구동회로부(720)는 연성회로기판(FPCB; 760)등을 통해서 표시패널에 장착되어 표시패널의 게이트 구동부(713)으로 각종 신호(게이트 제어신호 등)를 제공하고 데이터 라인으로 데이터 출력신호를 제공하는 기능을 한다.

더 구체적으로, 표시패널(710)은 게이트 라인(GL), 데이터 라인(DL)의 교차영역으로 정의되는 다수의 화소(P)를 포함하는 표시영역(711)과, 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부(713)가 형성되는 비표시 영역을 포함한다.

구동회로부(720)는 게이트 구동부에 인가되는 각종 게이트 제어신호, 예를 들면, 시작신호(VST), 클럭신호(CLK)를 생성하여 출력하는 위한 타이밍 컨트롤러(722)와, 데이터 라인 구동신호를 생성하여 각 데이터 라인에 제공하는 데이터 구동부(724; D-IC)를 포함한다.

이러한 구동회로부(720)는 하드웨어적으로 여러 전기적 소자를 포함하는 인쇄회로기판(PCB) 형태로 구현될 수 있다.

또한, 도 7의 표시장치에서는, 게이트 구동부로 제공되는 여러 클럭신호 중 특정한 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스(DMY CLK)를 포함할 수 있다.

또한, 게이트 구동부가 표시영역 좌우에 배치되는 기수 게이트 구동부 및 우수 게이트 구동부를 포함하는 경우에는, 제1클럭신호는 기수 게이트 구동부측에 입력되는 제3 시작신호의 시작신호 펄스(VST3)와 동기화되는 더미 클럭신호(DMY CLK7)를 포함하는 제7 클럭신호(CLK7)가 되거나, 또는 우수 게이트 구동부측에 입력되는 제4 시작신호의 시작신호 펄스(VST4)와 동기화되는 더미 클럭신호(DMY CLK8)를 포함하는 제8클럭신호(CLK8)가 될 수 있다.

이러한 더미 클럭 펄스는 최초의 게이트 라인에 입력되는 게이트 출력신호의 안정화를 위하여 사용되는 것으로서, 제1시작신호(VST 또는 VST1) 또는 제3시작신호(VST3)와 동기화되는 더미 클럭 펄스의 경우에는 첫번째 게이트 출력신호(Vout1)의 안정화를 위하여 사용되고, 제4시작신호(VST4)와 동기화되는 더미 클럭 펄스의 경우에는 두번째 게이트 출력신호(Vout2)의 안정화를 위하여 사용될 수 있다.

한편, 타이밍 컨트롤러(722)에서 연장되어 나와서 표시패널의 시작신호 배선(730)으로 연결되는 시작신호 연결배선(730’)이 형성되어 있으며, 이러한 시작신호 연결배선(730’)의 일부분에 전기적 소자로서의 시작신호 커패시터 소자(735) CVST가 배치된다.

이러한 시작신호 커패시터 소자(735)는 일정한 크기의 정전용량 값을 가지는 커패시터로서, 그 정전용량 값을 시작신호 커패시턴스 성분으로 표현할 수 있다.

이러한 시작신호 커패시턴스 성분은 표시패널(710)에 형성된 제1클럭신호와 관련하여 발생되는 클럭배선 커패시턴스 성분 CCLK과 비례하는 값을 가질 수 있다.

즉, 더미 클럭 펄스가 포함되는 클럭신호 배선에서 발생되는 기생 커패시턴스인 클럭배선 커패시턴스 성분과 대응되는 커패시턴스 값을 가지는 커패시터 소자를 시작신호 연결배선(730’)에 배치함으로써, 타이밍 컨트롤러(722)에서 생성된 시작신호 펄스를 의도적으로 지연시켜서 결과적으로 더미 클럭 펄스와 동일하거나 그보다 더 늦은 폴링 타이밍을 가지도록 하는 것이다.

도 7의 (b)는 이러한 시작신호 커패시터 소자(735) CVST를 사용하는 경우, 게이트 구동부(713)으로 입력되는 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 타이밍을 도시한다.

도 7의 실시예에서는, 게이트 구동부로 입력되는 시작신호 펄스(VST)는 폴링 시작 시점(Fst0)은 더미 클럭 펄스(DMY CLK)의 폴링 시작 시점과 동일하며, 시작신호의 폴링 동안 d’만큼의 지연이 발생한다.

이러한 시작신호 펄스의 폴링 지연량 d’는 더미 클럭 펄스의 폴링 지연량 d와 동일하거나 d보다 더 클 수 있다.

즉, 시작신호 연결배선(730’)에 시작신호 커패시터 소자(735)를 배치함으로써, 타이밍 컨트롤러(722)로부터 출력된 시작신호 펄스의 폴링 타이밍을 의도적으로 지연시켜 더미 클럭 펄스의 폴링 타이밍과 동일하거나 그보다 더 늦도록 함으로써, 앞에서 설명한 전하 누설 현상과 그에 따른 화질 불량을 방지하는 것이다.

이와 같이, 도 7의 실시예에서는, 타이밍 컨트롤러(722) 구조를 변경하지 않고서도 구동회로부(720)의 회로설계만으로도 게이트 구동부로 입력되는 시작신호 펄스의 폴링 타이밍을 적절히 제어할 수 있다.

도 8은 본 발명의 또다른 실시예에 의한 표시장치를 도시하는 것으로서, 도 8의 (a)는 표시장치의 확대 평면도, 도 8의 (b)는 신호 타이밍을 도시한다.

도 8의 실시예는 전술한 제2방식에 대응되는 것으로서, 각종 신호 펄스를 생성하는 타이밍 모듈이 데이터 구동부 또는 데이터 구동회로(D-IC)의 칩 내부에 형성되는 경우이다.

도 8의 실시예에 의한 표시장치는, 도 7의 경우와 마찬가지로 표시패널(810) 및 구동회로부(820)로 구성되며, 구동회로부(820)는 연성회로기판(FPCB; 860)등을 통해서 표시패널에 장착되어 표시패널의 게이트 구동부(813)으로 각종 신호(게이트 제어신호 등)를 제공하고 데이터 라인으로 데이터 출력신호를 제공하는 기능을 한다.

표시패널(810)의 구조는 도 7의 실시예와 동일하며, 중복을 피하기 위하여 상세한 설명은 생략한다.

도 8의 실시예에 의한 구동회로부(820)는 게이트 구동부에 인가되는 각종 게이트 제어신호, 예를 들면, 시작신호(VST), 클럭신호(CLK)를 생성하여 출력하는 위한 타이밍 모듈(824’)이 내장된 단일 칩 형태의 데이터 구동부(824; D-IC)를 포함한다.

도 8의 구동회로부(820)는 하드웨어적으로 여러 전기적 소자를 포함하는 인쇄회로기판(PCB) 형태로 구현될 수 있다.

한편, 도7의 실시예와 마찬가지로, 도 8의 실시예에서도, 여러 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며, 더미 클럭 펄스와 시작신호 펄스의 구성은 도 7의 실시예와 동일하므로 상세한 설명은 생략한다.

도 8의 실시예에 의한 데이터 구동부(824; D-IC)는 내부에 타이밍 모듈(824)을 내장한 소위 TMIC 타입으로서, 타이밍 모듈(824’)을 소프트웨어적으로 제어하여 각종 신호 펄스의 파형(펄스폭)을 임의로 조절할 수 있다.

따라서, 도 8의 실시예에서는, 데이터 구동부(824)가 타이밍 모듈(824’)을 제어함으로써, 시작신호 펄스의 폴링 시작 시점이 더미 클럭 펄스의 폴링 시작 시점보다 늦도록 시작신호 펄스를 생성하여 출력하며, 출력된 클럭신호(CLK) 및 시작신호(VST) 각각 표시패널의 클럭신호 배선(840) 및 시작신호 배선(830)을 통해서 게이트 구동부(813)으로 입력된다.

도 8의 실시예에서의 시작신호 펄스(VST)는, 도 8의 (b)와 같이, 폴링 시작 시점 Fst1이 더미 클럭 펄스(DMY CLK)의 폴링 시작 시점 Fst0보다 늦은 파형을 가진다. 이 때, 시작신호 펄스의 폴링 시작 시점 Fst1과 더미 클럭 펄스의 폴링 시작 시점 Fst0 사이의 차이를 폴링 시작시점 편차량 d”로 표현할 수 있다.

즉, 시작신호 펄스는 더미 클럭 펄스보다 펄스폭이 폴링 시작시점 편차량 d”만큼 더 크게 된다.

이 때, 폴링 시작시점 편차량 d”는 클럭신호 커패시턴스 성분에 의하여 더미 클럭 신호에 발생하는 더미 클럭 신호의 폴링 지연량 d와 동일하거나 그보다 더 큰 것이 바람직하다.

이상과 같이, 도 8의 실시예에서는 데이터 구동회로(D-IC) 내부에 타이밍 모듈이 내장되어 있어서 각종 GIP 펄스 파형을 임의로 조절 가능한 경우, 시작신호 펄스의 폴링 시작 시점을 더미 클럭 펄스의 폴링 지연량보다 더 크도록 시작신호 펄스의 펄스 파형(펄스폭)을 조절하는 것이다.

도 9는 도 7 및 도 8의 실시예에 의한 효과를 설명하기 위한 도면이다.

도 9의 (a)는 도 7의 실시예에 대응되는 것으로서, 실선은 도 7의 실시예에 의한 시작신호 커패시터 소자(735)가 사용된 경우의 게이트 출력신호 파형이고, 파선은 시작신호 커패시터 소자 CVST가 사용되지 않은 경우의 게이트 출력신호 파형을 도시한다.

즉, 시작신호 커패시터 소자 CVST가 사용되지 않은 경우에는 앞서 설명한 바와 같이, 클럭배선에서 발생되는 기생 커패시터 성분 CCLK에 의하여 더미 클럭 펄스는 폴링 타이밍이 지연되는 반면, 시작신호 펄스는 지연이 되지 않으며, 그에 따라 폴링 타이밍의 지연시간 동안 전하 누설이 발생되고, 결과적으로 도 9의 (a)에 파선으로 표시한 바와 같이 게이트 출력신호 파형(Vout) 역시 비정상적인 형태를 가진다.

한편, 시작신호 커패시터 소자 CVST가 사용되면, 시작신호 펄스의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦어짐으로써, 전술한 전하 누설 현상이 발생하지 않고, 그에 따라 게이트 출력신호 파형 역시 정상적인 형태를 유지한다. (도 9의 (a)의 실선 부분)

따라서, GIP 스타트부의 비정상 구동에 의한 화질 불량 문제를 해결할 수 있게 되는 것이다.

도 9의 (b)는 도 8의 실시예에 대응되는 것으로서, 실선은 도 8의 실시예와 같이 데이터 구동회로(D-IC)에 의하여 시작신호 펄스의 파형(펄스폭)을 변화시켜 시작신호 펄스의 폴링 시작시점이 더미 클럭 펄스의 폴링 지연시점보다 나중에 형성되도록 한 경우의 게이트 출력신호 파형이고, 파선은 시작신호 펄스 파형을 변화하지 않은 경우의 게이트 출력신호 파형을 도시한다.

즉, 시작신호 펄스의 폴링 시작시점을 늦추지 않은 경우에는, 클럭배선에서 발생되는 기생 커패시터 성분 CCLK에 의하여 더미 클럭 펄스는 폴링 타이밍이 지연되는 반면, 시작신호 펄스는 지연이 되지 않으며, 그에 따라 폴링 타이밍의 지연시간 동안 전하 누설이 발생되고, 결과적으로 도 9의 (b)에 파선으로 표시한 바와 같이 게이트 출력신호 파형(Vout) 역시 비정상적인 형태를 가진다.

한편, 시작신호 펄스의 폴링 시작시점이 더미 클럭 펄스의 폴링 지연시점보다 나중에 형성되도록 시작신호 펄스의 펄스폭을 변화시키면, 시작신호 펄스의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦어짐으로써, 전술한 전하 누설 현상이 발생하지 않고, 그에 따라 게이트 출력신호 파형 역시 정상적인 형태를 유지한다. (도 9의 (b)의 실선 부분)

따라서, GIP 스타트부의 비정상 구동에 의한 화질 불량 문제를 해결할 수 있게 되는 것이다.

이상과 같이, 게이트 출력신호의 안정화를 위하여 시작신호 펄스와 동기화되는 더미 클럭 펄스가 포함되는 클럭신호를 이용하는 GIP 구동 타입의 표시장치에서, 시작신호의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 그보다 더 늦도록 시작신호를 생성하여 제공함으로써, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있다.

더 구체적으로는, 시작신호 펄스(VST)의 폴링 시작 시점이 더미 클럭 펄스(DMY CLK)의 폴링 시작 시점보다 더 늦도록 시작신호 펄스의 파형(펄스폭)을 변화시켜 제공함으로써, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있다.

또한, 타이밍 컨트롤러에서 어레이 기판상으로 입력되는 시작신호 연결배선 중간에 시작신호 커패시터(Cvst) 소자를 배치함으로써, 시작신호 펄스(VST)의 폴링 타이밍을 더미 클럭 펄스(DMY CLK)의 폴링 타이밍과 최대한 일치시켜, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 효과가 있다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

610, 710, 810 : 표시패널 611, 711, 811 : 표시영역
613, 713, 813 : 게이트 구동부(GIP) 620, 720, 820 : 구동회로부(PCB)
722 : 타이밍 컨트롤러 724, 824 : 데이트 구동회로(D-IC)
730 : 시작신호 배선 730’ : 시작신호 연결배선 735 : 시작신호 캐패시터(Cvst) 824’ : 타이밍 모듈

Claims (11)

1. 게이트 라인, 데이터 라인의 교차영역으로 정의되는 다수의 화소를 포함하는 표시영역과, 상기 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부가 형성되는 비표시 영역이 있는 표시패널;
   상기 게이트 구동부에 인가되는 시작신호, 클럭신호를 생성하여 출력하기 위한 타이밍 컨트롤러와, 데이터 라인을 구동신호를 생성하여 각 데이터 라인에 제공하는 데이터 구동부를 구비하되, 상기 시작신호가 전달되는 시작신호 배선이 형성된 영역에는 금속 배선 성분이 중첩되지 않고, 상기 클럭신호가 전달되는 클럭신호 배선이 형성된 영역에는 금속 배선 성분이 중첩되는 구동회로 기판을 포함하며,
   상기 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며,
   상기 타이밍 컨트롤러로부터 연장되어 상기 표시패널의 시작신호 배선으로 연결되는 시작신호 연결배선의 중간 영역에, 상기 시작신호 펄스의 폴링 타이밍을 지연시킴으로써 상기 시작신호 펄스의 폴링 타이밍과 상기 더미 클럭 펄스의 폴링 타이밍의 불일치를 감소시키기 위한 커패시턴스 성분을 가지는 시작신호 커패시터 소자를 배치하는 것을 특징으로 하는 표시장치.
2. 제1항에 있어서,
   상기 시작신호 커패시터 소자에 의하여, 상기 게이트 구동부로 입력되는 상기 시작신호 펄스의 폴링 타이밍이 상기 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦게 되는 것을 특징으로 하는 표시장치.
3. 제2항에 있어서,
   시작신호 커패시턴스 성분은 상기 표시패널에 형성된 제1클럭신호를 위한 배선과 관련하여 발생되는 클럭배선 커패시턴스 성분과 비례하는 것을 특징으로 하는 표시장치.
4. 제2항에 있어서,
   상기 시작신호 커패시터 소자에 의하여, 상기 시작신호 펄스의 폴링 시작시점은 상기 더미 클럭 펄스의 폴링 시작 시점과 동일하되, 상기 시작 신호 펄스의 폴링 지연량(d’)이 상기 더미 클럭 펄스의 폴링 지연량(d)과 동일하거나 더 큰 것을 특징으로 하는 표시장치.
   
5. 제1항에 있어서,
   상기 게이트 구동부는 표시영역 좌우에 배치되는 기수 게이트 구동부 및 우수 게이트 구동부를 포함하며,
   상기 제1클럭신호는 기수 게이트 구동부측에 입력되는 제3 시작신호의 시작신호 펄스(VST3) 또는 우수 게이트 구동부측에 입력되는 제4 시작신호의 시작신호 펄스(VST4) 와 동기화되는 더미 클럭신호(DMY CLK7 or 8)를 포함하는 제7 클럭신호(CLK7) 또는 제8클럭신호(CLK8)인 것을 특징으로 하는 표시장치.
6. 제1항에 있어서,
   상기 더미 클럭 펄스는 최초의 게이트 라인에 입력되는 게이트 출력신호의 안정화를 위하여 사용되는 것을 특징으로 하는 표시장치.
7. 게이트 라인, 데이터 라인의 교차영역으로 정의되는 다수의 화소를 포함하는 표시영역과, 상기 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부가 형성되는 비표시 영역이 있는 표시패널;
   상기 데이터 라인의 구동신호를 생성하여 각 데이터 라인에 제공하되, 상기 게이트 구동부에 인가될 시작신호 및 클럭신호를 생성하는 타이밍 모듈을 구비하되, 상기 시작신호가 전달되는 시작신호 배선이 형성된 영역에는 금속 배선 성분이 중첩되지 않고, 상기 클럭신호가 전달되는 클럭신호 배선이 형성된 영역에는 금속 배선 성분이 중첩되는 데이터 구동부;를 포함하며,
   상기 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며,
   상기 데이터 구동부는 상기 타이밍 모듈을 제어함으로써, 상기 시작신호 펄스의 폴링 시작 시점이 상기 더미 클럭 펄스의 폴링 시작 시점보다 늦도록 상기 시작신호 펄스를 지연시킴으로써, 상기 시작신호 펄스의 폴링 타이밍과 상기 더미 클럭 펄스의 폴링 타이밍의 불일치를 감소시키는 것을 특징으로 하는 표시장치.
8. 제7항에 있어서,
   상기 시작신호 펄스의 폴링 시작 시점과 더미 클럭 펄스 폴링 시작 시점의 차이인 폴링 시작시점 편차량 d”은 상기 더미 클럭 펄스의 폴링 지연량 d와 동일하거나 그보다 더 큰 것을 특징으로 하는 표시장치.
   
9. 제7항에 있어서,
   상기 게이트 구동부는 표시영역 좌우에 배치되는 기수 게이트 구동부 및 우수 게이트 구동부를 포함하며,
   상기 제1클럭신호는 기수 게이트 구동부측에 입력되는 제3 시작신호의 시작신호 펄스(VST3) 또는 우수 게이트 구동부측에 입력되는 제4 시작신호의 시작신호 펄스(VST4) 와 동기화되는 더미 클럭신호(DMY CLK7 or 8)를 포함하는 제7 클럭신호(CLK7) 또는 제8클럭신호(CLK8)인 것을 특징으로 하는 표시장치.
10. 게이트 라인, 데이터 라인의 교차영역으로 정의되는 다수의 화소를 포함하는 표시영역과, 상기 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부가 형성되는 비표시 영역이 있는 표시패널;
    상기 표시패널에 접속 실장되며, 상기 게이트 구동부에 인가되는 시작신호, 클럭신호를 생성하여 출력하기 위한 타이밍 컨트롤러를 구비하되, 상기 시작신호가 전달되는 시작신호 배선이 형성된 영역에는 금속 배선 성분이 중첩되지 않고, 상기 클럭신호가 전달되는 클럭신호 배선이 형성된 영역에는 금속 배선 성분이 중첩되는 구동회로부를 포함하며,
    상기 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며,
    상기 구동회로부는 상기 시작신호의 폴링 타이밍이 상기 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦도록 상기 시작신호 펄스를 지연시킴으로써, 상기 시작신호 펄스의 폴링 타이밍과 상기 더미 클럭 펄스의 폴링 타이밍의 불일치를 감소시키는 것을 특징으로 하는 표시장치.
11. 제10항에 있어서,
    상기 더미 클럭 펄스는 최초의 게이트 라인에 입력되는 게이트 출력신호의 안정화를 위하여 사용되는 것을 특징으로 하는 표시장치.

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