JP4942405B2 - 表示装置用シフトレジスタ及びこれを含む表示装置 - Google Patents
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Description
このようなデュアル表示装置は、内部に装着される主表示板部、外部に装着される副表示板部、外部からの入力信号を伝達する配線が具備された駆動可撓性印刷回路膜(flexible printed circuit film、FPC)、主表示板部と副表示板部とを連結する補助FPC及びこれらを制御するための統合チップ(integrated chip)を含む。
ゲート駆動部は、実質的にシフトレジスタとして互いに接続されていて、一列に配列されている複数のステージを含み、第1ステージが走査開始信号の印加を受けてゲート出力を送出すると同時に、次のステージにキャリー出力(carry output)を送出して順にゲート出力を生成する。
前記各ステージ群の第1ステージに前記走査開始信号を入力するように構成でき、前記走査開始信号は、上に隣接したステージ群の最後のステージの出力と同期して入力することができる。
前記各ステージは、前記第1クロック端子に接続されている第1端子、第1接続点に接続されている第2端子及び前記出力端子に接続されている第3端子を有する第1スイッチング素子と、前記セット端子に共通に接続されている第1及び第2端子と、前記第1接続点に接続されている第3端子を有する第2スイッチング素子と、前記第1接続点に接続されている第1端子、前記リセット端子に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第3スイッチング素子と、前記第1接続点に接続されている第1端子、第2接続点に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第4スイッチング素子と、前記出力端子に接続されている第1端子、前記第2接続点に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第5スイッチング素子と、前記出力端子に接続されている第1端子、前記第2クロック端子に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第6スイッチング素子と、前記第2接続点に接続されている第1端子、前記第1接続点に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第7スイッチング素子と、前記第1クロック端子と前記第2接続点との間に接続されている第1キャパシタと、前記第1接続点と前記出力端子との間に接続されている第2キャパシタとを含むように構成できる。
本発明の1つの特徴による表示装置は、スイッチング素子を各々含む複数の画素と、前記スイッチング素子にそれぞれ接続されている複数の信号線をそれぞれ含む少なくとも2つの表示領域、及び互いに接続されていて、順に出力信号を生成して前記表示領域のうちの1つに属する信号線に印加する複数のステージをそれぞれ含む少なくとも2つのステージ群を含むシフトレジスタを含む。
前記走査開始信号は、上に隣接したステージ群の最後のステージの出力と同期して入力されるように構成できる。
前記各ステージは、前記第1クロック端子に接続されている第1端子、第1接続点に接続されている第2端子及び前記出力端子に接続されている第3端子を有する第1トランジスタと、前記セット端子に共通に接続されている第1及び第2端子と、前記第1接続点に接続されている第3端子を有する第2トランジスタと、前記第1接続点に接続されている第1端子、前記リセット端子に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第3トランジスタと、前記第1接続点に接続されている第1端子、第2接続点に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第4トランジスタと、前記出力端子に接続されている第1端子、前記第2接続点に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第5トランジスタと、前記出力端子に接続されている第1端子、前記第2クロック端子に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第6トランジスタと、前記第2接続点に接続されている第1端子、前記第1接続点に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有するトランジスタと、前記第1クロック端子と前記第2接続点との間に接続されている第1キャパシタと、前記第1接続点と前記出力端子との間に接続されている第2キャパシタとを含む構成とすることができる。
一方、前記表示装置は互いに異なる時間に出力される複数の走査開始信号を生成する回路部をさらに含むことができ、前記走査開始信号の一部は前記ステージ群の最後のステージの出力に同期して入力されるように構成できる。
また、前記表示装置は前記表示領域を有する表示板部をさらに含み、前記シフトレジスタは前記表示板部に集積することができる。
図面において、いろいろな層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似する部分については同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“すぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上”にあるとする時には、中間に他の部分がないことを意味する。
図1は本発明の一実施形態による液晶表示装置の概略図であり、図2は本発明の一実施形態による液晶表示装置のブロック図であり、図3は本発明の一実施形態による液晶表示装置の1つの画素に対する等価回路図である。
図1に示すように、本発明の一実施形態による表示装置は、主表示板部300Mと副表示板部300S、主表示板部300Mに付着されたFPC(flexible printed circuit film)650、主表示板部300Mと副表示板部300Sとの間に付着された補助FPC680及び表示板部300M上に装着された統合チップ700を含む。
各表示板部300M、300Sは、画面をなす表示領域310M、310Sと周辺領域320M、320Sとを含み、周辺領域320M、320Sには光を遮断するための遮光層(図示せず)(“ブラックマトリックス”)を設けることができる。FPC650及び補助FPC680は、この遮光領域320M、320Sに付着されている。
上部表示板200は下部表示板100より大きさが小さくて下部表示板100の一部領域が露出され、この領域にデータ線D1〜Dmが延長されてデータ駆動部500と接続される。ゲート線G1〜Gnは、また、周辺領域320M、320Sによって覆われた領域に延長され、ゲート駆動部400M、400Sと接続される。
各画素PX、例えば、i番目(i=1、2、n)ゲート線Giとj番目(j=1、2、m)データ線Djに接続された画素PXは、信号線Gi、Djに接続されたスイッチング素子Qと、これに接続された液晶キャパシタ(liquid crystal capacitor)CLC及びストレージキャパシタ(storage capacitor)CSTとを含む。ストレージキャパシタCSTは必要に応じて省略できる。
液晶キャパシタCLCは、下部表示板100の画素電極191と上部表示板200の共通電極270を2つの端子とし、2つの電極191、270の間の液晶層3は誘電体として機能する。画素電極191はスイッチング素子Qと接続され、共通電極270は上部表示板200の全面に形成されており、共通電圧Vcomの印加を受ける。図3に示す例とは異なり、共通電極270を下部表示板100に設けることもでき、この時には2つの電極191、270のうちの少なくとも1つを線状または棒状に構成することができる。
階調電圧生成部800は、画素PXの透過率と係わる2組の階調電圧集合(または基準階調電圧集合)を生成する。2組のうちの1組は共通電圧Vcomに対して正の値を有し、他の1組は負の値を有する。
統合チップ700は、連結部660とFPC650に設けられた信号線を通じて外部の信号を受信し、処理した信号を主表示板部300Mの周辺領域320Mと補助FPC680に設けられた配線を通じて主表示板部300M及び副表示板部300Sに供給することによってこれらを制御し、図2に示した階調電圧生成部800、データ駆動部500及び信号制御部600などを含む。
信号制御部600は、外部のグラフィック制御器(図示せず)から入力映像信号R、G、B及びその表示を制御する入力制御信号を受信する。入力制御信号の例としては、垂直同期信号Vsyncと水平同期信号Hsync、メインクロックMCLK、データイネーブル信号DEなどがある。
データ制御信号CONT2は、1つの行の画素PXに対する映像データの伝送開始を知らせる水平同期開始信号STH、データ線D1〜Dmにデータ信号の印加を指示するロード信号LOAD及びデータクロック信号HCLKを含む。データ制御信号CONT2は、また、共通電圧Vcomに対するデータ信号の電圧極性(以下、“共通電圧に対するデータ信号の電圧極性”を略して、“データ信号の極性"と言う)を反転させる反転信号RVSをさらに含む構成とすることができる。
ゲート駆動部400は、信号制御部600からのゲート制御信号CONT1によってゲートオン電圧Vonをゲート線G1〜Gnに印加し、このゲート線G1〜Gnに接続されたスイッチング素子Qを導通させる。このことにより、データ線D1〜Dmに印加されたデータ信号が導通したスイッチング素子Qを通じて該当画素PXに印加される。
1水平周期(“1H”とも言い、水平同期信号Hsync及びデータイネーブル信号DEの一周期と同一である)を単位としてこのような過程を繰り返すことによって、全てのゲート線G1〜Gnに対し順にゲートオン電圧Vonを印加し、全ての画素PXにデータ信号を印加して1フレームの映像を表示する。
図4は本発明の一実施形態による液晶表示装置の部分駆動の一例であり、図5は本発明の一実施形態によるゲート駆動部のブロック図である。図6は図5に示したゲート駆動部用シフトレジスタのj番目ステージの回路図の一例であり、図7は図5に示したゲート駆動部の信号波形図である。
以下、画面全体を駆動する全体駆動だけでなく、部分的に駆動できる部分駆動を行う表示装置の駆動装置について説明する。
各ステージ、例えば、j番目ステージSTjのセット端子Sには前段ステージST(j−1)のゲート出力、つまり、前段ゲート出力Gout(j−1)が、リセット端子Rには後段ステージST(j+1)のゲート出力、つまり、後段ゲート出力Gout(j+1)が入力され、クロック端子CK1、CK2にはクロック信号CLK1、CLK2が入力され、ゲート電圧端子GVにはゲートオフ電圧Voffが入力される。ゲート出力端子OUTはゲート出力Gout(j)を送出する。
トランジスタT2の入力端子と制御端子はセット端子Sに共通に接続されており、出力端子は接続点J1に接続されている。
トランジスタT3、T4は接続点J1とゲート電圧端子GVとの間に並列に接続されており、トランジスタT3の制御端子はリセット端子Rに接続されており、トランジスタT4の制御端子は接続点J2に接続されている。
トランジスタT7は接続点J2とゲート電圧端子GVとの間に接続されており、制御端子は接続点J1に接続されている。
以下、このようなステージの動作について、j番目ステージSTjを例に挙げて説明する。
説明の便宜のために、クロック信号CLK1、CLK2のハイレバルに相当する電圧を高電圧と言い、クロック信号CLK1、CLK2のローレベルに相当する電圧の大きさはゲートオフ電圧Voffと同一であり、これを低電圧と言う。
次に、クロック信号CLK2及び前段ゲート出力Gout(j−1)がローになれば、トランジスタT6及びトランジスタT2が遮断される。これによって、キャパシタC2が浮遊状態になってトランジスタT1は導通状態を維持する。
この時、後段ゲート出力Gout(j+1)及び接続点J2がローであるので、トランジスタT5、T6も遮断状態である。従って、出力端OUTはクロック信号CLK1にだけ接続され、低電圧とは遮断されて高電圧を送出する。
次に、後段ゲート出力Gout(j+1)及びクロック信号CLK2がハイになり、クロック信号CLK1がローになれば、トランジスタT3が導通して接続点J1に低電圧を伝達する。これによって、接続点J1に制御端子が接続されているトランジスタT7が遮断されてキャパシタC1が浮遊状態になり、接続点J2は直前の電圧である低電圧を維持する。この時、クロック信号CLK1がローであるので、キャパシタC1の両端の電圧は0Vとなる。
次に、クロック信号CLK1がハイになれば、キャパシタC1の一端の電圧が高電圧に変わりながらキャパシタC1の他端、つまり、接続点J2の電圧も高電圧に変わってキャパシタC1の両端電圧を0Vに維持する。これによって、トランジスタT4が導通しながら接続点J1に低電圧を伝達するので、トランジスタT1は遮断状態を維持し続け、トランジスタT5が導通して低電圧を出力端OUTに伝達するので、出力端OUTは低電圧を送出し続ける。
一方、前述したように、本発明の一実施形態による表示装置のシフトレジスタ400は複数のステージ群411〜414を含み、各ステージ411〜414は所定数のゲート線G1〜Gnにそれぞれ接続されている。
このような方式により、必要な部分のみを駆動して消費電力を減らすことができる。これはデュアル表示装置の外部表示板や、いわゆるスライドフォン(slide phone)のような中小型液晶表示装置の場合に、反射及び透過モードで動作できる半透過型を主に使用するが、特に反射モードで図4のように時間や日付を示すために常に画面が表示されている状態では、部分駆動で消費電力をさらに減らすことができる。
100 下部表示板
191 画素電極
200 上部表示板
230 カラーフィルタ
270 共通電極
300 液晶表示板組立体
400、400M、400S ゲート駆動部
500 データ駆動部
600 信号制御部
700 統合チップ
800 階調電圧生成部
R、G、B 入力映像データ
DE データイネーブル信号
MCLK メインクロック
Hsync 水平同期信号
Vsync 垂直同期信号
CONT1 ゲート制御信号
CONT2 データ制御信号
DAT 出力映像信号
PX 画素
CLC 液晶キャパシタ
CST ストレージキャパシタ
Q スイッチング素子
STV 走査開始信号
CLK1、CLK2 第1及び第2クロック信号
Claims (4)
- 画素及びこれに接続されている信号線をそれぞれ備える少なくとも2つの表示領域を有する表示装置用シフトレジスタであって、
互いに接続されていて、順に出力信号を生成する複数のステージをそれぞれ含む少なくとも2つのステージ群を含み、
前記各ステージ群は前記表示領域のうちの1つに属する前記信号線に接続され、前記各ステージ群はそれぞれ第1ステージが異なる時間に出力される走査開始信号を受けて、前記各走査開始信号に対応するタイミングで前記信号線に前記出力信号を送出するように形成され、
前記表示領域のうち複数の表示領域を表示する場合には、表示する表示領域に対応するステージ群のうちの少なくとも1つは、上に隣接したステージ群の最後のステージの出力と同期して、第1ステージに前記走査開始信号の印加を受け、
前記各ステージ群への前記各走査開始信号の入力可否は選択的に決定される表示装置用シフトレジスタ。 - 前記各ステージは、セット端子、リセット端子、ゲート電圧端子、出力端子並びに第1及び第2クロック端子を有する、請求項1に記載の表示装置用シフトレジスタ。
- 前記各ステージは、
前記第1クロック端子に接続されている第1端子、第1接続点に接続されている第2端子及び前記出力端子に接続されている第3端子を有する第1スイッチング素子と、
前記セット端子に共通に接続されている第1及び第2端子と、前記第1接続点に接続されている第3端子を有する第2スイッチング素子と、
前記第1接続点に接続されている第1端子、前記リセット端子に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第3スイッチング素子と、
前記第1接続点に接続されている第1端子、第2接続点に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第4スイッチング素子と、
前記出力端子に接続されている第1端子、前記第2接続点に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第5スイッチング素子と、
前記出力端子に接続されている第1端子、前記第2クロック端子に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第6スイッチング素子と、
前記第2接続点に接続されている第1端子、前記第1接続点に接続されている第2端子及び前記ゲートオフ電圧端子に接続されている第3端子を有する第7スイッチング素子と、
前記第1クロック端子と前記第2接続点との間に接続されている第1キャパシタと、
前記第1接続点と前記出力端子との間に接続されている第2キャパシタと、
を含む、請求項2に記載の表示装置用シフトレジスタ。 - スイッチング素子をそれぞれ含む複数の画素と、前記スイッチング素子にそれぞれ接続されている複数の信号線を各々含む少なくとも2つの表示領域と、
互いに接続されていて、前記表示領域のうちの1つに属する信号線に接続される複数のステージをそれぞれ含む少なくとも2つのステージ群を含むシフトレジスタと、
前記各ステージ群の第1ステージにそれぞれ入力される走査開始信号であって、前記各走査開始信号が互いに異なる時間に出力されるように複数の走査開始信号を生成する回路部と、
を含み、
前記表示領域のうち複数の表示領域を表示する場合には、表示する表示領域に対応するステージ群のうちの少なくとも1つは、上に隣接したステージ群の最後のステージの出力と同期して、第1ステージに前記走査開始信号の印加を受け、前記各ステージ群に含まれる前記複数のステージは順に出力信号を生成して前記信号線に印加するように形成され、
前記各ステージ群への前記各走査開始信号の入力可否は選択的に決定される表示装置。
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