JP2007094415A - シフトレジスタ及びこれを有する表示装置 - Google Patents

Abstract

【課題】表示板に必要なデータ線の数を減らすことができ、それによりデータ駆動部の数を減らすことができ、液晶表示装置に設置される駆動部に消費される製造費用を低減できるシフトレジスタ及びこれを有する表示装置を提供する。
【解決手段】基板と、基板上に形成される複数のゲート線と、ゲート線と交差する複数のデータ線と、ゲート線及びデータ線と連結される複数の薄膜トランジスタと、薄膜トランジスタと連結され行列状に配列されて、ゲート線に平行な第１辺、及び第１辺より長さが短く第１辺と隣接する第２辺を有する複数の画素電極と、ゲート線と連結されるゲート駆動部とを有し、ゲート駆動部は互いに連結されて順次に出力信号を生成する複数のステージを含み、各ステージは少なくとも二つのゲート線と各々連結されて薄膜トランジスタを導通させる第１出力電圧を少なくとも二つのゲート線に交互に出力する複数の出力端を有する。
【選択図】 図４

Description

本発明はシフトレジスタ及びこれを有する表示装置に関し、特に表示板に必要なデータ線の数を減らすことができ、それによりデータ駆動部の数を減らすことのできるシフトレジスタ及びこれを有する表示装置に関する。

液晶表示装置は、現在最も広く使用されている平板表示装置のうちの一つであって、画素電極と共通電極など電場を生成する電極が形成されている二枚の表示板とその間に入っている液晶層を含む。液晶表示装置は、電場生成電極に電圧を印加して液晶層に電場を生成し、これを通して液晶層の液晶分子の配向を決定して入射光の偏光を制御することによって画像を表示する。
液晶表示装置をはじめとする表示装置は、また、各画素電極に連結されているスイッチング素子及びスイッチング素子を制御して画素電極に電圧を印加するためのゲート線とデータ線などの複数の信号線を含む。

このような信号線は、別途に備えられた駆動装置から信号の印加を受けて、スイッチング素子を通して当該画素に当該信号を印加する。従って、表示装置を駆動するためには駆動装置を表示装置に連結したり、表示装置に装着しなければならない。しかし、表示装置を製造において、このような駆動装置は費用が高くなるという問題がある。

そこで、本発明は上記従来の表示装置における問題点に鑑みてなされたものであって、本発明の目的は、表示板に必要なデータ線の数を減らすことができ、それによりデータ駆動部の数を減らすことができ、液晶表示装置に設置される駆動部に消費される製造費用を低減できるシフトレジスタ及びこれを有する表示装置を提供する。

上記目的を達成するためになされた本発明によるシフトレジスタは、互いに連結されていて順次に出力信号を生成する複数のステージを有し、前記各ステージは交互に第１出力電圧を出力する第１及び第２出力端を有することを特徴とする。

前記各ステージは、出力開始信号または前段ステージのうちの何れか一つの出力信号に応答して前記第１出力電圧と第２出力電圧を生成する出力電圧生成部を含み、前記第１出力電圧は第２出力電圧と大きさが異なることが好ましい。
前記各ステージは、前記第１出力電圧と前記第２出力電圧をスイッチングして前記第１出力端と前記第２出力端に交互に変えて出力する出力スイッチング部をさらに含むことが好ましい。
前記出力スイッチング部は、第１スイッチング信号によって前記電圧生成部の出力をスイッチングする第１トランジスタと、第２スイッチング信号によって前記電圧生成部の出力をスイッチングする第２トランジスタとを有することが好ましい。
前記第１スイッチング信号と前記第２スイッチング信号の位相は互いに反対であることが好ましい。
前記出力スイッチング部は、前記第２スイッチング信号によって前記第２出力電圧を前記第１出力端に出力または遮断する第３トランジスタと、前記第１スイッチング信号によって前記第２出力電圧を前記第２出力端に出力または遮断する第４トランジスタとをさらに有することが好ましい。
前記第１及び第２スイッチング信号は１Ｈ（１水平周期）を周期として反転することが好ましい。

上記目的を達成するためになされた本発明による表示装置は、基板と、前記基板上に形成される複数のゲート線と、前記ゲート線と交差する複数のデータ線と、前記ゲート線及び前記データ線と連結される複数の薄膜トランジスタと、前記薄膜トランジスタと連結され行列状に配列されて、前記ゲート線に平行な第１辺、及び前記第１辺より長さが短く前記第１辺と隣接する第２辺を有する複数の画素電極と、前記ゲート線と連結されるゲート駆動部とを有し、前記ゲート駆動部は互いに連結されて順次に出力信号を生成する複数のステージを含み、前記各ステージは少なくとも二つのゲート線と各々連結されて前記薄膜トランジスタを導通させる第１出力電圧を前記少なくとも二つのゲート線に交互に出力する複数の出力端を有することを特徴とする。

前記各ステージは、出力開始信号または前段ステージのうちの何れか一つの出力信号に応答して前記第１出力電圧と第２出力電圧を生成する出力電圧生成部を含み、前記第１出力電圧は第２出力電圧と大きさが異なることが好ましい。
前記各ステージは、前記第１出力電圧と前記第２出力電圧をスイッチングして前記複数の出力端である第１出力端と第２出力端に交互に変えて出力する出力スイッチング部をさらに含むことが好ましい。
前記出力スイッチング部は、第１スイッチング信号によって前記出力電圧生成部の出力をスイッチングする第１トランジスタと、第２スイッチング信号によって前記出力電圧生成部の出力をスイッチングする第２トランジスタとを有することが好ましい。
前記第１スイッチング信号と前記第２スイッチング信号の位相は互いに反対であることが好ましい。
前記出力スイッチング部は、前記第２スイッチング信号によって前記第２出力電圧を前記第１出力端に出力または遮断する第３トランジスタと、前記第１スイッチング信号によって前記第２出力電圧を前記第２出力端に出力または遮断する第４トランジスタとをさらに有するが好ましい。
前記第１及び第２スイッチング信号は１Ｈを周期として反転することが好ましい。
列方向に隣接した画素電極は互いに異なるデータ線と連結されることが好ましい。
前記ゲート駆動部は互いに異なるゲート線に連結される第１及び第２シフトレジスタを有し、前記第１及び第２シフトレジスタ各々は前記ステージを有することが好ましい。

上記目的を達成するためになされた本発明による表示装置は、基板と、前記基板上に形成される複数のゲート線と、前記ゲート線と交差する複数のデータ線と、前記ゲート線及び前記データ線と連結される複数の薄膜トランジスタと、前記薄膜トランジスタと連結され行列状に配列されて、前記ゲート線に平行な第１辺、及び前記第１辺より長さが短く前記第１辺と隣接する第２辺を有する複数の画素電極と、前記基板の左右端部に配置されて、前記ゲート線と連結されるゲート駆動部とを有し、前記ゲート駆動部は互いに連結されて順次に出力信号を生成する複数のステージを含み、前記各ステージは少なくとも二つのゲート線と各々連結されて前記薄膜トランジスタを導通させる第１出力電圧を前記少なくとも二つのゲート線に交互に出力する複数の出力端を有することを特徴とする。

前記各ステージは、出力開始信号または前段ステージのうちの何れか一つの出力信号に応答して前記第１出力電圧と第２出力電圧を生成する出力電圧生成部を含み、前記第１出力電圧は第２出力電圧と大きさが異なることが好ましい。
前記各ステージは、前記第１出力電圧と前記第２出力電圧をスイッチングして前記複数の出力端である第１出力端と第２出力端に交互に変えて出力する出力スイッチング部をさらに含むことが好ましい。
前記出力スイッチング部は、第１スイッチング信号によって前記出力電圧生成部の出力をスイッチングする第１トランジスタと、第２スイッチング信号によって前記出力電圧生成部の出力をスイッチングする第２トランジスタとを有することが好ましい。
前記第１スイッチング信号と前記第２スイッチング信号の位相は互いに反対であることが好ましい。
前記出力スイッチング部は、前記第２スイッチング信号によって前記第２出力電圧を前記第１出力端に出力または遮断する第３トランジスタと、前記第１スイッチング信号によって前記第２出力電圧を前記第２出力端に出力または遮断する第４トランジスタとをさらに有することが好ましい。
前記第１及び第２スイッチング信号は１Ｈを周期として反転することが好ましい。
列方向に隣接した画素電極は互いに異なるデータ線と連結されることが好ましい。

本発明に係るシフトレジスタ及びこれを有する表示装置によれば、表示板に必要なデータ線の数を減らすことができ、それによりデータ駆動部の数を減らすことができるため、製造費用を低減できるという効果がある。

次に、本発明に係るシフトレジスタ及びこれを有する表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。

図面では多様な層及び領域を明確に示すために厚さを拡大して示した。明細書全体にわたって類似する部分については同一図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“直上”にある場合だけでなく、その中間に他の部分がある場合も含む。それとは異なってある部分が他の部分の“直上”にあるとする時には中間に他の部分がないことを意味する。

図１及び図２を参照して本発明の一実施形態による液晶表示装置について表示装置の一例として説明する。
図１は、本発明の一実施形態による液晶表示装置のブロック図であり、図２は本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。

図１及び図２を参照すると、本発明の一実施形態による液晶表示装置は、液晶表示板組立体３００、ゲート駆動部４００Ｌ、４００Ｒ、データ駆動部５００、階調電圧生成部８００、そして信号制御部６００を含む。
液晶表示板組立体３００は、等価回路で見ると、複数の表示信号線とこれに連結されて行列状に配列された複数の画素（ＰＸ）を含む。一方、図２に示した構造で見ると、液晶表示板組立体３００は互いに対向する下部及び上部表示板１００、２００と両者の間に介在する液晶層３を含む。

信号線（Ｇ_１−Ｇ_２ｎ、Ｄ_１−Ｄ_ｍ）は、ゲート信号（“走査信号”とも言う）を伝達する複数のゲート線（Ｇ_１−Ｇ_２ｎ）とデータ信号を伝達する複数のデータ線（Ｄ_１−Ｄ_ｍ）を含む。ゲート線（Ｇ_１−Ｇ_２ｎ）は略行方向に延びて互いにほとんど平行し、データ線（Ｄ_１−Ｄ_ｍ）は略列方向に延びて互いにほとんど平行する。
各画素（ＰＸ）、例えば、ｉ番目（ｉ＝１、２、…、２ｎ）のゲート線（Ｇ_ｉ）とｊ番目（ｊ＝１、２、…、ｍ）のデータ線（Ｄ_ｊ）に連結された画素（ＰＸ）は、信号線（Ｇ_ｉ、Ｄ_ｊ）に連結されたスイッチング素子（Ｑ）とこれに連結された液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）を含む。図１を参照すると、同列で隣接した二つの画素（ＰＸ）は、互いに異なるデータ線（Ｄ_１−Ｄ_ｍ）と連結されている。

スイッチング素子（Ｑ）は、下部表示板１００に備えられている薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線（Ｇ_ｉ）と連結されており、入力端子はデータ線（Ｄ_ｊ）と連結されており、出力端子は液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）と連結されている。
液晶キャパシタ（Ｃｌｃ）は、下部表示板１００の画素電極１９１と上部表示板２００の共通電極２７０を二つの端子として二つの電極（１９１、２７０）の間の液晶層３は誘電体として機能する。

画素電極１９１はスイッチング素子（Ｑ）と連結され、図１に示した画素（ＰＸ）のように、画素電極１９１の行方向長さは列方向長さより長い。
例えば、画素電極１９１の行方向長さが列方向長さの約３倍でありうる。

共通電極２７０は上部表示板２００の前面に形成されて共通電圧（Ｖｃｏｍ）を印加される。図２とは異なって、共通電極２７０が下部表示板１００に備えられる場合もあり、この時には二つの電極（１９１、２７０）のうち、少なくとも一つが線状または棒状で形成できる。

液晶キャパシタ（Ｃｌｃ）の補助的な役割を果たすストレージキャパシタ（Ｃｓｔ）は、下部表示板１００に備えられた別の信号線（図示せず）と画素電極１９１とが絶縁体を間に置いて重なって構成され、この別の信号線には共通電圧（Ｖｃｏｍ）などの決められた電圧が印加される。しかし、ストレージキャパシタ（Ｃｓｔ）は、画素電極１９１が絶縁体を媒介として真上の前段ゲート線（Ｇ_ｉ−１）と重なって形成することもできる。ストレージキャパシタ（Ｃｓｔ）は必要により省略できる。

一方、色表示を実現するためには、各画素（ＰＸ）が基本色のうち一つを固有するように表示したり（空間分割）、各画素（ＰＸ）が時間によって交互に基本色を表示するように（時間分割）して、これら基本色の空間的、時間的合計として希望の色相が認識されるようにする。基本色の例としては、赤色、緑色、青色など三原色がある。

図２は空間分割の一例で、各画素（ＰＸ）が画素電極１９１に対応する上部表示板２００の領域に基本色のうち一つを示す色フィルタ２３０を備えることを示している。図２とは異なって、色フィルタ２３０は下部表示板１００の画素電極１９１の上、または下に形成することもできる。
図１を参照すると、色フィルタ２３０は画素電極１９１と同様に行方向に延びることができる。一つの画素行の色フィルタ２３０は同一基本色を示すことができて、互いに連結されて帯形態を有することができる。列方向には、互いに異なる基本色を示す色フィルタ２３０が交互に配列されている。この場合、列方向に隣接した三つの画素（ＰＸ）が画像の基本単位のドットを構成できる。

液晶表示板組立体３００には、少なくとも一つの偏光子（図示せず）が備えられている。

再び図１を参照すると、階調電圧生成部８００は画素（ＰＸ）の透過率と関する二対の階調電圧集合（または基準階調電圧集合）を生成する。二対のうちの一対は共通電圧（Ｖｃｏｍ）に対して正の値を有して他の一対は負の値を有する。
ゲート駆動部４００Ｌ、４００Ｒは、液晶表示板組立体３００の左側周縁と右側周縁に配置されている。左側ゲート駆動部４００Ｌは奇数番目のゲート線（Ｇ_１、Ｇ_３、…、Ｇ_２ｎ−１）と連結されており、右側ゲート駆動部４００Ｒは偶数番目のゲート線（Ｇ_２、Ｇ_４、…、Ｇ_２ｎ）と連結されている。

ゲート駆動部４００Ｌ、４００Ｒはゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｏｆｆ）の組み合わせで構成されたゲート信号をゲート線（Ｇ_１−Ｇ_２ｎ）に印加する。ゲート駆動部４００Ｌ、４００Ｒは、スイッチング素子（Ｑ）及び信号線（Ｇ_１−Ｇ_２ｎ、Ｄ_１−Ｄ_ｍ）などと共に液晶表示板組立体３００に集積できる。しかし、ゲート駆動部４００Ｌ、４００Ｒは、少なくとも一つの集積回路チップの形態に液晶表示板組立体３００上に直接装着されたり、可撓性印刷回路フィルム（図示せず）上に装着されてＴＣＰの形態に液晶表示板組立体３００に付着できる。

データ駆動部５００は、液晶表示板組立体３００のデータ線（Ｄ_１−Ｄ_ｍ）に連結されており、階調電圧生成部８００からの階調電圧を選択してこれをデータ信号としてデータ線（Ｄ_１−Ｄ_ｍ）に印加する。しかし、階調電圧生成部８００が全ての階調に対する電圧を全て提供するのではなく、限定された数の基準階調電圧のみを提供する場合には、データ駆動部５００は基準階調電圧を分圧してデータ信号を生成する。データ駆動部５００は、複数の集積回路チップの形態に液晶表示板組立体３００上に直接装着されたり、可撓性印刷回路フィルム（図示せず）上に装着されて、ＴＣＰの形態に液晶表示板組立体３００に付着できる。

信号制御部６００は、ゲート駆動部４００Ｌ、４００Ｒ及びデータ駆動部５００などを制御する。

このように画素（ＰＸ）の長辺が横になるように並べると、画素（ＰＸ）の長辺が縦に伸びるように並べる場合に比べて、データ線（Ｄ_１−Ｄ_ｍ）の数が減るため、データ駆動集積回路チップの数を減らすことができる。反面ゲート線（Ｇ_１−Ｇ_２ｎ）の数が増えてもゲート駆動部４００Ｌ、４００Ｒは表示板組立体３００内に集積できるため、製品の値段が安くなる。また、ゲート駆動部４００Ｌ、４００Ｒをチップに形成してもその値段がデータ駆動回路チップより安いので有利である。

このような液晶表示装置の動作について詳細に説明する。
信号制御部６００は、外部のグラフィック制御器（図示せず）から入力画像信号（Ｒ、Ｇ、Ｂ）及びその表示を制御する入力制御信号を受信する。入力画像信号（Ｒ、Ｇ、Ｂ）は、各画素（ＰＸ）の輝度情報を含み、輝度は決められた数、例えば、１０２４（＝２^１０）、２５６（＝２^８）または６４（＝２^６）個の階調を有している。入力制御信号の例としては、垂直同期信号（Ｖｓｙｎｃ）と水平同期信号（Ｈｓｙｎｃ）、メインクロック信号（ＭＣＬＫ）、データイネーブル信号（ＤＥ）などがある。

信号制御部６００は、入力画像信号（Ｒ、Ｇ、Ｂ）と入力制御信号に基づいて入力画像信号（Ｒ、Ｇ、Ｂ）を液晶表示板組立体３００の動作条件に合うように適切に処理してゲート制御信号（ＣＯＮＴ１）及びデータ制御信号（ＣＯＮＴ２）などを生成した後、ゲート制御信号（ＣＯＮＴ１）をゲート駆動部４００Ｌ、４００Ｒに出力してデータ制御信号（ＣＯＮＴ２）と処理したデジタル画像信号（ＤＡＴ）をデータ駆動部５００に出力する。信号制御部６００のこのような画像信号処理には、図１に示した画素の配置によって入力画像信号（Ｒ、Ｇ、Ｂ）を再配列する動作が含まれる。

ゲート制御信号（ＣＯＮＴ１）は、走査開始を指示する一対の走査開始信号（ＬＳＴＶ、ＲＳＴＶ）とゲートオン電圧（Ｖｏｎ）の出力周期を制御する二対の（第１乃至第４）クロック信号及びゲートオン電圧の出力を制御する一対の出力スイッチング信号を含む。
ゲート制御信号（ＣＯＮＴ１）は、また、ゲートオン電圧（Ｖｏｎ）の持続時間を限定する出力イネーブル信号（ＯＥ）をさらに含むことができる。

データ制御信号（ＣＯＮＴ２）は、一行の画素に対するデジタル画像信号（ＤＡＴ）の伝送開始を知らせる水平同期開始信号（ＳＴＨ）と、データ線（Ｄ_１−Ｄ_ｍ）にアナログデータ信号を印加することを指示するロード信号（ＬＯＡＤ）及びデータクロック信号（ＨＣＬＫ）を含む。データ制御信号（ＣＯＮＴ２）は、また、共通電圧（Ｖｃｏｍ）に対するアナログデータ信号の電圧極性（以下、“共通電圧に対するデータ信号の電圧極性”を略して“データ信号の極性”という）を反転させる反転信号（ＲＶＳ）をさらに含むことができる。
信号制御部６００からのデータ制御信号（ＣＯＮＴ２）によって、データ駆動部５００は一行の画素に対するデジタル画像信号（ＤＡＴ）を受信して、各デジタル画像信号（ＤＡＴ）に対応する階調電圧を選択することによって、デジタル画像信号（ＤＡＴ）をアナログデータ信号に変換した後、これを該当データ線（Ｄ_１−Ｄ_ｍ）に印加する。

ゲート駆動部４００Ｌ、４００Ｒは、信号制御部６００からのゲート制御信号（ＣＯＮＴ１）によってゲートオン電圧（Ｖｏｎ）をゲート線（Ｇ_１−Ｇ_２ｎ）に印加して、このゲート線（Ｇ_１−Ｇ_２ｎ）に連結されたスイッチング素子（Ｑ）を導通させる。以下、データ線（Ｄ_１−Ｄ_ｍ）に印加されたデータ信号が導通したスイッチング素子（Ｑ）を通して該当画素（ＰＸ）に印加される。

画素（ＰＸ）に印加されたデータ信号の電圧と共通電圧（Ｖｃｏｍ）の差は、液晶キャパシタ（Ｃｌｃ）の充電電圧、つまり、画素電圧として現れる。液晶分子は、画素電圧の大きさによってその配列を異なるようにし、そのために液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板組立体３００に付着された偏光子によって光の透過率変化として現れ、これによって画素（ＰＸ）はデジタル画像信号（ＤＡＴ）の階調が示す輝度を表示する。

１水平周期［“１Ｈ”ともいい、水平同期信号Ｈｓｙｎｃ及びデータイネーブル信号（ＤＥ）の一周期と同じである］を単位としてこのような過程を繰り返すことによって、全てのゲート線（Ｇ_１−Ｇ_２ｎ）に対して順次ゲートオン電圧（Ｖｏｎ）を印加して全ての画素（ＰＸ）にデータ信号を印加して１フレームの画像を表示する。
一つのフレームが終わると、次のフレームが始まって各画素（ＰＸ）に印加されるデータ信号の極性が直前のフレームでの極性と反対になるように、データ駆動部５００に印加される反転信号（ＲＶＳ）の状態が制御される（“フレーム反転”）。この時、一つのフレーム内でも反転信号（ＲＶＳ）の特性によって一つのデータ線を通して流れるデータ信号の極性が変わったり（例：行反転、点反転）、一つの画素行に印加されるデータ信号の極性も互いに異なりうる（例：列反転、点反転）。

上述したように、各画素列において隣接した二つの画素（ＰＸ）は、互いに反対側のデータ線と連結されている。データ駆動部５００が列反転を行うと、行方向と列方向に隣接した二つの画素（ＰＸ）の画素電圧の極性が反対となる。つまり、液晶表示板組立体３００に現れる外形反転の形は点反転となる。

本発明の一実施形態によるゲート駆動部について、図３及び図４を参照してより詳細に説明する。
図３は図１に示したゲート駆動部を示したブロック図の一例であり、図４は図３に示したゲート駆動部の一つのステージの回路図の一例である。

図３及び図４を参照すると、各ゲート駆動部４００Ｌ、４００Ｒ、例えば、左側ゲート駆動部４００Ｌは、互いに従属的に連結されて順次ゲート信号を出力する複数のステージ（ＳＴ_１、ＳＴ_２、…）を含み、ゲートオフ電圧（Ｖｏｆｆ）、第１及び第２クロック信号（ＬＣＫ１、ＬＣＫ２）、第１及び第２スイッチング信号（ＶＨ１、ＶＨ２）、そして初期化信号（ＩＮＴ）が入力される。全てのステージ（ＳＴ_１、ＳＴ_２、…）はゲート線と一対一に連結されているが、最後のゲート線との連結されないダミーステージが付加されることもありうる。

各ステージ（ＳＴ_１、ＳＴ_２、…）は、第１クロック端子（ＣＫ１）、第２クロック端子（ＣＫ２）、セット端子（Ｓ）、リセット端子（Ｒ）、ゲート電圧端子（ＧＶ）、フレームリセット端子（ＦＲ）、第１スイッチング端子（Ｖ１）、第２スイッチング端子（Ｖ２）、そして第１及び第２ゲート出力端子（ＯＵＴ１、ＯＵＴ２）とキャリー出力端子（ＯＵＴ３）を有している。

各ステージ、例えば、ｊ番目のステージ（ＳＴ_ｊ）のセット端子（Ｓ）には、前段ステージ（ＳＴ_ｊ−１）のキャリー出力、つまり、前段キャリー出力「ＣＯＵＴ（ｊ−１）」が、リセット端子（Ｒ）には後段ステージ（ＳＴ_ｊ＋１）のキャリー出力、つまり、後段キャリー出力「ＣＯＵＴ（ｊ＋１）」が入力され、第１及び第２クロック端子（ＣＫ１、ＣＫ２）にはクロック信号（ＬＣＫ１、ＬＣＫ２）が入力され、ゲート電圧端子（ＧＶ）にはゲートオフ電圧（Ｖｏｆｆ）が入力されて、フレームリセット端子（ＦＲ）には初期化信号（ＩＮＴ）が入力される。また、第１及び第２スイッチング端子（Ｖ１、Ｖ２）には、各々第２及び第１スイッチング信号（ＶＨ２、ＶＨ１）が入力される。第１及び第２ゲート出力端子（ＯＵＴ１、ＯＵＴ２）は、各々第１及び第２ゲート出力「ＧＯＵＴ（４ｊ−３）、ＧＯＵＴ（４ｊ−１）」を出力し、キャリー出力端子（ＯＵＴ３）はキャリー出力「ＣＯＵＴ（ｊ）」を出力する。最後ステージのキャリー出力は、初期化信号（ＩＮＴ）として各ステージに提供できる。

但し、シフトレジスタ４００Ｌ、４００Ｒの第１ステージ（ＳＴ_１）には、前段キャリー出力の代わりに走査開始信号（ＳＴＶ）が入力されて、最後ステージには後段ゲート出力の代わりに走査開始信号（ＳＴＶ）が入力できる。また、ｊ番目のステージ（ＳＴ_ｊ）の第１クロック端子（ＣＫ１）に第２クロック信号（ＬＣＫ２）が、第２クロック端子（ＣＫ２）に第１クロック信号（ＬＣＫ１）が入力される場合、これに隣接した（ｊ−１）番目及び（ｊ＋１）番目のステージ（ＳＴ_ｊ−１、ＳＴ_ｊ＋１）の第１クロック端子（ＣＫ１）には第１クロック信号（ＬＣＫ１）が、第２クロック端子（ＣＫ２）には第２クロック信号（ＬＣＫ２）が入力される。

第１及び第２クロック信号（ＬＣＫ１、ＬＣＫ２）は、画素のトランジスタ（Ｔｒ）を駆動できるように、電圧レベルがハイの場合はゲートオン電圧（Ｖｏｎ）と同一であって、ローの場合はゲートオフ電圧（Ｖｏｆｆ）と同一であるのが好ましい。第１及び第２クロック信号（ＬＣＫ１、ＬＣＫ２）は、デューティ比が５０％であり、その位相差は１８０゜でありうる。

第１及び第２スイッチング信号（ＶＨ１、ＶＨ２）はまた、画素のトランジスタ（Ｔｒ）を駆動できるように、電圧レベルがハイの場合は、ゲートオン電圧（Ｖｏｎ）と同一であって、ローの場合はゲートオフ電圧（Ｖｏｆｆ）と同一であるのが好ましい。第１及び第２スイッチング信号（ＶＨ１、ＶＨ２）は、デューティ比が５０％であり、その位相差は１８０゜でありうる。第１及び第２スイッチング信号（ＶＨ１、ＶＨ２）の周期は１フレームである。

図４を参照すると、本発明の一実施形態によるゲート駆動部４００Ｌ、４００Ｒの各ステージ、例えば、ｊ番目ステージ（ＳＴ_ｊ）は、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０、出力部４５０を含む電圧生成部と、出力部４５０に連結されている出力スイッチング部４６０を含む。

これらは少なくとも一つのＮ型電界効果トランジスタ（Ｔ１〜Ｔ１４）を含み、プルアップ駆動部４３０には更にキャパシタＣ１及びＣ２を、出力部４５０にはキャパシタＣ３を更に含む。しかし、Ｎ型電界効果トランジスタの代わりにＰ型電界効果トランジスタを使用しても良い。また、キャパシタ（Ｃ１〜Ｃ３）はゲート・ドレイン間／ゲート・ソース間の寄生容量のみでもよい。また、電圧生成部の構造は図４に示した例と異なっても良い。

入力部４２０はセット端子（Ｓ）とゲート電圧端子（ＧＶ）に順次直列連結されている三つのトランジスタ（Ｔ１１、Ｔ１０、Ｔ５）を含む。トランジスタ（Ｔ１１、Ｔ５）のゲートは、第２クロック端子（ＣＫ２）に連結されてトランジスタ（Ｔ５）のゲートは第１クロック端子（ＣＫ１）に連結されている。トランジスタ（Ｔ１１）とトランジスタ（Ｔ１０）の間の接続点は接続点（Ｊ１）に連結されており、トランジスタ（Ｔ１０）とトランジスタ（Ｔ５）の間の接続点は接続点（Ｊ２）に連結されている。

プルアップ駆動部４３０は、三つのトランジスタ（Ｔ４、Ｔ１２、Ｔ７）と二つのキャパシタ（Ｃ１、Ｃ２）を含む。トランジスタ（Ｔ４）はセット端子（Ｓ）と接続点（Ｊ１）との間に連結されており、トランジスタ（Ｔ１２）は第１クロック端子（ＣＫ１）と接続点（Ｊ３）との間に連結されており、トランジスタ（Ｔ７）は第１クロック端子（ＣＫ１）と接続点（Ｊ４）との間に連結されている。トランジスタ（Ｔ４）のゲートとドレインはセット端子（Ｓ）に共通に連結され、ソースは接続点（Ｊ１）に連結されており、トランジスタ（Ｔ１２）のゲートとドレインは第１クロック端子（ＣＫ１）に共通に連結されており、ソースは接続点（Ｊ３）に連結されている。トランジスタ（Ｔ７）のゲートは接続点（Ｊ３）に連結されると同時に、キャパシタ（Ｃ１）を通して第１クロック端子（ＣＫ１）に連結されており、ドレインは第１クロック端子（ＣＫ１）に、ソースは接続点（Ｊ４）に連結されており、接続点（Ｊ３）と接続点（Ｊ４）との間にキャパシタ（Ｃ２）が連結されている。

プルダウン駆動部４４０は、ソースを通してゲートオフ電圧（Ｖｏｆｆ）を受信してドレインを通して接続点（Ｊ１、Ｊ２、Ｊ３、Ｊ４）に出力する複数のトランジスタ（Ｔ９、Ｔ１３、Ｔ８、Ｔ３、Ｔ２、Ｔ６）を含む。トランジスタ（Ｔ９）のゲートは、リセット端子（Ｒ）に、ドレインは接続点（Ｊ１）に連結されており、トランジスタ（Ｔ１３、Ｔ８）のゲートは接続点（Ｊ２）に共通に連結されており、ドレインは各々接続点（Ｊ３、Ｊ４）に連結されている。トランジスタ（Ｔ３）のゲートは接続点（Ｊ４）に、トランジスタ（Ｔ２）のゲートはリセット端子（Ｒ）に連結されており、二つのトランジスタ（Ｔ３、Ｔ２）のドレインは接続点（Ｊ２）に連結されている。トランジスタ（Ｔ６）のゲートはフレームリセット端子（ＦＲ）に連結されており、ドレインは接続点（Ｊ１）に、ソースはゲートオフ電圧端子（ＧＶ）に連結されている。

出力部４５０は、一対のトランジスタ（Ｔ１、Ｔ１４）とキャパシタ（Ｃ３）を含む。トランジスタ（Ｔ１）のドレインとソースは、第１クロック端子（ＣＫ１）と出力端子（ＯＵＴ１、ＯＵＴ３）との間に連結されており、トランジスタ（Ｔ１４）のドレインとソースは第１クロック端子（ＣＫ１）とキャリー出力端子（ＯＵＴ３）との間に連結されている。トランジスタ（Ｔ１、Ｔ１４）のゲートは、接続点（Ｊ１）に連結されている。キャパシタ（Ｃ３）はトランジスタ（Ｔ１）のゲートとドレインとの間、つまり、接続点（Ｊ１）と接続点（Ｊ２）との間に連結されている。トランジスタ（Ｔ１）のソースは、また、接続点（Ｊ２）に連結されている。

出力スイッチング部４６０は、第１及び第２スイッチング信号（ＶＨ１、ＶＨ２）に対して対称に連結されている２対の伝達及び遮断トランジスタ（Ｔ１６〜Ｔ１９）を含む。
各伝達トランジスタ（Ｔ１６、Ｔ１８）の制御端子には第１、第２スイッチング信号（ＶＨ１、ＶＨ２）が印加され、入力端子には出力部４５０の出力が印加されて、出力端子はステージ（ＳＴｊ）の第１、第２ゲート出力端子（ＯＵＴ１、ＯＵＴ２）に連結されている。

各遮断トランジスタ（Ｔ１７、Ｔ１９）の制御端子には第２、第１スイッチング信号（ＶＨ２、ＶＨ１）が印加され、入力端子には第１、第２スイッチング信号（ＶＨ１、ＶＨ２）が印加されて、出力端子はステージ（ＳＴ_ｊ）の第１、第２ゲート出力端子（ＯＵＴ１、ＯＵＴ２）に連結されている。

このようなステージの動作について以下に説明する。
第１及び第２クロック信号（ＬＣＫ１、ＬＣＫ２）と第１及び第２スイッチング信号（ＶＨ１、ＶＨ２）のローレベル電圧の大きさはゲートオフ電圧（Ｖｏｆｆ）と同一であると仮定する。

まず、第２クロック信号（ＬＣＫ２）及び前段キャリー出力［ＣＯＵＴ（ｊ−１）］がハイになると、トランジスタ（Ｔ１１、Ｔ５）とトランジスタ（Ｔ４）が導通する。そうなると、二つのトランジスタ（Ｔ１１、Ｔ４）は高電圧を接続点（Ｊ１）に伝達して、トランジスタ（Ｔ５）は低電圧を接続点（Ｊ２）に伝達する。これによって、トランジスタ（Ｔ１、Ｔ１５）が導通して第１クロック信号（ＬＣＫ１）が出力端子（ＯＵＴ１、ＯＵＴ３）に出力されるが、この時、接続点（Ｊ２）の電圧と第１クロック信号（ＬＣＫ１）が全て低電圧であるため、出力部４５０の出力は行われる。これと同時に、キャパシタ（Ｃ３）は高電圧と低電圧の差に該当する大きさの電圧を充電する。
この時、第１クロック信号（ＬＣＫ１）及び後段キャリー出力［ＣＯＵＴ（ｊ＋１）］はローであり、接続点（Ｊ２）もローであるので、これにゲートが連結されているトランジスタ（Ｔ１０、Ｔ９、Ｔ１２、Ｔ１３、Ｔ８、Ｔ２）は全てオフ状態となる。

次に、第２クロック信号（ＬＣＫ２）がローになると、トランジスタ（Ｔ１１、Ｔ５）が遮断されて、これと同時に第１クロック信号（ＬＣＫ１）がハイになるとトランジスタ（Ｔ１）の出力電圧及び接続点（Ｊ２）の電圧が高電圧となる。この時、トランジスタ（Ｔ１０）のゲートには高電圧が印加されるが、接続点（Ｊ２）に連結されているソースの電位がまた、同一の高電圧であるため、ゲート−ソース間の電位差が０になって、トランジスタ（Ｔ１０）は遮断状態を維持する。従って、接続点（Ｊ１）は浮遊状態になって、そのためにキャパシタ（Ｃ３）によって高電圧であるほど電位がさらに上昇する。

一方、第１クロック信号（ＬＣＫ１）及び接続点（Ｊ２）の電位が高電圧であるため、トランジスタ（Ｔ１２、Ｔ１３、Ｔ８）が導通する。この状態でトランジスタ（Ｔ１２）とトランジスタ（Ｔ１３）が高電圧と低電圧との間で直列連結され、抵抗のように動作する。そのために接続点（Ｊ３）の電位は、二つのトランジスタ（Ｔ１２、Ｔ１３）の導通時に抵抗状態の抵抗値によって分圧された電圧値を有する。

しかし、トランジスタ（Ｔ１３）の導通時に、抵抗状態の抵抗値がトランジスタ（Ｔ１２）の導通時の抵抗状態の抵抗値に比べて、非常に大きく、例えば、約１０、０００倍程度に設定されているとすると、接続点（Ｊ３）の電圧は高電圧とほとんど同一である。従って、トランジスタ（Ｔ７）が導通してトランジスタ（Ｔ８）と直列連結され、そのために接続点（Ｊ４）の電位は二つのトランジスタ（Ｔ７、Ｔ８）の導通時に抵抗状態の抵抗値によって分圧された電圧値を有する。この時、二つのトランジスタ（Ｔ７、Ｔ８）の抵抗状態の抵抗値がほとんど同一に設定されると、接続点（Ｊ４）の電位は高電圧と低電圧の中間値を有し、そのためにトランジスタ（Ｔ３）は遮断状態を維持する。

この時、後段キャリー出力［ＣＯＵＴ（ｊ＋１）］が依然としてローであるため、トランジスタ（Ｔ９、Ｔ２）も遮断状態を維持する。従って、出力部４５０の出力は第１クロック信号（ＬＣＫ１）にだけ連結されて低電圧とは遮断されて高電圧を出力する。
一方、キャパシタ（Ｃ１）とキャパシタ（Ｃ２）は、両端の電位差に該当する電圧を各々充電するが、接続点（Ｊ３）の電圧が接続点（Ｊ５）の電圧より低い。

次に、後段キャリー出力［ＣＯＵＴ（ｊ＋１）］及び第２クロック信号（ＬＣＫ２）がハイになって第１クロック信号（ＬＣＫ１）がローになると、トランジスタ（Ｔ９、Ｔ２）が導通して接続点（Ｊ１、Ｊ２）に低電圧を伝達する。この時、接続点（Ｊ１）の電圧はキャパシタ（Ｃ３）が放電しながら低電圧に落ちる。

ところが、キャパシタ（Ｃ３）の放電時間によって接続点（Ｊ１）の電圧が低電圧に完全に落ちるまでには、ある程度時間を要する。従って、二つのトランジスタ（Ｔ１、Ｔ１５）は後段キャリー出力［ＣＯＵＴ（ｊ＋１）］がハイになっても少しの間導通状態を維持し、そのために出力部４５０の出力が第１クロック信号（ＬＣＫ１）と連結されて低電圧を出力する。続いて、キャパシタ（Ｃ３）が完全に放電されて接続点（Ｊ１）の電位が低電圧になると、トランジスタ（Ｔ１５）が遮断されてキャリー出力端子（ＯＵＴ３）が第１クロック信号（ＬＣＫ１）から遮断されるので、キャリー出力［ＣＯＵＴ（ｊ）］は浮遊状態になって低電圧を維持する。

これと同時に、出力部４５０の他の出力、つまり、図４の下端のトランジスタ（Ｔ１６〜Ｔ１９）、すなわち、出力スイッチング部４６０に入力される出力は、トランジスタ（Ｔ１）が上記Ｔ１５と同様に遮断されても、プルダウン駆動部４４０のトランジスタ（Ｔ２）を通して低電圧のＶｏｆｆと連結されるので、出力端子（ＯＵＴ１）は引続き低電圧を出力する。

一方、トランジスタ（Ｔ１２、Ｔ１３）が遮断されるため、接続点（Ｊ３）が浮遊状態となる。また、接続点（Ｊ５）の電圧が接続点（Ｊ４）の電圧より低くなるが、キャパシタ（Ｃ１）によって接続点（Ｊ３）の電圧が接続点（Ｊ５）の電圧より低い状態を維持するため、トランジスタ（Ｔ７）は遮断される。これと同時にトランジスタ（Ｔ８）も遮断状態になるため接続点（Ｊ４）の電圧もその分低くなり、トランジスタ（Ｔ３）も遮断状態を維持する。また、トランジスタ（Ｔ１０）は、ゲートが第１クロック信号（ＬＣＫ１）の低電圧に連結されて接続点（Ｊ２）の電圧もローであるため、遮断状態を維持する。

次に、第１クロック信号（ＬＣＫ１）がハイになると、トランジスタ（Ｔ１２、Ｔ７）が導通され、接続点（Ｊ４）の電圧が上昇してトランジスタ（Ｔ３）を導通させて低電圧を接続点（Ｊ２）に伝達するため、出力部４５０の出力は引続き低電圧を出力する。つまり、たとえ後段キャリー出力［ＣＯＵＴ（ｊ＋１）］の出力がローであっても、接続点（Ｊ２）の電圧が低電圧になるようにする。
一方、トランジスタ（Ｔ１０）のゲートが第１クロック信号（ＬＣＫ１）の高電圧と連結されて接続点（Ｊ２）の電圧が低電圧であるため、トランジスタ（Ｔ１０）が導通して接続点（Ｊ２）の低電圧を接続点（Ｊ１）に伝達する。

一方、二つのトランジスタ（Ｔ１、Ｔ１５）のドレインには、第１クロック端子（ＣＫ１）が連結されていて第１クロック信号（ＬＣＫ１）が引続き印加される。特に、トランジスタ（Ｔ１）は他のトランジスタに比べて相対的に大きくさせるが、これによってゲート−ドレイン間の寄生容量が大きくなってドレインの電圧変化がゲート電圧に影響を及ぼすことがありうる。従って、第１クロック信号（ＬＣＫ１）がハイになると、ゲート−ドレイン間の寄生容量のため、ゲート電圧が上がりトランジスタ（Ｔ１）が導通することもありうる。従って、接続点（Ｊ２）の低電圧を接続点（Ｊ１）に伝達することによって、トランジスタ（Ｔ１）のゲート電圧を低電圧に維持してトランジスタ（Ｔ１）が導通することを防止する。

以降、前段キャリー出力［ＣＯＵＴ（ｊ−１）］がハイになるまで接続点（Ｊ１）の電圧は低電圧を維持し、接続点（Ｊ２）の電圧は第１クロック信号（ＬＣＫ１）がハイで第２クロック信号（ＬＣＫ２）がローの時は、トランジスタ（Ｔ３）を通して低電圧になり、その逆の場合にはトランジスタ（Ｔ５）を通して低電圧を維持する。

一方、出力部４５０の出力が高電圧の時、第１スイッチング信号（ＶＨ１）がハイで第２スイッチング信号（ＶＨ２）がローの場合、出力スイッチング部４６０のトランジスタ（Ｔ１６）は出力部４５０の出力によってトランジスタ（Ｔ１７）はオフになる。これとは逆に、トランジスタ（Ｔ１８）はオフされて、トランジスタ（Ｔ１９）はオンされて、第２スイッチング信号（ＶＨ２）の値、つまり、低電圧を出力する。従って、第１ゲート出力端子（ＯＵＴ１）の出力は高電圧となって、第２ゲート出力端子（ＯＵＴ２）の出力は低電圧となる。
これと同様に、第１スイッチング信号（ＶＨ１）がローで第２スイッチング信号（ＶＨ２）がハイの場合、第１ゲート出力端子（ＯＵＴ１）の出力は低電圧になって、第２ゲート出力端子（ＯＵＴ２）の出力は高電圧となる。

一方、トランジスタ（Ｔ６）は、最後のダミーステージのキャリー出力［ＣＯＵＴ（ｎ＋１）］の初期化信号（ＩＮＴ）を受信してゲートオフ電圧（Ｖｏｆｆ）を接続点（Ｊ１）に伝達して接続点（Ｊ１）の電圧を再び低電圧に設定する。

このような方式で、ステージ（ＳＴ_ｊ）は前段キャリー信号［ＣＯＵＴ（ｊ−１）］及び後段キャリー信号［ＣＯＵＴ（ｊ＋１）］に基づいて第１及び第２クロック信号（ＬＣＫ１、ＬＣＫ２）に同期してキャリー信号［ＣＯＵＴ（ｊ）］及びゲート信号［ＧＯＵＴ（４ｊ−３）、ＧＯＵＴ（４Ｊ−１）］を生成し、第１及び第２スイッチング信号（ＶＨ１、ＶＨ２）はステージ（ＳＴｊ）の二つの出力が交互に出るように制御する。
このようにすると、４つのトランジスタと２つの信号線のみを追加することによって、二つのゲート線にゲートオン電圧を印加することができるため、シフトレジスタが占める面積が減る。
本実施形態では、一つのステージ（ＳＴｊ）が二つのゲート線に供給するゲートオン電圧を生成する。しかし、ステージ（ＳＴｊ）は幾つかのトランジスタと信号線を追加することによって３つまたは４つ以上のゲート線に供給するゲートオン電圧を生成するように変形されることができる。
本実施形態では、ゲート線に順次にゲートオン電圧（Ｖｏｎ）を印加する。つまり、ゲートオン電圧（Ｖｏｎ）が印加される順序は、第１ゲート線、第２ゲート線、第３ゲート線、第４ゲート線、…の順である。

一方、第１及び第２クロック信号（ＬＣＫ１、ＬＣＫ２）の周期を１フレームとすると、前半１／２フレームと後半１／２フレームの値が変わるので、前半１／２フレームの間は全てのステージが第１出力端を通してだけ出力し、後半１／２フレームの間は全てのステージが第２出力端を通してだけ出力する。従って、ゲートオン電圧（Ｖｏｎ）を印加されるゲート線は、第１、第２、第５、第６、．．．第３、第４、第７、第８、．．．の形態となる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明の一実施形態による液晶表示装置のブロック図である。 本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。 図１に示したゲート駆動部のブロック図の一例である。 図３に示したゲート駆動部の一つのステージの回路図の一例である。

符号の説明

３ 液晶層
１００ 下部表示板
２００ 上部表示板
１９１ 画素電極
２３０ 色フィルタ
２７０ 共通電極
３００ 液晶表示板組立体

Claims (24)

1. 互いに連結されて順次に出力信号を生成する複数のステージを有し、
   前記各ステージは、交互に第１出力電圧を出力する第１及び第２出力端を有することを特徴とするシフトレジスタ。
2. 前記各ステージは、出力開始信号または前段ステージのうちの何れか一つの出力信号に応答して前記第１出力電圧と第２出力電圧を生成する出力電圧生成部を含み、
   前記第１出力電圧は第２出力電圧と大きさが異なることを特徴とする請求項１に記載のシフトレジスタ。
3. 前記各ステージは、前記第１出力電圧と前記第２出力電圧をスイッチングして前記第１出力端と前記第２出力端に交互に変えて出力する出力スイッチング部をさらに含むことを特徴とする請求項２に記載のシフトレジスタ。
4. 前記出力スイッチング部は、第１スイッチング信号によって前記電圧生成部の出力をスイッチングする第１トランジスタと、
   第２スイッチング信号によって前記電圧生成部の出力をスイッチングする第２トランジスタとを有することを特徴とする請求項３に記載のシフトレジスタ。
5. 前記第１スイッチング信号と前記第２スイッチング信号の位相は互いに反対であることを特徴とする請求項４に記載のシフトレジスタ。
6. 前記出力スイッチング部は、前記第２スイッチング信号によって前記第２出力電圧を前記第１出力端に出力または遮断する第３トランジスタと、
   前記第１スイッチング信号によって前記第２出力電圧を前記第２出力端に出力または遮断する第４トランジスタとをさらに有することを特徴とする請求項５に記載のシフトレジスタ。
7. 前記第１及び第２スイッチング信号は１Ｈ（１水平周期）を周期として反転することを特徴とする請求項４に記載のシフトレジスタ。
8. 基板と、
   前記基板上に形成される複数のゲート線と、
   前記ゲート線と交差する複数のデータ線と、
   前記ゲート線及び前記データ線と連結される複数の薄膜トランジスタと、
   前記薄膜トランジスタと連結され行列状に配列されて、前記ゲート線に平行な第１辺、及び前記第１辺より長さが短く前記第１辺と隣接する第２辺を有する複数の画素電極と、
   前記ゲート線と連結されるゲート駆動部とを有し、
   前記ゲート駆動部は互いに連結されて順次に出力信号を生成する複数のステージを含み、
   前記各ステージは少なくとも二つのゲート線と各々連結されて前記薄膜トランジスタを導通させる第１出力電圧を前記少なくとも二つのゲート線に交互に出力する複数の出力端を有することを特徴とする表示装置。
9. 前記各ステージは、出力開始信号または前段ステージのうちの何れか一つの出力信号に応答して前記第１出力電圧と第２出力電圧を生成する出力電圧生成部を含み、
   前記第１出力電圧は第２出力電圧と大きさが異なることを特徴とする請求項８に記載の表示装置。
10. 前記各ステージは、前記第１出力電圧と前記第２出力電圧をスイッチングして前記複数の出力端である第１出力端と第２出力端に交互に変えて出力する出力スイッチング部をさらに含むことを特徴とする請求項９に記載の表示装置。
11. 前記出力スイッチング部は、第１スイッチング信号によって前記出力電圧生成部の出力をスイッチングする第１トランジスタと、
    第２スイッチング信号によって前記出力電圧生成部の出力をスイッチングする第２トランジスタとを有することを特徴とする請求項１０に記載の表示装置。
12. 前記第１スイッチング信号と前記第２スイッチング信号の位相は互いに反対であることを特徴とする請求項１１に記載の表示装置。
13. 前記出力スイッチング部は、前記第２スイッチング信号によって前記第２出力電圧を前記第１出力端に出力または遮断する第３トランジスタと、
    前記第１スイッチング信号によって前記第２出力電圧を前記第２出力端に出力または遮断する第４トランジスタとをさらに有することを特徴とする請求項１２に記載の表示装置。
14. 前記第１及び第２スイッチング信号は１Ｈを周期として反転することを特徴とする請求項１１に記載の表示装置。
15. 列方向に隣接した画素電極は互いに異なるデータ線と連結されることを特徴とする請求項８乃至１４の何れか一項に記載の表示装置。
16. 前記ゲート駆動部は互いに異なるゲート線に連結される第１及び第２シフトレジスタを有し、
    前記第１及び第２シフトレジスタ各々は前記ステージを有することを特徴とする請求項１５に記載の表示装置。
17. 基板と、
    前記基板上に形成される複数のゲート線と、
    前記ゲート線と交差する複数のデータ線と、
    前記ゲート線及び前記データ線と連結される複数の薄膜トランジスタと、
    前記薄膜トランジスタと連結され行列状に配列されて、前記ゲート線に平行な第１辺、及び前記第１辺より長さが短く前記第１辺と隣接する第２辺を有する複数の画素電極と、
    前記基板の左右端部に配置されて、前記ゲート線と連結されるゲート駆動部とを有し、
    前記ゲート駆動部は互いに連結されて順次に出力信号を生成する複数のステージを含み、
    前記各ステージは少なくとも二つのゲート線と各々連結されて前記薄膜トランジスタを導通させる第１出力電圧を前記少なくとも二つのゲート線に交互に出力する複数の出力端を有することを特徴とする表示装置。
18. 前記各ステージは、出力開始信号または前段ステージのうちの何れか一つの出力信号に応答して前記第１出力電圧と第２出力電圧を生成する出力電圧生成部を含み、
    前記第１出力電圧は第２出力電圧と大きさが異なることを特徴とする請求項１７に記載の表示装置。
19. 前記各ステージは、前記第１出力電圧と前記第２出力電圧をスイッチングして前記複数の出力端である第１出力端と第２出力端に交互に変えて出力する出力スイッチング部をさらに含むことを特徴とする請求項１８に記載の表示装置。
20. 前記出力スイッチング部は、第１スイッチング信号によって前記出力電圧生成部の出力をスイッチングする第１トランジスタと、
    第２スイッチング信号によって前記出力電圧生成部の出力をスイッチングする第２トランジスタとを有することを特徴とする請求項１９に記載の表示装置。
21. 前記第１スイッチング信号と前記第２スイッチング信号の位相は互いに反対であることを特徴とする請求項２０に記載の表示装置。
22. 前記出力スイッチング部は、前記第２スイッチング信号によって前記第２出力電圧を前記第１出力端に出力または遮断する第３トランジスタと、
    前記第１スイッチング信号によって前記第２出力電圧を前記第２出力端に出力または遮断する第４トランジスタとをさらに有することを特徴とする請求項２１に記載の表示装置。
23. 前記第１及び第２スイッチング信号は１Ｈを周期として反転することを特徴とする請求項２２に記載の表示装置。
24. 列方向に隣接した画素電極は互いに異なるデータ線と連結されることを特徴とする請求項１７乃至２３の何れか一項に記載の表示装置。
    

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