CN102903322B - 移位寄存器及其驱动方法和阵列基板、显示装置 - Google Patents

移位寄存器及其驱动方法和阵列基板、显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器及其驱动方法和阵列基板、显示装置，用以减少移位寄存器所需要的布线空间，其中，移位寄存器包括控制单元和多个输出子单元，其中：所述控制单元，包含多个输出端口，各输出端口用于在第一设定时间段内，按照控制时序依次输出栅线控制信号；并在第二设定时间段内，按照控制时序以与第一设定时间段内栅线控制信号的输出顺序相反或者相同的顺序依次输出栅线控制信号；每一输出子单元分别与所述控制单元的一输出端口连接，各输出子单元用于将与自身连接的输出端口输出的栅线控制信号至少分为第一栅线控制信号和第二栅线控制信号分别输出。

Description

移位寄存器及其驱动方法和阵列基板、显示装置
技术领域
本发明涉及平板显示技术领域，尤其涉及一种移位寄存器及其驱动方法和阵列基板、显示装置。
背景技术
平板显示器，因其超薄节能而发展迅速。多数平板显示器中要用到移位寄存器，目前，通过GOA(GateonArray)方法实现的移位寄存器不但能够节约成本，还能减少一道显示面板的制作工序，所以近几年来，GOA技术被广泛应用于平板显示器制造工艺中。
如图1所示，其为一种目前的GOA设计方案，其中包括多个分层且级联的移位寄存器单元U1,U2,U3...UN。每一单元Un(1<n<N)的输出信号除了分别连接到一条栅线G_1，G_2，G_2，……-1，G_N外，还分别连接到其相邻的上下单元Un-1和Un+1，分别对相邻的单元起到复位和启动的作用，其中，第一级移位寄存器与启动脉冲信号STP连接。各移位寄存器还分别与参考信号VSS和复位信号Reset连接，以及编号为奇数的移位寄存器与时钟脉冲信号CLK连接，编号为偶数的移位寄存器与时钟脉冲信号CLKB连接。
由于现有设计方案中，每一个GOA单元只能控制一条栅线，因此需要的布线空间较大，尤其在小尺寸的面板上比较难应用。
发明内容
本发明实施例提供一种移位寄存器及其驱动方法、阵列基板和显示装置，用以减少移位寄存器所需要的布线空间。
本发明实施例提供一种移位寄存器，包括控制单元和多个输出子单元，其中：
所述控制单元，包含多个输出端口，各输出端口用于在第一设定时间段内，按照控制时序依次输出栅线控制信号；并在第二设定时间段内，按照控制时序以与第一设定时间段内栅线控制信号的输出顺序相反的顺序依次输出栅线控制信号；
每一输出子单元分别与所述控制单元的一输出端口连接，各输出子单元用于将与自身连接的输出端口输出的栅线控制信号至少分为第一栅线控制信号和第二栅线控制信号分别输出；
所述输出子单元，包括第一薄膜晶体管和第二薄膜晶体管，其中：
所述第一薄膜晶体管和第二薄膜晶体管的漏极分别与所述控制子单元输出的栅线控制信号连接；
所述第一薄膜晶体管的栅极与第一控制信号连接；
所述第二薄膜晶体管的栅极和第二控制信号连接；
所述第一薄膜晶体管源极与第一栅线控制信号连接；
所述第二薄膜晶体管的源极与第二栅线控制信号连接。
本发明实施例提供一种阵列基板，包括上述移位寄存器。
本发明实施例提供一种显示装置，包括彩膜基板、阵列基板以及位于所述彩膜基板和阵列基板之间的液晶，所述阵列基板包括上述移位寄存器。
本发明实施例提供的移位寄存器及其驱动方法、阵列基板和显示装置，移位寄存器有控制子单元和输出子单元组成，其中，控制单元包含多个输出端口，每一输出端口分别与一输出子单元连接，各输出端口用于在第一设定时间段内按照控制时序依次输出栅线控制信号；并在第二设定时间段内，按照控制时序，以与第一设定时间段内栅线控制信号的输出顺序相反的顺序依次输出栅线控制信号，输出子单元用于将与自身连接的输出端口输出的控制信号分为两个栅线控制信号分别输出，这样，由于一个输出端口可以分别输出两个栅线控制信号，从而，减小了移位寄存器所需要的布线空间。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
图1为现有技术中，GOA结构示意图；
图2为本发明实施例中，移位寄存器的结构示意图；
图3为本发明实施例中，控制子单元的一种可能的结构示意图；
图4为本发明实施例中，输出子单元的一种可能的结构示意图；
图5为本发明实施例中，控制子单元与输出子单元的连接示意图；
图6为本发明实施例中，控制信号、脉冲信号、启动脉冲信号及复位单元在一帧显示画面的控制时序示意图；
图7为本发明实施例中，前半帧的驱动过程中对应的电路结构示意图；
图8为本发明实施例中，后半帧的驱动过程中对应的电路结构示意图；
图9为本发明实施例中，第一栅线控制信号和第二栅线控制信号在每一控制时序的输出示意图；
图10为本发明实施例中，控制子单元中包括放电电路的具体结构示意图；
图11为本发明实施例中，移位寄存器驱动方法实施流程示意图。
具体实施方式
本发明实施例提供一种移位寄存器及其驱动方法、阵列基板和显示装置，用以减小移位寄存器所需要的布线空间。
以下结合说明书附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明，并且在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
如图2所示，为本发明实施例提供的移位寄存器的结构示意图，包括控制单元21和多个输出子单元22，控制单元21包含多个输出端口211，每一输出端口211分别与一输出子单元22连接，其中：各输出端口用于在第一设定时间段内，按照控制时序依次输出栅线控制信号；并在第二设定时间段内，按照控制时序，以与第一设定时间段内栅线控制信号的输出顺序相反或者相同的顺序依次输出栅线控制信号；各输出子单元22，用于将与自身连接的输出端口输出的栅线控制信号至少分为第一栅线控制信号和第二栅线控制信号分别输出。
其中，当在第二设定时间段内，按照控制时序以与第一设定时间段内栅线控制信号的输出顺序相反的顺序依次输出栅线控制信号时，在第一设定时间段结束后，需要向控制单元输入一个反向的启动脉冲，该启动脉冲可以是通过人为控制输入，也可以通过系统电路自动实现，当采用第二种方式，即通过系统电路自动实现时，本发明实施例提供的移位寄存器还可以包括一复位单元，用于第一设定时间段结束后，向控制单元21输入启动信号，以使得控制单元21在第二设定时间段内按照控制时序以与第一设定时间段内栅线控制信号的输出顺序相反的顺序依次输出栅线控制信号。
具体实施时，每一输出子单元22可以用于在第一设定时间段内，按照控制时序依次输出第一栅线控制信号，以及在第二设定时间段内，按照控制时序依次输出第二栅线控制信号。
较佳地，上述第一设定时间段可以为每一显示画面的前半帧，第二设定时间段可以为每一显示画面的后半帧，这样，输出子单元22可以用于在每一显示画面的前半帧，按照控制时序依次输出第一栅线控制信号，在每一显示画面的后半帧，按照控制时序依次输出第二栅线控制信号。
具体实施时，控制单元21内部可以包含多个级联的控制子单元，每一控制子单元具有一个输出端口211，每一输出端口连接一个输出子单元22，用于输出栅线控制信号，除第一级和最后一级控制子单元，每一控制子单元Un(1<n<N，n，N为自然数，N为控制子单元的数目)的输出信号除了分别连接到一个输出子单元外，还分别连接到其相邻的上下单元Un-1和Un+1，其中，在正向扫描(从U1到Un扫描(1≤n≤N))时，分别对相邻的单元Un-1起到复位作用，还作为Un+1的启动和控制信号输入作用；其中，在反向扫描(从Un到U1扫描(1≤n≤N))时，分别对相邻的单元Un-1起到启动和控制信号输入作用，还作为Un+1的复位作用。各控制子单元还分别与参考信号VSS连接。或者，当每一控制子单元Un(1<n<N)的输出信号只作为Un-1或Un+1的启动信号时，每一控制子单元Un还与信号控制线Bi1或Bi2连接，Bi1或Bi2的信号作为控制子单元Un的控制信号输入作用。
其中，第一级控制子单元与启动脉冲信号STP连接，第一级控制子单元的输出端与第二级移位寄存器的输入端连接。当然，启动脉冲信号STP也可以同时作为第一级控制子单元的启动和控制信号输入；也可以只作为第一级控制子单元的启动信号，此时第一级控制子单元还与信号控制线Bi1或Bi2连接，Bi1或Bi2的信号作为第一级控制子单元的控制信号信号输入作用。
优选的，相邻两个控制子单元的连接相同的信号控制线Bi1或Bi2。
其中，每一级控制子单元可以包括：
第一控制模块，用于控制上拉模块开启或关闭，在正向扫描时，第一控制模块根据上一级控制子单元输出的栅线控制信号，开启或关闭上拉模块；在反向扫描时，第一控制模块根据后一级控制子单元输出的栅线控制信号，开启或关闭上拉模块，即起到复位作用；
第二控制模块，用于控制上拉模块开启或关闭，在反向扫描时，第二控制模块根据上一级控制子单元输出的栅线控制信号，开启或关闭上拉模块，；在正向扫描时，第二控制模块根据后一级控制子单元输出的栅线控制信号，开启或关闭上拉模块，即起到复位作用；
上拉模块，用于在第二控制模块或第一控制模块的控制下，将时钟信号输出到控制子单元的输出端口；
下拉模块，用于将控制子单元的输出端口栅极信号下拉到参考信号VSS，抑制栅极信号产生噪声。
具体实施时，上述控制子单元，还可以包括放电电路，用于控制子单元的输出端口输出的栅线控制信号下拉到参考信号VSS。
一方面，放电电路可以控制下拉模块的开启或关闭，以控制子单元的输出端口输出的栅线控制信号下拉到参考信号VSS；
另一方面，放电电路还可以对上拉模块的输入电压(即PU点的电压)下拉到参考信号VSS；进而，以控制子单元的输出端口输出的栅线控制信号下拉到参考信号VSS。
同时，放电电路还可以作为第一控制模块或第二控制模块的复位功能作用时的控制复位信号。即对上拉模块的输入电压(即PU点的电压)下拉到参考信号VSS。
需要说明的是，下拉模块的开启控制信号可以与第一控制模块或第二控制模块的复位功能作用时的控制复位信号相同，也可以不同；下拉模块的开启控制信号可以为放电电路产生的开启控制信号。
具体实施时，最后一级控制子单元的输出端和与其相邻的上一级控制子单元的复位信号输入端以及自身的复位信号输入端连接。
或者，
具体实施时，控制单元还可以包括复位单元，复位单元的输入端连接最后一级控制子单元的输出端，输出端连接最后一级控制子单元的复位端。一方面，用于正向扫描时，对最后一级控制子单元进行复位；另一方面，可以用于第一设定时间段结束后，向控制单元21输入启动信号，以使得控制单元21在第二设定时间段内按照控制时序以与第一设定时间段内栅线控制信号的输出顺序相反的顺序依次输出栅线控制信号。
较佳的，复位单元包括两个冗余的控制子单元，两个冗余的控制子单元的输出端不与输出子单元连接，用于向最后一级控制子单元输入复位信号或反向扫描的启动信号。冗余控制子单元的基本结构与每级控制子单元基本相似。
第一冗余控制子单元包括：
第一控制模块，其连接于最后一级控制子单元的信号输出端和信号控制线Bi1或Bi2，用于控制上拉模块开启或关闭；例如，在正向扫描时，第一控制模块根据最后一级控制子单元输出的栅线控制信号，输入信号控制线Bi1或Bi2的信号，开启或关闭上拉模块；
上拉模块，用于在第一控制模块的控制下，将时钟信号输出到第一冗余控制子单元的输出端口；
下拉模块，用于将第一冗余控制子单元的输出端口输出的栅极信号下拉到参考信号VSS。
第二冗余控制子单元包括：
第一控制模块，其连接于第一冗余控制子单元的信号输出端和信号控制线Bi1或Bi2，用于控制上拉模块开启或关闭；例如，在正向扫描时，第一控制模块根据第二冗余控制子单元输出的栅线控制信号，输入信号控制线Bi1或Bi2的信号，开启或关闭上拉模块；
上拉模块，用于在第一控制模块的控制下，将时钟信号输出到第二冗余控制子单元的输出端口；
下拉模块，用于将第二冗余控制子单元的输出端口输出的栅极信号下拉到参考信号VSS；
第二冗余控制子单元的信号输出端口连接于最后一级控制子单元的第二控制模块，作为最后一级控制子单元的第二控制模块的复位或开启控制信号。
具体实施时，上述冗余控制子单元，还可以包括放电电路，用于将冗余控制子单元的输出端口输出的栅线控制信号下拉到参考信号VSS。
优选的，冗余控制子单元的放电电路与控制子单元的放电电路采用相同的电路结构。
如图3所示，其为多个级联的控制子单元一种结构示意图，包括一个控制线(Bi_1或Bi_2)，一个时钟脉冲信号线(CLK或CLKB)，四个晶体管，一个参考线(VSS)，一个放电电路。为了便于描述，本发明实施例中分别称两个控制线为Bi_1和Bi_2，分别称两个时钟脉冲信号为CLK和CLKB，以及分别称四个晶体管为M1，M2，M3和M4，其中，M1为第一控制模块，M2为第二控制模块，M3为上拉模块，M4为下拉模块，按照级联顺序称每一控制子单元为U1，U2，U3……UN(N为自然数)。其中，控制线用于输入控制信号，时钟脉冲信号线用于提供时钟脉冲信号，参考线用于提供参考电压，每一控制子单元的输出端口用于输出栅线控制信号G(N)，其连接结构如下：
每一控制子单元的M1晶体管是栅极与上一级控制子单元的输出端连接，源极与两个控制线中的一个连接，以取得相应的控制信号，漏极与节点PU连接，M2晶体管的栅极与下一级控制子单元的输出端连接，漏极与M1晶体管的漏极连接，源极与第一晶体管的源极连接；M3晶体管的栅极与节点PU连接，漏极与两个时钟脉冲信号线的其中一个连接，以从时钟脉冲信号线获取相应的时钟脉冲信号，源极与本控制子单元的输出端连接；M4晶体管漏极与M3晶体管的源极连接，源极与参考信号线连接，以获取参考电压。
上拉模块还可以包括一电容，电容的一端连接在M3的栅极，另一端连接控制子单元的输出端。如图10所示。
此外，每一控制子单元还包含放电电路，放电电路连接于M4晶体管的栅极与节点PU之间，用以对控制子单元的输出端进行放电。
本发明实施例中，控制子单元Ui的M1晶体管的源极与下一级控制子单元Ui+1的M1晶体管的源极与两个控制信号线的其中一个连接，之后的连续两级控制子单元，即Ui+2和Ui+3的M1晶体管的源极与另一个控制信号线连接，当i为奇数时，Ui的M3晶体管的漏极与两个时钟脉冲信号线的其中一个连接，当i为偶数时，Ui的M3晶体管的漏极与两个时钟脉冲信号线的另外一个连接(1<≤n≤N，n，N为自然数)。
具体实施时，两个控制信号线与两个时钟脉冲信号线具有其相应的周期与相位，其中，两个控制信号线的周期相同，相位相反。两个时钟脉冲信号线的周期相同，相位相反。本发明实施例中，假设控制信号线的周期为2T，则时钟脉冲信号线的周期为T。
本发明实施例中，上述M1、M2、M3和M4晶体管可以但不限于为场效应薄膜晶体管。
本发明实施例中，还包括第一冗余控制子单元和第二冗余控制子单元，两个冗余的控制子单元用于对级联的控制子单元进行复位，复位后CLK与CLKB信号互换。
需要说明的是，本发明实施例中，第一级控制子单元的M1晶体管的栅极与启动脉冲STP连接，以获得启动脉冲；最后一级控制子单元的M2晶体管的栅极与第二冗余控制子单元的R2点连接(具体连接方式参见图7)，在按照控制子单元级联顺序顺序完成对每一栅线的操作之后，冗余控制子单元工作，当R2点为高电平时，将使UN单元的M2晶体管导通，并在控制信号作用下，从最后一级控制子单元开始，逆序完成对栅线的操作。
具体实施时，控制子单元的结构并不限于图3所示结构，只要其能够按照控制时序在第一设定时间段内，按照控制时序依次输出栅线控制信号；并在第二设定时间段内，按照控制时序以与第一设定时间段内栅线控制信号的输出顺序相反或者相同的顺序依次输出栅线控制信号的结构均可。
具体实施时，输出子单元22可以用于在每一显示画面的前半帧，根据所述控制时序按照级联顺序顺序逐级输出第一栅线控制信号，在每一显示画面的后半帧，根据所述控制时序按照级联顺序逆序逐级输出第二栅线控制信号。
具体实施时，还可以在没有第一冗余控制子单元和第二冗余控制子单元时，根据所述控制时序按照级联顺序顺序逐级输出第一栅线控制信号,其中，第一级控制子单元的M1晶体管的栅极与启动脉冲STP连接，以获得启动脉冲；在第二设定时间段内，根据所述控制时序按照级联顺序顺序逐级输出第二栅线控制信号，第一级控制子单元的M1晶体管的栅极与启动脉冲STP连接，以获得启动脉冲；
或者，第一级控制子单元的M1晶体管的栅极与启动脉冲STP连接，以获得启动脉冲，根据所述控制时序按照级联顺序顺序逐级输出第一栅线控制信号，正向完成对栅线的操作；最后一级控制子单元的M2晶体管的栅极与反向启动脉冲ENDP连接，以获得启动脉冲，从最后一级控制子单元开始，逆序输出第二栅线控制信号，逆序完成对栅线的操作。
为了实现输出子单元22的上述功能，如图4所示，其为本发明实施例提供的输出子单元22的一种可能的结构示意图，包括第一薄膜晶体管和第二薄膜晶体管，其中：第一薄膜晶体管和第二薄膜晶体管的漏极分别与所述控制子单元输出的栅线控制信号连接；第一薄膜晶体管的栅极与第一控制信号连接；第二薄膜晶体管的栅极和第二控制信号连接；第一薄膜晶体管源极与第一栅线控制信号连接；第二薄膜晶体管的源极与第二栅线控制信号连接。为了便于描述，图3中以Mo表示第一薄膜晶体管，以Me表示第二薄膜晶体管，以Bi_o表示第一控制信号，以Bi_e表示第二控制信号；以G(N_o)表示第一栅线控制信号，以G(N_e)表示第二栅线控制信号，其中，N为自然数。
如图5所示，其为图3所示的控制子单元与图4所示的输出子单元的连接示意图，由于控制子单元与输出子单元的结构与图3、图4所示的控制子单元与输出子单元的结构相同，这里不再赘述。
为了更好理解本发明实施例，以下结合说明书附图对本发明实施例提供的移位寄存器的工作原理进行说明。
如图6所示，其为控制信号、脉冲信号、启动脉冲信号及复位单元在一帧显示画面的控制时序示意图。
本发明中实施例中启动信号是指的能够开启或关闭各功能器件的信号，例如薄膜晶体管的栅极的启动脉冲信号；控制信号是指在各功能器件中能够进行输入和输出的信号，例如薄膜晶体管的源极信号。功能器件包括本发明实施例中出现的显示装置、移位寄存器、控制单元、控制子单元、单元、模块、薄膜晶体管等。
在每一显示画面的前半帧，第一控制信号为高电平，第二控制信号为低电平，在每一显示画面的后半帧，第一控制信号为低电平，第二控制信号为高电平。前半帧驱动过程对应的电路结构如图7所示，为了便于描述，以下分别以Bi_o和Bi_e分别表示第一控制信号和第二控制信号。
在第一时序(t0～t1)时，STP为高电平，U1单元的M1晶体管打开，同时序内Bi_1为高电平，U1的PU点电位为高电平，U1的M3晶体管打开；
在第二时序(t1～t2)时，连接U1单元的M1晶体管漏极的CLK为高电平，因此，G(1)点的电平信号为高电平，由于此时Bi_o和Bi_e分别为高电平和低电平，所以，G(1)点的电平信号只能传导到G(1_o)点，从而实现对U1单元第一栅线控制信号的操作，使U1单元第一栅线控制信号为高电平；同时，G(1)点的电平信号连通到U2单元的M1晶体管，使其为导通状态，此时，Bi_1仍为高电平，U2单元的PU点电位为高电平，U2单元的M3晶体管打开；
在第三时序(t2～t3)时，连接U2单元的M1晶体管漏极的CLKB为高电平，通过U2单元中的M3晶体管传导到G(2)点后，由于此时Bi_o和Bi_e分别为高电平和低电平，所以G(2)点的电平信号只能传导到G(2_o)，从而实现对U2单元第一栅线控制信号的操作，使U2单元第一栅线控制信号为高电平；同时，G(2)点的高电平信号还连通到U1单元的M2晶体管，使其为导通状态，但此时Bi_1为低电平，使得U1单元的PU点为低电平，起到对U1单元复位作用；另外，G(2)点的高电平信号使得PU点电压降低，进而可以通过放电电路的控制，使U1单元的M4导通，使U1单元第一栅线控制信号为低电平；即U1单元的放电电路可以对其中的PU点和G(1_o)点放电，使U1单元第一栅线控制信号为低电平；同时，G(2)点的高电平信号还连通到U3单元的M1晶体管，使其为导通状态，由于此时连接该U3单元的M1晶体管漏极的Bi_2为高电平，使得U3单元的PU点为高电平，U3单元的M3晶体管打开；
在第四时序(t3～t4)时，连接U3单元M3晶体管漏极的CLK为高电平，传导至G(3)点，同样由于Bi_o和Bi_e分别为高电平和低电平，所以G(3)点的电平信号只能传导到G(3_o)，从而实现对U3单元第一栅线控制信号的操作，使U3单元第一栅线控制信号为高电平；同时，G(3)点的电平信号还连通到U2单元的M2晶体管，使其为导通状态，但此时Bi_1为低电平，使得U2单元的PU点为低电平，U2单元的放电电路对其中的PU点和G(2_o)点放电，使U2单元第一栅线控制信号为低电平；同时，G(3)点的电平信号还连通到U4单元的M1晶体管，使其导通，由于此时连接该U4单元的M1晶体管漏极的Bi_2为高电平，使得U4单元的PU点为高电平，U4单元的M3晶体管打开；
在第五时序(t4～t5)时，连接U4单元M3晶体管漏极的CLKB为高电平，传导至G(4)点，同样由于Bi_o和Bi_e分别为高电平和低电平，所以G(4)点的电平信号只能传导到G(4_o)，从而实现对U4单元第一栅线控制信号的操作，使U4单元第一栅线控制信号为高电平；同时，G(3)点的电平信号还连通到U3单元的M2晶体管，使其为导通状态，但此时Bi_1为低电平，使得U3单元的PU点为低电平，U3单元的放电电路对其中的PU点和G(3_o)点放电，使U3单元第一栅线控制信号为低电平；同时，G(4)点的电平信号还连通到U5单元的M1晶体管，使其导通，由于此时连接该U5单元的M1晶体管漏极的Bi_2为高电平，使得U5单元的PU点为高电平，U5单元的M3晶体管打开；
依次类推……
在第N+1时序(tN～tN+1)时，完成对UN单元第一栅线控制信号的操作。
通过上述过程，完成了对每一移位寄存器单元第一栅线控制信号的操作。
接下来两个时序中(tN+1～tN+2和tN+2～tN+3)时，第一冗余控制子单元UR1和第二冗余控制子单元UR2工作，由于它们不连接任何栅线，本发明实施例中不再赘述。
具体实施时，M4的栅极还可以与M2的栅极连接同一信号线。即下一级控制子单元的栅极控制信号可以同时作为上一级控制子单元的PU点和栅极控制信号进行拉低，起到复位作用。此时可以不需要放电电路。
具体实施时，Bi1和Bi2的连接方式不局限于图7，也可以实现交错连接，只需要保证上一级控制子单元输出的时候，连接下一级控制子单元的M1的源极的控制线处于高电位。
接下来为后半帧的驱动过程，在后半帧的驱动过程中，CLK和CLKB信号互换，Bi_o和Bi_e分别低电平和高电平，其对应的电路结构示意图如图8所示，由于在时序tN+2～tN+3时，R2点为高电平，并传导至UN单元的M2晶体管，使其处于导通状态；
在时序tN+3～tN+4时，连接UN单元的M2晶体管漏极的Bi_2为高电平，使UN单元的PU点为高电平，UN单元的M3晶体管开启，CLK的高电平传递到G(N)点，由于Bi_o和Bi_e分别低电平和高电平，G(N)点信号只能传导至G(N_e)点，从而实现对UN单元第二栅线控制信号的操作，使UN单元第二栅线控制信号为高电平；同时，G(N)点信号传导至UN-1单元的M2晶体管，使其导通，由于此时Bi_2为高电平，UN-1单元的PU点为高电平，使得UN-1单元的M3晶体管导通；
下一时序(tN+4～tN+5)时，CLKB的高电平通过UN-1单元的M3晶体管传递到G(N-1)点，同样，由于Bi_o和Bi_e分别低电平和高电平，G(N-1)点信号只能传导至G(N-1_e)点，实现对UN-1单元第二栅线控制信号的操作，使UN-1单元第二栅线控制信号为高电平；同时，G(N-1)点信号传导至UN单元的M1晶体管，使其导通，但由于此时Bi_2为低电平，所以实现对UN单元的PU点为低电平，从而，通过放电电路对PU点和G(N_e)点放电；同时，G(N-1)点信号传导至UN-2单元的M2晶体管，使其导通，由于此时Bi_1为高电平，UN-2单元的PU点为高电平，使得UN-2单元的M3晶体管导通；
依次类推……；
在时序(t2N+2～t2N+3)时，完成对U1单元第二栅线控制信号的操作。
通过上述过程，完成了对每一控制子单元第二栅线控制信号的操作。
至此，实现了对所有控制子单元包含的两个栅线的扫描。
优选的，每一控制子单元G(N)连接两条栅线，G(N_o)表示第一栅线控制信号，其连接奇数行栅线；以G(N_e)表示第二栅线控制信号，其连接偶数行栅线。
如图9所示，为对应于图6所示的控制时序，第一栅线控制信号和第二栅线控制信号在每一控制时序的输出示意图。
具体实施时，根据控制时序的不同，可以有多种实现方案：例如，第一设定时间段和第二设定时间段均为一个CLK时钟周期，其中，在第一设定时间段内，实现正向扫描，Mo和Me可以在一个CLK时钟周期内，同时输出，从而，一个GOA实现两行栅线同频率输出；或者Mo和Me可以在同一个CLK时钟周期内，根据Bi_o和Bi-e的配合，依次(或交替)输出，一个GOA实现两行栅线前后输出，同样可以实现逐行扫描；并且相对双边驱动，节省布线空间；在第二设定时间段内，实现反向扫描。
具体实施时，放电电路连接在放电信号端、第一节点(PU点)和M4的栅极之间，并与参考信号线(也即参考电压，参考信号VSS，或者低电平信号端)连接，用于控制M4的开启而维持本级所述控制子单元的输出的栅极控制信号为低电平。放电电路可以采用附图10的结构，但不局限于此。
所述放电电路包括：
第五薄膜晶体管M5，其栅极和漏极连接在一起与放电信号端连接、源极与作为下拉节点的第二节点(PD点)连接；
第六薄膜晶体管M6，其栅极与所述第一节点连接、漏极与所述第二节点连接、源极与低电平信号端连接；
其中，M4晶体管的栅极与第二节点连接。
所述放电电路还可以包括：
第七薄膜晶体管，其栅极与所述第二节点连接、漏极与所述第一节点连接、源极与低电平信号端连接；
其中，放电信号端可以是直流高电平信号；也可以是交流高电平信号，例如CLKB，只需满足CLKB与本级控制子单元的时钟输入信号CLK同一周期，并相位相反即可。例如，还可以直接连接本级控制子单元的时钟输入信号CLK，只需在本级控制子单元的时钟输入信号CLK和第五薄膜晶体管之间加一个反相器即可。
其中，M1为第一控制模块，M2为第二控制模块，M3为上拉模块，M4为下拉模块；上拉模块还可以包括一电容，电容的一端连接在M3的栅极，另一端连接控制子单元的输出端。
基于同一发明构思，本发明实施例中还提供了一种移位寄存器驱动方法、一种阵列基板及一种显示装置，由于上述方法及装置解决问题的原理与移位寄存器相似，因此上述装置的实施可以参见移位寄存器的实施，重复之处不再赘述。
如图11所示，为本发明实施例提供的移位寄存器驱动方法的实施流程示意图，包括以下步骤：
S1101、接收控制单元输出的栅线控制信号，其中，在第一设定时间段内，所述栅线控制信号为所述控制单元按照控制时序依次输出的；且在第二设定时间段内，所述栅线控制信号为所述控制子元按照控制时序，以与第一设定时间段内的栅线控制信号的输出顺序相反或者相同的顺序依次输出的；
S1102、将接收到的栅线控制信号分为第一栅线控制信号和第二栅线控制信号分别输出。
具体的，在所述第一设定时间段内，按照所述控制时序依次输出所述第一栅线控制信号；在所述第二设定时间段内，按照所述控制时序依次输出所述第二栅线控制信号。
具体实施时，本发明实施例提供的移位寄存器可以设置于阵列基板中。
另外，本发明实施例还提供一种显示装置，包括彩膜基板、阵列基板以及位于彩膜基板和阵列基板之间的液晶，该显示装置中的阵列基板包括本发明实施例提供的移位寄存器。
本发明实施例提供的移位寄存器及其驱动方法、阵列基板和显示装置，移位寄存器有控制子单元和输出子单元组成，其中，控制子单元用于在第一设定时间段内根据控制时序按照级联顺序顺序逐级输出栅线控制信号；并在第二设定时间段内，根据控制时序按照级联顺序同序或者逆序逐级输出栅线控制信号，输出子单元用于将控制子单元输出的控制信号分为两个栅线控制信号分别输出，这样，由于一个控制子单元可以控制两个栅线控制信号，从而，减小了移位寄存器所需要的布线空间。
所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (6)

1.一种移位寄存器，其特征在于，应用在阵列基板行驱动GOA技术中，包括控制单元和多个输出子单元，其中：
所述控制单元，包含多个级联的控制子单元，每一控制子单元具有一个输出端口，各输出端口用于在第一设定时间段内，按照控制时序依次输出栅线控制信号；并在第二设定时间段内，按照控制时序以与第一设定时间段内栅线控制信号的输出顺序相反的顺序依次输出栅线控制信号；
每一输出子单元分别与所述控制单元的一输出端口连接，各输出子单元用于将与自身连接的输出端口输出的栅线控制信号至少分为第一栅线控制信号和第二栅线控制信号分别输出；
每一级控制子单元包括：
第一控制模块，用于控制第一上拉模块开启或关闭，在正向扫描时，第一控制模块根据上一级控制子单元输出的栅线控制信号，开启或关闭第一上拉模块；
第二控制模块，用于控制第一上拉模块开启或关闭，在反向扫描时，第二控制模块根据后一级控制子单元输出的栅线控制信号，开启或关闭第一上拉模块；
第一上拉模块，用于在第二控制模块或第一控制模块的控制下，将时钟信号输出到控制子单元的输出端口；
下拉模块，用于将控制子单元的输出端口栅极信号下拉到参考信号VSS，抑制栅极信号产生噪声；
所述输出子单元，包括第一薄膜晶体管和第二薄膜晶体管，其中：
所述第一薄膜晶体管和第二薄膜晶体管的漏极分别与所述控制子单元输出的栅线控制信号连接；
所述第一薄膜晶体管的栅极与第一控制信号连接；
所述第二薄膜晶体管的栅极和第二控制信号连接；
所述第一薄膜晶体管源极与第一栅线控制信号连接；
所述第二薄膜晶体管的源极与第二栅线控制信号连接；
若在第二设定时间段内，按照控制时序以与第一设定时间段内栅线控制信号的输出顺序相反的顺序依次输出栅线控制信号时，还包括：
复位单元，用于在第一设定时间段结束后，向所述控制单元输入启动信号，控制所述控制单元在第二设定时间段内按照控制时序以与第一设定时间段内栅线控制信号的输出顺序相反的顺序依次输出栅线控制信号；
所述复位单元包括两个冗余的控制子单元，两个冗余的控制子单元的输出端不与输出子单元连接，用于向最后一级控制子单元输入复位信号或反向扫描的启动信号；
第一冗余控制子单元包括：
第三控制模块，其连接于最后一级控制子单元的信号输出端和信号控制线，用于控制第二上拉模块开启或关闭；
第二上拉模块，用于在第三控制模块的控制下，将时钟信号输出到第一冗余控制子单元的输出端口；
下拉模块，用于将第一冗余控制子单元的输出端口输出的栅极信号下拉到参考信号VSS；
第二冗余控制子单元包括：
第四控制模块，其连接于第一冗余控制子单元的信号输出端和信号控制线，用于控制第三上拉模块开启或关闭；
第三上拉模块，用于在第四控制模块的控制下，将时钟信号输出到第二冗余控制子单元的输出端口；
下拉模块，用于将第二冗余控制子单元的输出端口输出的栅极信号下拉到参考信号VSS；
第二冗余控制子单元的信号输出端口连接于最后一级控制子单元的第二控制模块，作为最后一级控制子单元的第二控制模块的复位或开启控制信号。
2.如权利要求1所述的移位寄存器，其特征在于，
所述输出子单元，具体用于在第一设定时间段内，按照所述控制时序依次输出第一栅线控制信号，以及在第二设定时间段内，按照所述控制时序依次输出第二栅线控制信号。
3.如权利要求1或2所述的移位寄存器，其特征在于，所述第一设定时间为每一显示画面的前半帧，所述第二设定时间为每一显示画面的后半帧。
4.如权利要求1所述的移位寄存器，其特征在于，
在所述第一设定时间段内，所述第一控制信号输入高电平，所述第二控制信号输入低电平；
在所述第二设定时间段内，所述第一控制信号输入低电平，所述第二控制信号输入高电平。
5.一种阵列基板，其特征在于，包括权利要求1～4任一权利要求所述的移位寄存器。
6.一种显示装置，其特征在于，包括权利要求5所述的阵列基板。
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