KR101810517B1 - 게이트 구동회로 및 이를 구비한 표시 장치 - Google Patents

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Abstract

게이트 구동회로는 쉬프트 레지스터 및 수직개시라인을 포함한다. 상기 쉬프트 레지스터는 제1 내지 제N 게이트 라인들에 제1 내지 제N 게이트 온 신호들(N은 자연수)을 차례대로 인가하는 복수의 제1 내지 제N 회로 스테이지들과, 상기 제1 회로 스테이지와 인접한 적어도 하나의 역방향용 더미 스테이지 및 상기 제N 회로 스테이지와 인접한 적어도 하나의 순방향용 더미 스테이지를 포함한다. 상기 수직개시라인은 상기 쉬프트 레지스터의 시작을 제어하는 수직개시신호를 전달하고, 스캔 방향에 따라 상기 제1 회로 스테이지 또는 제N 회로 스테이지와 전기적으로 연결된다.

Description

게이트 구동회로 및 이를 구비한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 간단한 회로 구현을 위한 게이트 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.
표시 장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여, 표시 패널의 표시 영역에 위치하는 스위칭 소자의 제조 공정시 상기 표시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 이른바 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다. 상기 게이트 구동회로는 순차적으로 게이트 신호를 출력하는 복수의 스테이지들로 구성된다.
예를 들면, 상기 표시 패널의 상측 장변에 상기 인쇄회로기판이 배치된 경우, 데이터 구동회로는 상기 인쇄회로기판과 인접한 상기 표시 패널의 상측부터 상기 인쇄회로기판과 원접한 상기 표시 패널의 하측으로 진행하는 순방향으로 데이터 신호를 제공한다. 상기 데이터 신호와 동기되어, 상기 게이트 구동회로는 상기 순방향으로 차례대로 게이트 신호를 생성하여 상기 표시 패널에 제공한다.
상기 표시 패널의 하측 장변에 상기 인쇄회로기판이 배치된 경우, 상기 데이터 구동회로는 상기 인쇄회로기판과 원접한 상기 표시 패널의 상측부터 상기 인쇄회로기판과 인접한 상기 표시 패널의 하측으로 진행하는 역방향으로 데이터 신호를 제공한다. 상기 데이터 신호와 동기되어, 상기 게이트 구동회로는 상기 역방향으로 차례대로 게이트 신호를 생성하여 상기 표시 패널에 제공한다.
상기 표시 패널에 실장되는 상기 인쇄회로기판의 위치에 따라서 상기 게이트 구동회로는 순방향 또는 역방향 스캔 모드로 구동한다. 상기 게이트 구동회로를 순방향 또는 역방향 스캔 모드로 구동하기 위해서는 스캔 모드에 따라서 상기 게이트 구동회로의 동작 방향을 제어하는 제어 신호 등이 추가되어야 한다.
따라서 상기 스캔 모드에 따라서 상기 게이트 구동회로를 제어하는 타이밍 제어부가 다르게 사용되어 제조 원가를 증가시킬 수 있다. 또한 상기 게이트 구동회로를 제어하는 제어 신호의 증가로 인해 신호 라인의 개수가 증가할 수 있다. 결과적으로, 상기 게이트 구동회로의 형성 면적이 증가되어 표시 장치의 외관 품질을 떨어뜨린다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 간단한 회로 구현으로 순방향 또는 역방향 스캔 구동을 할 수 있는 게이트 구동회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동회로는 쉬프트 레지스터 및 수직개시라인을 포함한다. 상기 쉬프트 레지스터는 제1 내지 제N 게이트 라인들에 제1 내지 제N 게이트 온 신호들(N은 자연수)을 차례대로 인가하는 복수의 제1 내지 제N 회로 스테이지들과, 상기 제1 회로 스테이지와 인접한 적어도 하나의 역방향용 더미 스테이지 및 상기 제N 회로 스테이지와 인접한 적어도 하나의 순방향용 더미 스테이지를 포함한다. 상기 수직개시라인은 상기 쉬프트 레지스터의 시작을 제어하는 수직개시신호를 전달하고, 스캔 방향에 따라 상기 제1 회로 스테이지 또는 제N 회로 스테이지와 전기적으로 연결된다.
본 실시예에서, 상기 클럭 신호를 전달하는 클럭 라인을 더 포함할 수 있다.
본 실시예에서, 상기 클럭 라인은 상기 스캔 방향이 순방향인 경우, 상기 역방향용 더미 스테이지와 전기적으로 플로팅 되고, 상기 스캔 방향이 역방향인 경우, 상기 순방향용 더미 스테이지와 전기적으로 플로팅 될 수 있다.
상기 실시예에서, 상기 쉬프트 레지스터는 제n 게이트 온 신호를 출력하는 제n 회로 스테이지(n은 자연수)는, 상기 스캔 방향에 따라 상기 제n 게이트 온 신호가 출력되기 전에 수신되는 이전 회로 스테이지의 캐리 신호에 응답하여 상기 이전 회로 스테이지의 캐리 신호를 제어 노드에 인가하는 풀업 제어부와, 상기 제어 노드에 인가된 신호에 응답하여 클럭 신호를 상기 제n 게이트 온 신호로 출력하는 풀업부와, 상기 제어 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제n 캐리 신호로 출력하는 캐리부와, 상기 스캔 방향에 따라 상기 제n 게이트 온 신호가 출력된 후에 수신된 다음 스테이지의 캐리 신호에 응답하여 상기 제어 노드를 제1 오프 신호로 풀다운 하는 제1 풀다운부 및 상기 다음 스테이지의 캐리 신호에 응답하여 상기 제n 게이트 온 신호를 상기 제1 오프 신호로 풀다운 하는 제2 풀다운부를 포함할 수 있다.
본 실시예에서, 상기 스캔 방향이 순방향인 경우, 상기 제1 회로 스테이지의 상기 풀업부는 상기 수직개시라인과 전기적으로 연결되고, 상기 제N 회로 스테이지의 상기 풀업부는 상기 수직개시라인과 전기적으로 플로팅 될 수 있다.
본 실시예에서, 상기 스캔 방향이 역방향인 경우, 상기 제N 회로 스테이지의 상기 풀업부는 상기 수직개시라인과 전기적으로 연결되고, 상기 제1 회로 스테이지의 상기 풀업부는 상기 수직개시라인과 전기적으로 플로팅 될 수 있다.
본 실시예에서, 상기 제n 회로 스테이지는 상기 다음 스테이지의 캐리 신호가 출력된 후에 수신된 다다음 회로 스테이지의 캐리 신호에 응답하여 상기 제어 노드를 제2 오프 신호로 풀다운 하는 리셋부를 더 포함할 수 있다.
본 실시예에서, 상기 제1 내지 제N 게이트 라인들에 인가된 상기 제1 내지 제N 게이트 온 신호들을 순차적으로 제1 오프 신호로 폴링하는 제1 내지 제N 폴링 스테이지들을 포함하는 폴링 회로 및 상기 제1 오프 신호를 전달하는 보조 오프 라인을 더 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 데이터 구동회로, 쉬프트 레지스터 및 수직개시라인을 포함한다. 상기 표시 패널은 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하고, 상기 표시 영역에 순방향으로 차례대로 배열된 제1 내지 제N 게이트 라인들을 배치된다. 상기 데이터 구동회로는 상기 표시 패널에 상기 순방향으로 차례대로 데이터 신호를 인가한다. 상기 쉬프트 레지스터는 상기 주변 영역에 배치되고, 제1 내지 제N 게이트 온 신호들(N은 자연수)을 생성하는 복수의 제1 내지 제N 회로 스테이지들과, 상기 제1 회로 스테이지와 인접한 적어도 하나의 역방향용 더미 스테이지 및 상기 제N 회로 스테이지와 인접한 적어도 하나의 순방향용 더미 스테이지를 포함한다. 상기 수직개시라인은 상기 쉬프트 레지스터의 시작을 제어하는 수직개시신호를 전달하고, 상기 제1 회로 스테이지와 전기적으로 연결되고 상기 제N 회로 스테이지와 전기적으로 플로팅 된다.
상기한 본 발명의 다른 목적을 실현하기 위한 다른 실시예에 따른 표시 장치는 표시 패널, 데이터 구동회로, 쉬프트 레지스터 및 수직개시라인을 포함한다. 상기 표시 패널은 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하고, 상기 표시 영역에 순방향으로 차례대로 배열된 제1 내지 제N 게이트 라인들을 배치된다. 상기 데이터 구동회로는 상기 표시 패널에 상기 순방향과 반대되는 역방향으로 차례대로 데이터 신호를 인가한다. 상기 쉬프트 레지스터는 상기 주변 영역에 배치되고, 제1 내지 제N 게이트 온 신호들(N은 자연수)을 생성하는 복수의 제1 내지 제N 회로 스테이지들과, 상기 제1 회로 스테이지와 인접한 적어도 하나의 역방향용 더미 스테이지 및 상기 제N 회로 스테이지와 인접한 적어도 하나의 순방향용 더미 스테이지를 포함한다. 상기 수직개시라인은 상기 쉬프트 레지스터의 시작을 제어하는 수직개시신호를 전달하고, 상기 제N 회로 스테이지와 전기적으로 연결되고 상기 제1 회로 스테이지와 전기적으로 플로팅 된다.
본 발명의 실시예들에 따르면, 쉬프트 레지스터의 제1 금속 패턴만을 변경함으로써 순방향 스캔 모드 및 역방향 스캔 모드에 동일하게 구동 신호를 사용할 수 있다. 상기 스캔 모드를 결정하는 별도의 구동 신호가 필요치 않으므로 신호 라인의 개수를 줄일 수 있다. 결과적으로 상기 게이트 구동회로가 형성되는 면적을 최소화하여 좁은 베젤 폭의 표시 장치를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 순방향 스캔 모드에 따른 도 1에 도시된 메인 구동회로의 블록도이다.
도 3은 도 2에 도시된 메인 구동회로의 입출력 신호들의 파형도들이다.
도 4는 도 2에 도시된 제n 회로 스테이지의 등가회로도이다.
도 5는 순방향 스캔 모드에 따른 도 1에 도시된 보조 구동회로의 블록도이다.
도 6은 역방향 스캔 모드에 따른 도 1에 도시된 메인 구동회로의 블록도이다.
도 7은 도 6에 도시된 메인 구동회로의 입출력 신호들의 파형도들이다.
도 8은 역방향 스캔 모드에 따른 도 1에 도시된 보조 구동회로의 블록도이다.
도 9a 및 도 9b는 순방향 스캔 모드에 따른 도 1에 도시된 표시 패널의 평면도들이다.
도 10a 및 도 10b는 역방향 스캔 모드에 따른 도 1에 도시된 표시 패널의 평면도들이다.
도 11은 본 발명의 다른 실시예에 따른 순방향 스캔 모드의 제n 회로 스테이지의 등가회로도이다.
도 12는 본 발명의 다른 실시예에 따른 보조 구동회로의 블록도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 상기 표시 장치는 인쇄회로기판(100), 데이터 구동회로(200) 및 표시 패널(300)을 포함한다.
상기 인쇄회로기판(100)은 타이밍 제어부(110) 및 전압 발생부(120)를 포함한다. 상기 타이밍 제어부(110)는 상기 표시 패널(300)을 구동하기 위한 타이밍 제어신호를 생성하여 상기 데이터 구동회로(200)에 제공한다. 상기 타이밍 제어신호는 데이터 제어신호 및 게이트 제어신호를 포함한다. 상기 게이트 제어신호는 수직개시신호(STVP), 제1 클럭 신호(CK1), 제2 클럭 신호(CK2)를 포함한다. 상기 수직개시신호(STVP), 제1 클럭 신호(CK1), 제2 클럭 신호(CK2) 각각의 하이 레벨은 게이트 온 신호의 레벨과 실질적으로 동일하고, 각각의 로우 레벨은 제2 오프 신호의 레벨과 실질적으로 동일할 수 있다. 상기 전압 발생부(120)는 상기 표시 패널(300)을 구동하기 위한 전원 전압을 발생한다. 예를 들면, 상기 게이트 온 신호(VON), 제1 오프 신호(VSS1) 및 상기 제2 오프 신호(VSS2)를 생성하고, 상기 제2 오프 신호(VSS2)는 상기 제1 오프 신호(VSS1) 보다 낮은 레벨을 가질 수 있다.
상기 데이터 구동회로(200)는 복수의 연성회로기판들(211, 212, 213) 및 상기 연성회로기판들(211, 212, 213)에 실장된 복수의 구동칩들(221, 222, 223)을 포함한다. 상기 연성회로기판들(211, 212, 213)은 상기 인쇄회로기판(100)과 상기 표시 패널(300)을 전기적으로 연결한다. 제1 연성회로기판(211)은 상기 타이밍 제어부(110)로부터 생성된 상기 수직개시신호(STVP), 제1 클럭 신호(CK1), 제2 클럭 신호(CK2)를 상기 표시 패널(300)에 전달한다. 또한, 제1 연성회로기판(211)은 상기 전압 발생부(120)로부터 생성된 상기 제1 오프 신호(VSS1) 및 제2 오프 신호(VSS2)를 상기 표시 패널(300)에 전달한다. 제3 연성회로기판(213)은 상기 전압 발생부(120)로부터 생성된 상기 제1 오프 신호(VSS1)를 상기 표시 패널(300)에 전달한다.
상기 데이터 구동회로(200)는 순방향 스캔 모드시 상기 표시 패널(300)의 제1 측부터 상기 제1 측과 대향하는 상기 표시 패널(300)의 제2 측으로 진행하는 순방향(FD)으로 차례대로 데이터 신호를 출력한다. 반면, 상기 데이터 구동회로(200)는 역방향 스캔 모드시 상기 표시 패널(300)의 제2 측부터 상기 표시 패널(300)의 제1 측으로 진행하는 역방향으로 차례대로 데이터 신호를 출력한다.
상기 표시 패널(300)은 표시 영역(DA) 및 상기 표시 영역(PA)을 둘러싸는 복수의 제1, 제2 및 제3 주변 영역들(PA1, PA2, PA3)을 포함할 수 있다.
상기 표시 영역(DA)은 복수의 데이터 라인들(DL1,..., DLM)과 상기 데이터 라인들(DL1,..., DLM)과 교차하는 복수의 게이트 라인들(GL1,.., GLn,.., GLN)을 포함한다. 여기서, n, N 및 M 은 자연수이다.
제1 주변 영역(PA1)은 순방향 스캔 모드시 상기 데이터 구동회로(200)가 배치되는 영역이고, 제2 및 제3 주변 영역들(PA2, PA3)은 게이트 구동회로가 배치되는 영역이다.
상기 게이트 구동회로는 메인 구동회로(310) 및 보조 구동회로(320)를 포함할 수 있다. 상기 메인 구동회로(310)는 게이트 온 신호(VON)를 생성하여 게이트 라인에 출력하고, 상기 보조 구동회로(320)는 상기 게이트 라인에 인가된 상기 게이트 온 신호(VON)를 상기 제1 오프 신호(VSS1)로 폴링한다. 상기 제2 주변 영역(PA2)은 상기 메인 구동회로(310)가 배치되는 영역이고, 상기 제2 주변 영역(PA2)과 대향하는 제3 주변 영역(PA3)은 상기 보조 구동회로(320)가 배치되는 영역이다.
예를 들면, 상기 메인 구동회로(310)는 쉬프트 레지스터(311) 및 수직개시라인(312)을 포함한다. 상기 쉬프트 레지스터(311)는 상기 게이트 라인들(GL1,.., GLn,.., GLN)에 연결된 제1 내지 제N 회로 스테이지들(CS1,..,CSn,...,CSN)과 상기 제1 회로 스테이지(CS1)와 인접한 적어도 하나의 역방향 더미 스테이지(R_DS1, R_DS2) 및 제N 회로 스테이지(CSN)와 인접한 적어도 하나의 순방향 더미 스테이지(F_DS1, F_DS2)를 포함할 수 있다.
상기 수직개시라인(312)은 상기 메인 구동회로(311)의 동작 개시를 제어하는 수직개시신호(STVP)를 전달한다. 상기 수직개시라인(312)은 상기 표시 장치의 스캔 모드에 따라서 상기 제1 또는 제N 회로 스테이지(CS1 or CSN)와 선택적으로 연결된다. 예컨대, 상기 표시 장치가 순방향 스캔 모드인 경우, 상기 수직개시라인(312)은 상기 제1 회로 스테이지(CS1)와 전기적으로 연결되고, 상기 제N 회로 스테이지(CSN)와 전기적으로 플로팅 된다. 이에 따라서, 상기 쉬프트 레지스터(311)는 순방향으로 상기 게이트 라인들(GL1,.., GLn,.., GLN)에 순차적으로 게이트 온 신호(VON)를 제공한다. 한편, 상기 표시 장치가 역방향 스캔 모드인 경우, 상기 수직개시라인(312)은 상기 제N 회로 스테이지(CSN)와 전기적으로 연결되고, 상기 제1 회로 스테이지(CS1)와 전기적으로 플로팅 된다. 이에 따라서, 상기 쉬프트 레지스터(311)는 역방향으로 상기 게이트 라인들(GLN,.., GLn,.., GL1)에 순차적으로 게이트 온 신호(VON)를 제공한다.
상기 보조 구동회로(320)는 폴링 회로(321) 및 보조 오프 라인(322)을 포함한다. 상기 폴링 회로(321)는 상기 게이트 라인들(GL1,.., GLn,.., GLN)에 연결된 제1 내지 제N 폴링 스테이지들(FS1,.., FSn,.., FSN)을 포함한다. 상기 보조 오프 라인(322)은 상기 제1 오프 신호(VSS1)를 전달하고 상기 폴링 회로(321)와 전기적으로 연결된다. 상기 순방향 스캔 모드시, 상기 폴링 회로(321)는 순방향으로 차례대로 상기 게이트 라인에 인가된 상기 게이트 온 신호(VON)를 상기 제1 오프 신호(VSS1)로 폴링(falling)한다. 또한, 상기 역방향 스캔 모드시, 상기 폴링 회로(321)는 역방향으로 차례대로 상기 게이트 라인에 인가된 상기 게이트 온 신호(VON)를 상기 제1 오프 신호(VSS1)로 폴링한다.
도 2는 순방향 스캔 모드에 따른 도 1에 도시된 메인 구동회로의 블록도이다.
도 1 및 도 2를 참조하면, 상기 메인 구동회로(310)는 쉬프트 레지스터(311), 수직개시라인(312), 제1 클럭 라인(313), 제2 클럭 라인(314), 제1 오프 라인(315) 및 제2 오프 라인(316)을 포함한다.
상기 쉬프트 레지스터(311)는 역방향용 제1 및 제2 더미 스테이지(R_DS1, R_DS1), 제1 내지 제N 회로 스테이지들(CS1,.., CSn,.., CSN) 및 순방향용 제1 및 제2 더미 스테이지들(F_DS1, F_DS2)을 포함한다.
상기 쉬프트 레지스터(311)에 포함된 각 스테이지는 클럭 단자(CT), 제2 오프 단자(VT1), 제2 오프 단자(VT2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 출력 단자(OT) 및 캐리 단자(CR)를 포함한다.
상기 클럭 단자(CT)는 상기 제1 클럭 라인(313) 또는 상기 제2 클럭 라인(314)과 연결되어 상기 제1 클럭 신호(CK1) 또는 제2 클럭 신호(CK2)를 수신한다. 상기 제1 오프 단자(VT1)는 상기 제1 오프 라인(315)과 연결되어 상기 제1 오프 신호(VSS1)를 수신한다. 상기 제2 오프 단자(VT2)는 상기 제2 오프 라인(316)과 연결되어 상기 제2 오프 신호(VSS2)를 수신한다. 상기 제1 입력 단자(IN1)는 상기 수직개시라인(312) 또는 이전 스테이지의 캐리 단자와 연결되어, 수직개시신호(STV) 또는 이전 스테이지의 캐리 신호를 수신한다. 상기 이전 스테이지는 상기 순방향 스캔 모드에 따라서 현재 스테이지가 동작되기 이전에 동작된 스테이지들 중 하나의 스테이지일 수 있다.
상기 제2 입력 단자(IN2)는 다음 스테이지의 캐리 단자와 연결되어 다음 스테이지의 캐리 신호를 수신한다. 상기 다음 스테이지는 상기 순방향 스캔 모드에 따라서 현재 스테이지가 동작된 다음에 동작되는 스테이지들 중 하나의 스테이지일 수 있다.
상기 제3 입력 단자(IN3)는 다다음 스테이지의 캐리 단자와 연결되어 다다음 스테이지의 캐리 신호를 수신한다. 상기 다다음 스테이지는 상기 순방향 스캔 모드에 따라서 상기 다음 스테이지가 동작된 다음에 동작되는 스테이지들 중 하나의 스테이지일 수 있다.
상기 출력 단자(OT)는 게이트 온 신호를 출력하고, 상기 캐리 단자(CR)는 캐리 신호를 출력한다.
상기 수직개시라인(312)은 상기 제1 회로 스테이지(CS1)의 제1 입력 단자(IN1)와 전기적으로 연결된다. 반면, 상기 수직개시라인(312)은 상기 제N 회로 스테이지(CSN)의 제1 입력 단자(IN1)와 전기적으로 플로팅 된다. 이에 따라서, 상기 쉬프트 레지스터(311)는 상기 제1 회로 스테이지(CS1)부터 상기 제N 회로 스테이지(CSN)까지 순방향으로 구동된다. 또한, 상기 제N 회로 스테이지(CSN)와 인접하게 배치된 상기 순방향의 제1 및 제2 더미 스테이지들(F_DS1, F_DS2)은 구동되어, 순방향 스캔 모드의 마지막 스테이지인, 상기 제N 회로 스테이지(CSN)의 동작을 제어한다.
상기 제1 클럭 라인(313)은 제1 클럭 신호(CK1)를 전달한다. 상기 제1 클럭 신호(CK1)의 듀티비는 50% 또는 50% 보다 작게 설정될 수 있다. 상기 제1 클럭 라인(313)은 홀수 번째 또는 짝수 번째 스테이지들과 전기적으로 연결된다. 상기 순방향 스캔 모드에 따라서, 상기 제1 클럭 라인(313)은 상기 역방향의 제1 및 제2 더미 스테이지(R_DS1, R_DS2)와 전기적으로 플로팅 될 수 있다.
상기 제2 클럭 라인(314)은 상기 제1 클럭 신호(CK1)와 다른 위상을 갖는 제2 클럭 신호(CK2)를 전달한다. 상기 제2 클럭 신호(CK2)의 듀티비는 50% 또는 50% 보다 작게 설정될 수 있다. 상기 제2 클럭 라인(314)은 상기 제1 클럭 라인(313)과 연결되지 않은 홀수 번째 또는 짝수 번째 스테이지들과 전기적으로 연결된다. 상기 순방향 스캔 모드에 따라서, 상기 제2 클럭 라인(314)은 상기 역방향의 제1 및 제2 더미 스테이지(R_DS1, R_DS2)와 전기적으로 플로팅 될 수 있다.
상기 제1 오프 라인(315)은 제1 오프 신호(VSS1)를 전달한다. 상기 제1 오프 라인(315)은 각 스테이지와 연결된다. 상기 순방향 스캔 모드에 따라서, 상기 제1 오프 라인(315)은 상기 역방향의 제1 및 제2 더미 스테이지들(R_DS1, R_DS2)과 전기적으로 플로팅 될 수 있다.
상기 제2 오프 라인(316)은 제2 오프 신호(VSS2)를 전달한다. 상기 제2 오프 라인(316)은 각 스테이지와 연결된다. 상기 순방향 스캔 모드에 따라서, 상기 제2 오프 라인(316)은 상기 역방향의 제1 및 제2 더미 스테이지들(R_DS1, R_DS2)과 전기적으로 플로팅 될 수 있다.
이하에서는 도 3을 참조하여 순방향 스캔 모드에 따른 상기 메인 구동회로의 동작을 설명한다.
도 3은 도 2에 도시된 메인 구동회로의 입출력 신호들의 파형도들이다.
도 2 및 도 3을 참조하면, 제K 프레임(K_FRAME)의 수직개시신호(STVP)가 상기 수직개시라인(312)에 인가되면, 제1 회로 스테이지(CS1)는 상기 수직개시라인(312)과 연결된 제1 입력 단자(IN1)를 통해 상기 수직개시신호(STVP)를 수신한다. 상기 제1 회로 스테이지(CS1)와 인접하게 배치된 적어도 하나의 역방향 더미 스테이지들(R_DS1, R_DS2)은 실질적으로 동작하지 않는다.
상기 수직개시신호(STVP)가 상기 제1 회로 스테이지(CS1)에 인가되면, 상기 메인 구동회로는 순방향 스캔 모드로 동작이 개시된다. 상기 제1 회로 스테이지(CS1)는 상기 수직개시신호(STVP)에 응답하여 제1 게이트 온 신호(G1)를 출력한다.
이하에서는 제n 회로 스테이지(CSn)를 예로 하여 각 스테이지의 동작을 대신 설명한다.
상기 제n 회로 스테이지(CSn)는 이전 스테이지인, 제n-1 회로 스테이지(CSn-1)의 제n-1 캐리 신호(Cr(n-1))에 응답하여 구동되어 제n 게이트 온 신호(Gn) 및 제n 캐리 신호(Crn)를 출력한다. 상기 제n 회로 스테이지(CSn)는 다음 스테이지인, 제n+1 회로 스테이지(CSn+1)의 제n+1 캐리 신호(Cr(n+1))에 응답하여 상기 제n 게이트 온 신호(Gn)를 제1 오프 신호(VSS1)로 풀다운 한다. 또한, 상기 제n 회로 스테이지(CSn)는 다다음 스테이지인, 제n+2 회로 스테이지(CSn+2)의 제n+2 캐리 신호(Cr(n+2))에 응답하여 상기 제n 회로 스테이지(CSn)의 출력 노드를 상기 제2 오프 신호(VSS2)로 풀다운 하여 상기 제n 회로 스테이지(CSn)의 동작을 정지시킨다.
이와 같은 방식으로, 마지막 스테이지인, 제N 회로 스테이지(CSN)가 제N 게이트 온 신호(GN)를 출력한다.
이후, 순방향의 제1 더미 스테이지(F_DS1)는 제N 회로 스테이지(CSN)의 제N 캐리 신호(CrN)에 응답하여 게이트 온 신호에 대응하는 제1 더미 캐리 신호(F_DCr1)를 생성한다. 상기 제N 회로 스테이지(CSN)의 제2 입력 단자(IN2)는 상기 제N 회로 스테이지(CSN)는 상기 제1 더미 캐리 신호(F_DCr1)를 수신하고, 상기 제N 회로 스테이지(CSN)는 상기 제1 더미 캐리 신호(F_DCr1)에 응답하여 제N 게이트 온 신호(GN)를 제1 오프 신호(VSS1)로 풀다운 한다. 또한, 순방향의 제2 더미 스테이지(F_DS2)는 상기 제1 더미 캐리 신호(F_DCr1)에 응답하여 게이트 온 신호에 대응하는 제2 더미 캐리 신호(F_DCr2)를 생성한다. 상기 제N 회로 스테이지(CSN)의 제3 입력 단자(IN3)는 상기 제2 더미 캐리 신호(F_DCr2)를 수신하고, 상기 제N 회로 스테이지(CSN)는 상기 제2 더미 캐리 신호(F_DCr2)에 응답하여 구동을 정지한다.
한편, 상기 순방향의 제2 더미 스테이지(F_DS2)는 다음 프레임인 제K+1 프레임의 수직개시신호(STVP)에 응답하여 동작을 정지할 수 있다. 즉, 상기 제2 더미 스테이지(F_DS2)의 제2 입력 단자(IN2) 또는 제3 입력 단자(IN3)는 상기 수직개시라인(312)과 연결될 수 있다.
도 4는 도 2에 도시된 제n 회로 스테이지의 등가회로도이다.
도 2 및 도 4를 참조하면, 상기 제n 회로 스테이지(CSn)는 풀업 제어부(410), 충전부(420), 풀업부(430), 캐리부(440), 인버팅부(450), 제1 풀다운부(461), 제2 풀다운부(462), 리셋부(470), 제1 홀딩부(481), 제2 홀딩부(482) 및 제3 홀딩부(483)를 포함한다.
상기 풀업 제어부(410)는 제4 트랜지스터(T4)를 포함하고, 상기 제4 트랜지스터(T4)는 상기 클럭 단자(CT)와 연결된 제어 전극 및 입력 전극을 포함하고, 제1 제어 노드(Q)와 연결된 출력 전극을 포함한다. 상기 제1 제어 노드(Q)는 상기 풀업부(430)의 제어 전극과 연결된다.
상기 충전부(420)는 충전 커패시터(C)를 포함하고, 상기 충전 커패시터(C)는 상기 제1 제어 노드(Q)와 연결된 제1 전극과 제1 출력 노드(O1)와 연결된 제2 전극을 포함한다.
상기 풀업부(430)는 제1 트랜지스터(T1)를 포함하고, 상기 제1 트랜지스터(T1)는 상기 제1 제어 노드(Q)와 연결된 제어 전극, 상기 클럭 단자(CT)와 연결된 입력 전극 및 상기 제1 출력 노드(O1)와 연결된 출력 전극을 포함한다.
상기 캐리부(440)는 제15 트랜지스터(T15)를 포함하고, 상기 제15 트랜지스터(T15)는 상기 제1 제어 노드(Q)와 연결된 제어 전극과 상기 클럭 단자(CT)와 연결된 입력 전극 및 제2 출력 노드(O2)와 연결된 출력 전극을 포함한다.
상기 인버팅부(450)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13) 및 제8 트랜지스터(T8)를 포함한다. 상기 제12 트랜지스터(T12)는 상기 클럭 단자(CT)와 연결된 제어 전극 및 입력 전극을 포함하고, 제7 트랜지스터(T7) 및 제13 트랜지스터(T13)와 연결된 출력 전극을 포함한다. 상기 제7 트랜지스터(T7)는 상기 제12 트랜지스터(T12)의 출력 전극과 연결된 제어 전극, 상기 클럭 단자(CT)와 연결된 입력 전극 및 상기 제8 트랜지스터(T8)와 연결된 출력 전극을 포함한다. 상기 제13 트랜지스터(T13)는 상기 제2 출력 노드(O2)와 연결된 제어 전극과, 상기 제12 트랜지스터(T12)의 출력 전극과 연결된 입력 전극과 상기 제1 오프 단자(VT1)와 연결된 출력 전극을 포함한다. 상기 제8 트랜지스터(T8)는 상기 제2 출력 노드(O2)와 연결된 제어 전극과, 상기 제1 오프 단자(VT1)와 연결된 입력 전극 및 상기 제2 제어 노드(N)와 연결된 출력 전극을 포함한다.
상기 제1 풀다운부(461)는 제9 트랜지스터(T9)를 포함하고, 상기 제9 트랜지스터(T9)는 상기 제2 입력 단자(IN2)와 연결된 제어 전극과, 상기 제1 제어 노드(Q)와 연결된 입력 전극 및 상기 제1 오프 단자(VT1)와 연결된 출력 전극을 포함한다.
상기 제2 풀다운부(462)는 제2 트랜지스터(T2)를 포함하고, 상기 제2 트랜지스터(T2)는 상기 제2 입력 단자(IN2)와 연결된 제어 전극과, 상기 제1 출력 노드(O1)와 연결된 입력 전극 및 상기 제1 오프 단자(VT1)와 연결된 출력 전극을 포함한다.
상기 리셋부(470)는 제6 트랜지스터(T6)를 포함하고, 상기 제6 트랜지스터(T6)는 상기 제3 입력 단자(IN3)와 연결된 제어 전극과, 상기 제1 제어 노드(Q)와 연결된 입력 전극 및 상기 제2 오프 단자(VT2)와 연결된 출력 전극을 포함한다.
상기 제1 홀딩부(481)는 제10 트랜지스터(T10)를 포함하고, 상기 제10 트랜지스터(T10)는 상기 제2 제어 노드(N)와 연결된 제어 전극과, 상기 제1 제어 노드(Q1)와 연결된 입력 전극 및 상기 제2 오프 단자(VT2)와 연결된 출력 전극을 포함한다.
상기 제2 홀딩부(482)는 제3 트랜지스터(T3)를 포함하고, 상기 제3 트랜지스터(T3)는 상기 제2 제어 노드(N)와 연결된 제어 전극과, 상기 제1 출력 노드(O1)와 연결된 입력 전극 및 상기 제1 오프 단자(VT1)와 연결된 출력 전극을 포함한다.
상기 제3 홀딩부(483)는 제11 트랜지스터(T11)를 포함하고, 상기 제11 트랜지스터(T11)는 상기 제2 제어 노드(N)와 연결된 제어 전극과, 상기 제2 출력 노드(O2)와 연결된 입력 전극 및 상기 제2 오프 단자(VT2)와 연결된 출력 전극을 포함한다.
도 5는 순방향 스캔 모드에 따른 도 1에 도시된 보조 구동회로의 블록도이다.
도 1 및 도 5를 참조하면, 상기 보조 구동회로(320)는 폴링 회로(321) 및 보조 오프 라인(322)을 포함한다.
상기 폴링 회로(321)는 제1 내지 제N 폴링 스테이지들(FS1,..., FSn,.., FSN)을 포함한다. 각 폴링 스테이지는 게이트 라인과 전기적으로 연결된 순방향 트랜지스터(T141)와 상기 게이트 라인과 전기적으로 플로팅된 역방향 트랜지스터(T142)를 포함한다.
제1 폴링 스테이지(FS1)의 순방향 트랜지스터(T141)는 제2 게이트 라인(GL2)에 연결된 제어 전극과, 제1 게이트 라인(GL1)에 연결된 입력 전극 및 상기 보조 오프 라인(322)에 연결된 출력 전극을 포함한다. 상기 제1 폴링 스테이지(FS1)의 역방향 트랜지스터(T142)는 상기 제1 및 제2 게이트 라인들(GL1, GL2)과 전기적으로 플로팅 된다. 따라서 상기 제1 플로팅 스테이지(FS1)의 상기 순방향 트랜지스터(T141)는 순방향 스캔 모드에 따라서 상기 제2 게이트 라인(GL2)에 인가된 제2 게이트 온 신호에 응답하여 상기 제1 게이트 라인(GL1)에 인가된 상기 제1 게이트 온 신호를 상기 제1 오프 신호(VSS1)로 폴링 한다. 상기 제1 플로팅 스테이지(FS1)의 상기 역방향 트랜지스터(T142)는 동작하지 않는다.
이와 같은 방식으로, 상기 제2 내지 제N-1 폴링 스테이지들(FS2,..., FSN-1) 각각은 상기 순방향 트랜지스터(T141)에 의해 제2 내지 제N-1 게이트 라인들(GL2,..., GLN-1)에 인가된 제2 내지 제N-1 게이트 온 신호들을 상기 제1 오프 신호(VSS1)로 순차적으로 폴링한다.
한편, 마지막 폴링 스테이지인, 제N 폴링 스테이지(FSN)의 순방향 트랜지스터(T141)는 제1 더미 게이트 라인(DGL1)에 제어 전극이 연결될 수 있다. 상기 제1 더미 게이트 라인(DGL1)은 영상을 표시하지 않는 더미 화소와 연결될 수 있다. 즉, 상기 제1 더미 게이트 라인(DGL1)은 상기 순방향의 제1 더미 스테이지(F_DS1)로부터 생성된 게이트 온 신호에 대응하는 제1 더미 게이트 신호가 인가될 수 있다. 따라서 상기 제N 폴링 스테이지(FSN)의 순방향 트랜지스터(T141)는 상기 제1 더미 게이트 신호에 응답하여 상기 제N 게이트 라인(GLN)에 인가된 제N 게이트 온 신호를 상기 제1 오프 신호(VSS1)로 폴링할 수 있다.
또는, 도시되지 않았으나, 상기 제N 폴링 스테이지(FSN)의 순방향 트랜지스터(T141)는 전기적으로 플로팅 된 제어 전극을 포함할 수 있다.
도 6은 역방향 스캔 모드에 따른 도 1에 도시된 메인 구동회로의 블록도이다.
도 1 및 도 6을 참조하면, 상기 메인 구동회로(310)는 쉬프트 레지스터(311), 수직개시라인(312), 제1 클럭 라인(313), 제2 클럭 라인(314), 제1 오프 라인(315) 및 제2 오프 라인(316)을 포함한다. 이하에서는 앞서 도 2를 참조하여 설명된 실시예의 구성요소와 동일한 구성요소의 설명은 간략하게 한다.
상기 쉬프트 레지스터(311)에 포함된 각 스테이지는 클럭 단자(CT), 제2 오프 단자(VT1), 제2 오프 단자(VT2), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 출력 단자(OT) 및 캐리 단자(CR)를 포함한다.
상기 역방향 스캔 모드에 따라서, 상기 수직개시라인(312)은 상기 제N 회로 스테이지(CSN)의 제1 입력 단자(IN1)와 전기적으로 연결된다. 반면, 상기 수직개시라인(312)은 제1 회로 스테이지(CS1)의 제1 입력 단자(IN1)와 전기적으로 플로팅 된다.
이에 따라서, 상기 쉬프트 레지스터(311)는 상기 제N 회로 스테이지(CSN)부터 상기 제1 회로 스테이지(CS1)까지 역방향으로 순차적으로 구동한다. 상기 제1 회로 스테이지(CS1)와 인접하게 배치된 상기 역방향의 제1 및 제2 더미 스테이지들(R_DS1, R_DS2)은 구동되어 역방향 스캔 모드의 마지막 스테이지인, 상기 제1 회로 스테이지(CS1)의 동작을 제어한다.
상기 제1 클럭 라인(313)은 제1 클럭 신호(CK1)를 전달한다. 상기 제1 클럭 라인(313)은 홀수 번째 또는 짝수 번째 스테이지들과 전기적으로 연결된다. 상기 역방향 스캔 모드에 따라서 상기 제1 클럭 라인(313)은 상기 순방향의 제1 더미 스테이지들(F_DS1, F_DS2)과 전기적으로 플로팅 될 수 있다.
상기 제2 클럭 라인(314)은 제2 클럭 신호(CK2)를 전달한다. 상기 제2 클럭 신호(CK2)는 상기 제1 클럭 신호(CK1)과 위상이 다를 수 있다. 상기 제2 클럭 라인(314)은 상기 제1 클럭 라인(313)이 연결되지 않은 홀수번째 또는 짝수번째 스테이지들과 전기적으로 연결된다. 상기 역방향 스캔 모드에 따라서, 상기 제2 클럭 라인(314)은 상기 순방향의 제1, 제2 더미 스테이지(F_DS1, F_DS2)와 전기적으로 플로팅 될 수 있다.
상기 제1 오프 라인(315)은 제1 오프 신호(VSS1)를 전달한다. 상기 제1 오프 라인(315)은 각 스테이지와 연결된다. 상기 역방향 스캔 모드에 따라서, 상기 제1 오프 라인(315)은 상기 순방향의 제1 및 제2 더미 스테이지들(F_DS1, F_DS2)과 전기적으로 플로팅 될 수 있다.
상기 제2 오프 라인(316)은 제2 오프 신호(VSS2)를 전달한다. 상기 제2 오프 라인(316)은 각 스테이지와 연결된다. 상기 역방향 스캔 모드에 따라서, 상기 제2 오프 라인(316)은 상기 순방향의 제1 및 제2 더미 스테이지들(F_DS1, F_DS2)과 전기적으로 플로팅 될 수 있다.
이하에서는 도 7을 참조하여 역방향 스캔 모드에 따른 상기 메인 구동회로의 동작을 설명한다.
도 7은 도 6에 도시된 메인 구동회로의 입출력 신호들의 파형도들이다.
도 6 및 도 7을 참조하면, 제K 프레임(K_FRAME)의 수직개시신호(STVP)가 상기 수직개시라인(312)에 인가되면, 제N 회로 스테이지(CSN)는 상기 수직개시라인(312)과 연결된 제1 입력 단자(IN1)를 통해 상기 수직개시신호(STVP)를 수신한다. 상기 제N 회로 스테이지(CS1)와 인접하게 배치된 적어도 하나의 순방향 더미 스테이지들(F_DS1, F_DS2)은 실질적으로 동작하지 않는다.
상기 수직개시신호(STVP)가 상기 제N 회로 스테이지(CS1)에 인가되면, 상기 메인 구동회로는 역방향 스캔 모드로 동작이 개시된다.
상기 제N 회로 스테이지(CSN)는 상기 수직개시신호(STVP)에 응답하여 제N 게이트 온 신호(GN)를 출력한다. 이하에서는 제n 회로 스테이지(CSn)를 예로 하여 각 스테이지의 동작을 대신 설명한다.
상기 제n 회로 스테이지(CSn)는 이전 스테이지인, 제n+1 회로 스테이지(CSn+1)의 제n+1 캐리 신호(Cr(n+1))에 응답하여 동작이 개시되어 제n 게이트 온 신호(Gn) 및 제n 캐리 신호(Crn)를 출력한다. 상기 제n 회로 스테이지(CSn)는 다음 스테이지인, 제n-1 회로 스테이지(CSn-1)의 제n-1 캐리 신호(Cr(n-1))에 응답하여 상기 제n 게이트 온 신호(Gn)를 제1 오프 신호(VSS1)로 풀다운 한다. 또한, 상기 제n 회로 스테이지(CSn)는 다다음 스테이지인, 제n-2 회로 스테이지(CSn-2)의 제n-2 캐리 신호(Cr(n-2))에 응답하여 상기 제n 회로 스테이지(CSn)의 제어 노드를 상기 제2 오프 신호(VSS2)로 풀다운하여 상기 제n 회로 스테이지(CSn)의 동작을 정지한다.
이와 같은 방식으로, 마지막 스테이지인, 제1 회로 스테이지(CS1)가 제1 게이트 온 신호(G1)를 출력한다.
이후, 역방향의 제1 더미 스테이지(R_DS1)는 상기 제1 회로 스테이지(CS1)의 제1 캐리 신호(Cr1)에 응답하여 게이트 온 신호에 대응하는 제1 더미 캐리 신호(R_DCr1)를 생성한다. 상기 제1 회로 스테이지(CS1)의 제2 입력 단자(IN2)는 상기 제1 더미 캐리 신호(R_DCr1)를 수신하고, 상기 제1 회로 스테이지(CS1)는 상기 제1 더미 캐리 신호(R_DCr1)에 응답하여 상기 제1 게이트 온 신호(G1)를 제1 오프 신호(VSS1)로 풀다운 시킨다. 또한, 역방향의 제2 더미 스테이지(R_DS2)는 상기 제1 더미 캐리 신호(R_DCr1)에 응답하여 제2 더미 캐리 신호(R_DCr2)를 생성한다. 상기 제1 회로 스테이지(CS1)의 제3 입력 단자(IN3)는 상기 제2 더미 캐리 신호(R_DCr2)를 수신하고, 상기 제1 회로 스테이지(CS1)는 상기 제2 더미 캐리 신호(R_DCr2)에 응답하여 동작을 정지한다.
상기 역방향의 제2 더미 스테이지(R_DS2)는 다음 프레임인 제K+1 프레임의 수직개시신호(STVP)에 응답하여 동작이 정지될 수 있다. 즉, 상기 제2 더미 스테이지(R_DS2)의 제2 입력 단자(IN2) 또는 제3 입력 단자(IN3)는 상기 수직개시라인(312)과 연결될 수 있다.
상기 역방향 스캔 모드시, 상기 제n 회로 스테이지(CSn)의 등가회로는 앞서 설명된 실시예에 따른 도 4의 등가회로에서 제1, 제2 및 제3 입력 단자들(IN1,IN2, IN3)이 수신하는 캐리 신호들을 제외하고는 실질적으로 동일하므로 반복되는 설명은 생략한다.
상기 역방향 스캔 모드에 따르면, 상기 제n 회로 스테이지(CSn)의 제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호인 제n+1 회로 스테이지(CSn+1)의 제n+1 캐리 신호(Cr(n+1))를 수신한다. 상기 제n 회로 스테이지(CSn)의 제2 입력 단자(IN2)다음 스테이지의 캐리 신호인 제n-1 회로 스테이지(CSn-1)의 제n-1 캐리 신호(Cr(n-1))를 수신한다. 상기 제n 회로 스테이지(CSn)의 제3 입력 단자(IN3)는 다다음 스테이지의 캐리 신호인 제n-2 회로 스테이지(CSn-2)의 제n-2 캐리 신호(Cr(n-2))를 수신한다.
도 8은 역방향 스캔 모드에 따른 도 1에 도시된 보조 구동회로의 블록도이다.
도 1 및 도 8을 참조하면, 상기 보조 구동회로(320)는 폴링 회로(321) 및 보조 오프 라인(322)을 포함한다.
상기 폴링 회로(321)는 제1 내지 제N 폴링 스테이지들(FS1,..., FSn,.., FSN)을 포함한다. 각 폴링 스테이지는 게이트 라인과 전기적으로 플로팅 된 순방향 트랜지스터(T141)와 상기 게이트 라인과 전기적으로 연결된 역방향 트랜지스터(T142)를 포함한다.
제N 폴링 스테이지(FSN)의 역방향 트랜지스터(T142)는 역방향 스캔 모드에 따라서 다음 게이트 라인인 제N-1 게이트 라인(GLN-1)에 연결된 제어 전극과, 제N 게이트 라인(GLN)에 연결된 입력 전극 및 상기 보조 오프 라인(322)에 연결된 출력 전극을 포함한다. 상기 제N 폴링 스테이지(FSN)의 순방향 트랜지스터(T141)는 상기 제N 및 제N-1 게이트 라인들(GLN, GLN-1)과 전기적으로 플로팅 된다. 따라서, 상기 제N 플로팅 스테이지(FSN)의 상기 역방향 트랜지스터(T142)는 상기 제N-1 게이트 라인(GLN-1)에 인가된 제N-1 게이트 온 신호에 응답하여 상기 제N 게이트 라인(GLN)에 인가된 상기 제N 게이트 온 신호를 상기 제1 오프 신호(VSS1)로 폴링 한다. 상기 제N 플로팅 스테이지(FSN)의 상기 순방향 트랜지스터(T141)는 동작하지 않는다.
이와 같은 방식으로, 상기 제N-1 내지 제2 폴링 스테이지들(FSN-1,..., FS2) 각각은 상기 역방향 트랜지스터(T142)에 의해 제N-1 내지 제2 게이트 라인들(GLN-1,..., GL2)에 인가된 제N-1 내지 제2 게이트 온 신호들을 상기 제1 오프 신호(VSS1)로 순차적으로 폴링 한다.
한편, 역방향 스캔 모드에 따른 마지막 폴링 스테이지인, 제1 폴링 스테이지(FS1)의 역방향 트랜지스터(T142)는 제2 더미 게이트 라인(DGL2)에 제어 전극이 연결될 수 있다. 상기 제2 더미 게이트 라인(DGL2)은 영상을 표시하지 않는 더미 화소와 연결될 수 있다. 즉, 상기 제2 더미 게이트 라인(DGL2)은 상기 역방향의 제1 더미 스테이지(R_DS1)로부터 생성된 게이트 온 신호에 대응하는 제2 더미 게이트 신호가 인가될 수 있다. 따라서 상기 제1 폴링 스테이지(FS1)의 역방향 트랜지스터(T142)는 상기 제2 더미 게이트 신호에 응답하여 상기 제1 게이트 라인(GL1)에 인가된 제1 게이트 온 신호를 상기 제1 오프 신호(VSS1)로 폴링할 수 있다.
또는, 도시되지 않았으나, 상기 제1 폴링 스테이지(FS1)의 역방향 트랜지스터(T142)는 전기적으로 플로팅된 제어 전극을 포함할 수 있다.
도 9a 및 도 9b는 순방향 스캔 모드에 따른 도 1에 도시된 표시 패널의 평면도들이다. 도 9a는 순방향 스캔 모드에 따른 메인 구동회로의 개략적인 평면도이고, 도 9b는 순방향 스캔 모드에 따른 보조 구동회로의 개략적인 평면도이다.
도 2, 도 4 및 도 9a를 참조하면, 상기 쉬프트 레지스터(311)의 각 스테이지는 제2, 제4, 제6, 제9 및 제15 트랜지스터들(T2, T4, T6, T9, T15)을 포함한다. 상기 제2, 제4, 제6, 제9 및 제15 트랜지스터들(T2, T4, T6, T9, T15)은 제1 금속 패턴으로 형성된 제어 전극과, 제2 금속 패턴으로 형성된 입력 전극 및 출력 전극을 포함한다. 상기 제1 금속 패턴 위에는 제1 절연층이 형성되고, 상기 제2 금속 패턴은 상기 제1 절연층 위에 형성되고, 상기 제2 금속 패턴 위에는 제2 절연층이 형성될 수 있다. 상기 제1 및 제2 금속 패턴은 상기 제1 및 제2 절연층에 형성된 콘택홀을 통해 제3 도전 패턴을 통해 서로 연결될 수 있다. 상기 제1 금속 패턴은 표시 영역에 형성된 게이트 라인을 포함할 수 있고, 상기 제2 금속 패턴은 상기 표시 영역에 형성된 데이터 라인을 포함할 수 있고, 상기 제3 도전 패턴은 상기 표시 영역에 형성된 화소 전극을 포함할 수 있다.
각 스테이지의 제15 트랜지스터(T15)는 캐리 신호를 출력하고, 제4 트랜지스터(T4)는 이전 스테이지의 캐리 신호를 수신하고, 제2 및 제9 트랜지스터들(T2, T9)은 다음 스테이지의 캐리 신호를 수신하고, 제6 트랜지스터(T6)는 다다음 스테이지의 캐리 신호를 수신한다.
다시 말하면, 제n 회로 스테이지(CSn)의 제n 캐리 신호(Crn)를 출력하는 제15 트랜지스터(T15)는 제n+1 회로 스테이지(CSn+1)의 제4 트랜지스터(T4)와 연결되고, 제n-1 회로 스테이지(CSn-1)의 제2 및 제9 트랜지스터들(T2, T9)과 연결되고, 제n-2 회로 스테이지(CSn-2)의 제6 트랜지스터(T6)와 연결된다.
상기 제15 트랜지스터(T15)의 출력 전극(DE15)은 제1 연결 라인(L11)을 통해 상기 제4 트랜지스터(T4)의 제어 전극(GE4)과 연결되고, 상기 제15 트랜지스터(T15)의 출력 전극(DE15)은 제2 연결 라인(L12)을 통해 상기 제2 및 제9 트랜지스터들(T2, T9)의 제어 전극들(GE2, GE9)과 연결되고, 상기 제15 트랜지스터(T15)의 출력 전극(DE15)은 제3 연결 라인(L13)을 통해 상기 제6 트랜지스터(T6)의 제어 전극(GE6)과 연결된다. 상기 제1, 제2 및 제3 연결 라인들(L11, L12, L13)은 상기 제1 금속 패턴으로 형성될 수 있고, 상기 제15 트랜지스터(T15)의 출력 전극(DE15)은 상기 제2 금속 패턴으로 형성될 수 있다.
순방향 스캔 모드에 따라서, 제1 회로 스테이지(CS1)의 제4 트랜지스터(T4)는 수직개시라인(312)과 연결되고 제N 회로 스테이지(CSN)의 제4 트랜지스터(T4)는 이전 스테이지인, 제N-1 회로 스테이지(CSN-1)의 제15 트랜지스터(T15)와 연결된다. 상기 제1 회로 스테이지(CS1)에서, 상기 제1 연결 라인(L11)은 상기 제4 트랜지스터(T4)의 제어 전극과 상기 수직개시라인(312)을 연결한다. 예를 들면, 상기 수직개시라인(312)이 제1 금속 패턴으로 형성된 경우 상기 제1 연결 라인(L11)은 하나의 패턴으로 상기 수직개시라인(312)과 연결될 수 있고, 상기 수직개시라인(312)이 제2 금속 패턴으로 형성된 경우 상기 제1 연결 라인(L11)은 콘택부를 통해 상기 수직개시라인(312)과 연결될 수 있다.
상기 제15 트랜지스터(T15)의 출력 전극(DE15)은 제1 콘택부(CT1)를 통해 상기 제1 연결 라인(L11)과 연결되고, 제2 콘택부(CT2)를 통해 상기 제2 연결 라인(L12)과 연결되고, 제3 콘택부(CT3)를 통해 제3 연결 라인(L13)과 연결된다.
이와 같이, 상기 쉬프트 레지스터(311)의 각 스테이지는 상기 제1, 제2, 제3 연결 라인들(L11, L12, L13)을 통해 이웃한 스테이지들과 전기적으로 연결될 수 있다.
도 5 및 도 9b를 참조하면, 상기 폴링 회로(321)의 각 스테이지는 순방향 트랜지스터(T141) 및 역방향 트랜지스터(T142)를 포함한다. 상기 각 스테이지에 포함된 상기 트랜지스터들(T141, T142)은 제1 금속 패턴으로 형성된 제어 전극과, 제2 금속 패턴으로 형성된 입력 및 출력 전극을 포함한다. 상기 제1 금속 패턴 위에는 제1 절연층이 형성되고, 상기 제2 금속 패턴은 상기 제1 절연층 위에 형성되고, 상기 제2 금속 패턴 위에는 제2 절연층이 형성될 수 있다. 상기 제1 및 제2 금속 패턴은 상기 제1 및 제2 절연층에 형성된 콘택홀을 통해 제3 도전 패턴을 통해 서로 연결될 수 있다. 상기 제1 금속 패턴은 게이트 라인을 포함할 수 있다. 상기 제1 금속 패턴은 표시 영역에 형성된 게이트 라인을 포함할 수 있고, 상기 제2 금속 패턴은 상기 표시 영역에 형성된 데이터 라인을 포함할 수 있고, 상기 제3 도전 패턴은 상기 표시 영역에 형성된 화소 전극을 포함할 수 있다.
각 스테이지의 순방향 트랜지스터(T141)는 다음 게이트 라인과 연결된 제어 전극(GE141)과, 현재 게이트 라인에 연결된 입력 전극(SE141) 및 보조 오프 라인(322)에 연결된 출력 전극(DE141)을 포함한다. 상기 순방향 트랜지스터(T141)는 다음 게이트 라인에 인가된 게이트 온 신호를 수신하여 상기 현재 게이트 라인에 인가된 게이트 온 신호를 제1 오프 신호(VSS1)로 폴링 한다. 여기서, 상기 다음 게이트 라인은 순방향 스캔 모드에 따라서 현재 구동되는 게이트 라인이 제n 게이트 라인이면 상기 다음 게이트 라인은 제n+1 게이트 라인이다.
예를 들면, 제n 폴링 스테이지(FSn)의 상기 순방향 트랜지스터(T141)는 제n+1 게이트 라인(GLn), 제n 게이트 라인(GLn), 및 상기 보조 오프 라인(322)과 연결된다. 상기 순방향 트랜지스터(T141)의 제어 전극(GE141)은 제4 연결 라인(L14)을 통해 제n+1 게이트 라인(GLn+1)과 연결되고, 상기 순방향 트랜지스터(T141)의 입력 전극(SE141)은 제5 연결 라인(L15)을 통해 제n 게이트 라인(GLn)과 연결된다. 상기 제4 연결 라인(L14)은 상기 제1 금속 패턴으로 형성될 수 있고, 상기 제5 연결 라인(L15)은 상기 제2 금속 패턴으로 형성될 수 있다.
상기 순방향 트랜지스터(T141)의 제어 전극(GE141) 및 상기 제4 연결 라인(L14)은 하나의 제1 금속 패턴으로 형성되어 서로 연결될 수 있다. 상기 순방향 트랜지스터(T141)의 입력 전극(SE141)은 제4 콘택부(CT4)를 통해 상기 제1 금속 패턴으로 형성된 상기 제n 게이트 라인(GLn)과 연결될 수 있다. 상기 순방향 트랜지스터(T141)의 출력 전극(DE141)은 제5 콘택부(CT5)를 통해 상기 제1 금속 패턴으로 형성된 상기 보조 오프 라인(322)과 연결될 수 있다.
한편, 각 스테이지의 역방향 트랜지스터(T142)는 이웃한 게이트 라인과 연결되지 않는다. 즉, 상기 역방향 트랜지스터(T142)는 실질적으로 동작되지 않는다.
예를 들면, 제n 폴링 스테이지(FSn)의 역방향 트랜지스터(T142)는 제어 전극(GE142)이 전기적으로 플로팅 된다. 상기 역방향 트랜지스터(T142)의 입력 전극(SE142)은 이웃한 게이트 라인, 상기 제n+1 및 제n 게이트 라인들(GLn+1, GLn)과 연결되지 않는다.
도시된 바와 같이, 상기 역방향 트랜지스터(T142)의 입력 전극(SE142)의 단부에는 제6 콘택부(CT6)가 형성될 수 있다. 그러나, 상기 제6 콘택부(CT6)가 형성된 영역에는 상기 제n 게이트 라인(GLn) 또는 상기 제n 게이트 라인(GLn)과 전기적으로 연결된 금속 패턴이 형성되지 않는다. 따라서, 상기 역방향 트랜지스터(T142)의 입력 전극(SE142)은 상기 제n 게이트 라인(GLn)과 전기적으로 연결되지 않는다. 결과적으로 상기 제6 콘택부(CT6)는 순방향 스캔 모드에는 콘택 기능을 하지 못한다. 그러나, 후술되는 역방향 스캔 모드에 콘택 기능을 수행할 수 있다.
도 10a 및 도 10b는 역방향 스캔 모드에 따른 도 1에 도시된 표시 패널의 평면도들이다. 도 10a는 역방향 스캔 모드에 따른 메인 구동회로의 개략적인 평면도이고, 도 10b는 역방향 스캔 모드에 따른 보조 구동회로의 개략적인 평면도이다.
도 2 및 도 10a를 참조하면, 상기 쉬프트 레지스터(311)의 각 스테이지는 제2, 제4, 제6, 제9 및 제15 트랜지스터들(T2, T4, T6, T9, T15)을 포함한다. 상기 제2, 제4, 제6, 제9 및 제15 트랜지스터들(T2, T4, T6, T9, T15)은 제1 금속 패턴으로 형성된 제어 전극과, 제2 금속 패턴으로 형성된 입력 전극 및 출력 전극을 포함한다. 상기 제1 금속 패턴 위에는 제1 절연층이 형성되고, 상기 제2 금속 패턴은 상기 제1 절연층 위에 형성되고, 상기 제2 금속 패턴 위에는 제2 절연층이 형성될 수 있다. 상기 제1 및 제2 금속 패턴은 상기 제1 및 제2 절연층에 형성된 콘택홀을 통해 제3 도전 패턴을 통해 서로 연결될 수 있다. 상기 제1 금속 패턴은 표시 영역에 형성된 게이트 라인을 포함할 수 있고, 상기 제2 금속 패턴은 상기 표시 영역에 형성된 데이터 라인을 포함할 수 있고, 상기 제3 도전 패턴은 상기 표시 영역에 형성된 화소 전극을 포함할 수 있다.
각 스테이지의 제15 트랜지스터(T15)는 캐리 신호를 출력하고, 제4 트랜지스터(T4)는 이전 스테이지의 캐리 신호를 수신하고, 제2 및 제9 트랜지스터들(T2, T9)은 다음 스테이지의 캐리 신호를 수신하고, 제6 트랜지스터(T6)는 다다음 스테이지의 캐리 신호를 수신한다.
다시 말하면, 제n 회로 스테이지(CSn)의 제n 캐리 신호(Crn)를 출력하는 제15 트랜지스터(T15)는 제n-1 회로 스테이지(CSn-1)의 제4 트랜지스터(T4)와 연결되고, 제n+1 회로 스테이지(CSn+1)의 제2 및 제9 트랜지스터들(T2, T9)과 연결되고, 제n+2 회로 스테이지(CSn+2)의 제6 트랜지스터(T6)와 연결된다.
즉, 상기 제15 트랜지스터(T15)의 출력 전극(DE15)은 제1 연결 라인(L21)을 통해 상기 제4 트랜지스터(T4)의 제어 전극(GE4)과 연결되고, 상기 제15 트랜지스터(T15)의 출력 전극(DE15)은 제2 연결 라인(L22)을 통해 상기 제2 및 제9 트랜지스터들(T2, T9)의 제어 전극들(GE2, GE9)과 연결되고, 상기 제15 트랜지스터(T15)의 출력 전극(DE15)은 제3 연결 라인(L23)을 통해 상기 제6 트랜지스터(T6)의 제어 전극(GE6)과 연결된다. 상기 제1, 제2 및 제3 연결 라인들(L21, L22, L23)은 상기 제1 금속 패턴으로 형성될 수 있고, 상기 제15 트랜지스터(T15)의 출력 전극(DE15)은 상기 제2 금속 패턴으로 형성될 수 있다.
역방향 스캔 모드에 따라서, 제N 회로 스테이지(CSN)의 제4 트랜지스터(T4)는 수직개시라인(312)과 연결되고 제1 회로 스테이지(CS1)의 제4 트랜지스터(T4)는 이전 스테이지인, 제2 회로 스테이지(CS2)의 제15 트랜지스터(T15)와 연결된다. 상기 제N 회로 스테이지(CSN)에서, 상기 제1 연결 라인(L21)은 상기 제4 트랜지스터(T4)의 제어 전극과 상기 수직개시라인(312)을 연결한다. 예를 들면, 상기 수직개시라인(312)이 제1 금속 패턴으로 형성된 경우 상기 제1 연결 라인(L21)은 하나의 패턴으로 상기 수직개시라인(312)과 연결될 수 있고, 상기 수직개시라인(312)이 제2 금속 패턴으로 형성된 경우 상기 제1 연결 라인(L21)은 콘택부를 통해 상기 수직개시라인(312)과 연결될 수 있다.
상기 제15 트랜지스터(T15)의 출력 전극(DE15)은 제1 콘택부(CT1)를 통해 상기 제1 연결 라인(L21)과 연결되고, 제2 콘택부(CT2)를 통해 상기 제2 연결 라인(L22)과 연결되고, 제3 콘택부(CT3)를 통해 제3 연결 라인(L23)과 연결된다.
이와 같이, 상기 쉬프트 레지스터(311)의 각 스테이지는 상기 제1, 제2, 제3 연결 라인들(L21, L22, L23)을 통해 이웃한 스테이지들과 전기적으로 연결될 수 있다.
도 8 및 도 10b를 참조하면, 상기 폴링 회로(321)의 각 스테이지는 순방향 트랜지스터(T141) 및 역방향 트랜지스터(T142)를 포함한다. 상기 각 스테이지에 포함된 상기 트랜지스터들(T141, T142)은 제1 금속 패턴으로 형성된 제어 전극과, 제2 금속 패턴으로 형성된 입력 및 출력 전극을 포함한다. 상기 제1 금속 패턴 위에는 제1 절연층이 형성되고, 상기 제2 금속 패턴은 상기 제1 절연층 위에 형성되고, 상기 제2 금속 패턴 위에는 제2 절연층이 형성될 수 있다. 상기 제1 및 제2 금속 패턴은 상기 제1 및 제2 절연층에 형성된 콘택홀을 통해 제3 도전 패턴을 통해 서로 연결될 수 있다. 상기 제1 금속 패턴은 게이트 라인을 포함할 수 있다. 상기 제1 금속 패턴은 표시 영역에 형성된 게이트 라인을 포함할 수 있고, 상기 제2 금속 패턴은 상기 표시 영역에 형성된 데이터 라인을 포함할 수 있고, 상기 제3 도전 패턴은 상기 표시 영역에 형성된 화소 전극을 포함할 수 있다.
각 스테이지의 역방향 트랜지스터(T142)는 다음 게이트 라인과 연결된 제어 전극(GE142)과, 현재 게이트 라인에 연결된 입력 전극(SE142) 및 보조 오프 라인(322)에 연결된 출력 전극(DE142)을 포함한다. 상기 순방향 트랜지스터(T141)는 다음 게이트 라인에 인가된 게이트 온 신호를 수신하여 상기 현재 게이트 라인에 인가된 게이트 온 신호를 제1 오프 신호로 폴링한다. 여기서, 상기 다음 게이트 라인은 역방향 스캔 모드에 따라서 현재 구동되는 게이트 라인이 제n 게이트 라인이면 상기 다음 게이트 라인은 제n-1 게이트 라인이다.
예를 들면, 제n 폴링 스테이지(FSn)의 상기 역방향 트랜지스터(T142)는 제n-1 게이트 라인(GLn-1), 제n 게이트 라인(GLn), 및 상기 보조 오프 라인(322)과 연결된다. 상기 역방향 트랜지스터(T142)의 제어 전극(GE142)은 제4 연결 라인(L24)을 통해 제n-1 게이트 라인(GLn-1)과 연결되고, 상기 역방향 트랜지스터(T142)의 입력 전극(SE142)은 제5 연결 라인(L25)을 통해 제n 게이트 라인(GLn)과 연결된다. 상기 제4 연결 라인(L24)은 상기 제1 금속 패턴으로 형성될 수 있고, 상기 제5 연결 라인(L25)은 상기 제2 금속 패턴으로 형성될 수 있다.
상기 역방향 트랜지스터(T142)의 제어 전극(GE142) 및 상기 제4 연결 라인(L24)은 하나의 제1 금속 패턴으로 형성되어 서로 연결될 수 있다. 상기 역방향 트랜지스터(T124)의 입력 전극(SE142)은 제6 콘택부(CT6)를 통해 상기 제1 금속 패턴으로 형성된 상기 제n 게이트 라인(GLn)과 연결될 수 있다. 상기 순방향 트랜지스터(T141)의 출력 전극(DE141)은 제5 콘택부(CT5)를 통해 상기 제1 금속 패턴으로 형성된 상기 보조 오프 라인(322)과 연결될 수 있다.
한편, 각 스테이지의 순방향 트랜지스터(T141)는 이웃한 게이트 라인과 연결되지 않는다. 즉, 상기 순방향 트랜지스터(T141)는 실질적으로 동작되지 않는다.
예를 들면, 제n 폴링 스테이지(FSn)의 순방향 트랜지스터(T141)는 제어 전극(GE141)이 전기적으로 플로팅 된다. 상기 순방향 트랜지스터(T141)의 입력 전극(SE141)은 이웃한 게이트 라인, 상기 제n-1 및 제n 게이트 라인들(GLn-1, GLn)과 연결되지 않는다.
도시된 바와 같이, 상기 순방향 트랜지스터(T141)의 입력 전극(SE141)의 단부에는 제4 콘택부(CT4)가 형성될 수 있다. 그러나, 상기 제4 콘택부(CT4)가 형성된 영역에는 상기 제n 게이트 라인(GLn) 또는 상기 제n 게이트 라인(GLn)과 전기적으로 연결된 금속 패턴이 형성되지 않는다. 따라서 상기 순방향 트랜지스터(T141)의 입력 전극(SE141)은 상기 제n 게이트 라인(GLn)과 전기적으로 연결되지 않는다. 결과적으로 상기 제4 콘택부(CT4)는 역방향 스캔 모드에는 콘택 기능을 하지 못하고, 앞서 설명된 순방향 스캔 모드에 콘택 기능을 수행할 수 있다.
도 9a, 도 9b, 도 10a 및 도 10b를 비교하면, 제1 내지 제5 연결 라인을 포함하는 제1 금속 패턴(L11, L12, L13, L14, L15, L21, L22, L23, L24, L25)을 제외한 제2 금속 패턴 및 콘택부는 순방향 스캔 모드와 역방향 스캔 모드에서 동일하게 마스크를 이용하여 형성될 수 있다. 따라서 스캔 모드의 방향에 따라서 상기 제1 금속 패턴을 형성하기 위한 하나의 마스크만을 변경하여 간단하게 제조할 수 있다.
이하에서는 앞서 설명된 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 부여하고 반복되는 설명은 생략한다.
도 11은 본 발명의 다른 실시예에 따른 순방향 스캔 모드의 제n 회로 스테이지의 등가회로도이다.
도 11을 참조하면, 상기 제n 회로 스테이지(CSn)는 도 4에서 설명한 실시예와 비교하여 제3 풀다운부(463), 제4 풀다운부(434) 및 안정화부(490)를 포함한다.
상기 제3 풀다운부(463)는 제17 트랜지스터(T17)를 포함하고, 상기 제17 트랜지스터는 제2 입력 단자(IN2)에 연결된 제어 전극과, 제2 출력 노드(O2)에 연결된 입력 전극 및 제2 전원 단자(VT2)에 연결된 출력 전극을 포함한다
상기 제4 풀다운부(464)는 제5 트랜지스터(T5)를 포함하고, 상기 제5 트랜지스터(T5)는 제1 입력 단자(IN1)에 연결된 제어 전극과, 제2 제어 노드(N)에 연결된 입력 전극 및 제2 전원 단자(VT2)에 연결된 출력 전극을 포함한다.
상기 안정화부(490)는 제16 트랜지스터(T16)를 포함하고, 상기 제16 트랜지스터(T16)는 상기 제1 풀다운부(461)의 출력 전극과 연결된 제어 전극 및 입력 전극을 포함하고, 상기 제2 전원 단자(VT2)와 연결된 출력 전극을 포함한다.
한편, 상기 역방향 스캔 모드에 따르면, 상기 제n 회로 스테이지(CSn)의 제1 입력 단자(IN1)는 이전 스테이지의 캐리 신호인 제n+1 회로 스테이지(CSn+1)의 제n+1 캐리 신호(Cr(n+1))를 수신한다. 상기 제n 회로 스테이지(CSn)의 제2 입력 단자(IN2)다음 스테이지의 캐리 신호인 제n-1 회로 스테이지(CSn-1)의 제n-1 캐리 신호(Cr(n-1))를 수신한다. 상기 제n 회로 스테이지(CSn)의 제3 입력 단자(IN3)는 다다음 스테이지의 캐리 신호인 제n-2 회로 스테이지(CSn-2)의 제n-2 캐리 신호(Cr(n-2))를 수신한다.
도 12는 본 발명의 다른 실시예에 따른 보조 구동회로의 블록도이다.
도 12를 참조하면, 상기 보조 구동회로(420)는 폴링 회로(421) 및 보조 오프 라인(422)을 포함한다.
상기 폴링 회로(421)는 제1 내지 제N 폴링 스테이지들(FS1,..., FSn,.., FSN)을 포함한다. 각 폴링 스테이지는 게이트 라인과 전기적으로 연결된 순방향 트랜지스터(T141)와 상기 게이트 라인과 전기적으로 연결된 역방향 트랜지스터(T142)를 포함한다.
제n 폴링 스테이지(FSn)의 순방향 트랜지스터(T141)는 순방향 스캔 모드에 따라 다음 게이트 라인인, 제n+1 게이트 라인(GLn+1)과 연결된 제어 전극과, 현재 게이트 라인인, 제n 게이트 라인(GLn)과 연결된 입력 전극 및 상기 보조 오프 라인(422)과 연결된 출력 전극을 포함한다.
상기 제n 폴링 스테이지(FSn)의 역방향 트랜지스터(T142)는 역방향 스캔 모드에 따라 다음 게이트 라인인, 제n-1 게이트 라인(GLn-1)과 연결된 제어 전극과, 현재 게이트 라인인, 제n 게이트 라인(GLn)과 연결된 입력 전극 및 상기 보조 오프 라인(422)과 연결된 출력 전극을 포함한다.
상기 순방향 스캔 모드시 프레임의 제n 구간 동안, 상기 제n 폴링 스테이지(FSn)의 순방향 트랜지스터(T141)는 상기 제n+1 게이트 라인(GLn+1)에 인가된 게이트 온 신호에 응답하여 턴-온 되어 상기 제n 게이트 라인(GLn)에 인가된 게이트 온 신호를 제1 오프 신호(VSS1)로 폴링한다. 한편, 상기 프레임의 제n 구간 동안, 상기 역방향 트랜지스터(T142)는 상기 제n-1 게이트 라인(GLn-1)에 인가된 제1 오프 신호(VSS1)에 응답하여 턴-오프 된다. 따라서 상기 순방향 스캔 모드시 상기 역방향 트랜지스터(T142)는 턴-오프 되어 폴링 기능을 수행하지 않는다.
상기 역방향 스캔 모드시 상기 프레임의 제n 구간 동안, 상기 제n 폴링 스테이지(FSn)의 역방향 트랜지스터(T142)는 상기 제n-1 게이트 라인(GLn-1)에 인가된 게이트 온 신호에 응답하여 턴-온 되어 상기 제n 게이트 라인(GLn)에 인가된 게이트 온 신호를 제1 오프 신호(VSS1)로 폴링한다. 한편, 상기 프레임의 제n 구간 동안, 상기 순방향 트랜지스터(T141)는 상기 제n+1 게이트 라인(GLn+1)에 인가된 제1 오프 신호(VSS1)에 응답하여 턴-오프 된다. 따라서 상기 역방향 스캔 모드시 상기 순방향 트랜지스터(T141)는 턴-오프 되어 폴링 기능을 수행하지 않는다.
앞서 설명된 실시예와 같이, 상기 제N 폴링 스테이지(FSN)의 순방향 트랜지스터(T141)는 제1 더미 게이트 라인(DGL1)과 연결될 수 있고, 상기 제1 폴링 스테이지(FS1)의 역방향 트랜지스터(T142)는 제2 더미 게이트 라인(DGL2)과 연결될 수 있다.
본 실시예에 따른 상기 보조 구동회로(420)는 순방향 스캔 모드와 역방향 스캔 모드에서 동일하게 구현될 수 있다. 따라서 스캔 모드에 따라서 서로 다른 제1 금속 패턴을 가지는 앞서 설명된 실시예와 다르게 상기 순방향 스캔 모드와 상기 역방향 스캔 모드에 동일한 구조의 제1 금속 패턴을 가질 수 있다.
이상 본 발명의 실시예들에 따르면, 쉬프트 레지스터의 제1 금속 패턴만을 변경함으로써 순방향 스캔 모드 및 역방향 스캔 모드에 동일하게 구동 신호를 사용할 수 있다. 따라서 상기 순방향 스캔 모드 및 역방향 스캔 모드에서 동일한 타이밍 제어부를 사용할 수 있다. 또한, 스캔 모드를 결정하는 별도의 구동 신호가 필요치 않으므로 신호 라인의 개수를 줄일 수 있다. 결과적으로 상기 게이트 구동회로가 형성되는 면적을 최소화하여 좁은 베젤 폭(또는 BM 폭)의 표시 장치를 구현할 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 인쇄회로기판 110 : 타이밍 제어부
120 : 전압 발생부 200 : 데이터 구동회로
300 : 표시 패널 310 : 메인 구동회로
311 : 쉬프트 레지스터 312 : 수직개시라인
320 : 보조 구동회로 321 : 폴링 회로
322 : 보조 오프 라인

Claims (26)

  1. 제1 내지 제N 게이트 라인들(N은 자연수)에 제1 내지 제N 게이트 온 신호들을 순차적으로 인가하는 복수의 제1 내지 제N 회로 스테이지들과, 상기 제1 회로 스테이지와 인접한 적어도 하나의 역방향용 더미 스테이지 및 상기 제N 회로 스테이지와 인접한 적어도 하나의 순방향용 더미 스테이지를 포함하는 쉬프트 레지스터;
    상기 쉬프트 레지스터의 시작을 제어하는 수직개시신호를 전달하고, 스캔 방향에 따라 상기 제1 회로 스테이지 또는 제N 회로 스테이지와 전기적으로 연결된 수직개시라인;
    상기 제1 내지 제N 게이트 라인들에 인가된 상기 제1 내지 제N 게이트 온 신호들을 순차적으로 제1 오프 신호로 폴링하는 제1 내지 제N 폴링 스테이지들을 포함하는 폴링 회로; 및
    상기 제1 오프 신호를 전달하는 보조 오프 라인을 포함하는 게이트 구동회로.
  2. 제1항에 있어서, 클럭 신호를 전달하는 클럭 라인을 더 포함하는 게이트 구동회로.
  3. 제2항에 있어서, 상기 클럭 라인은
    상기 스캔 방향이 순방향인 경우, 상기 역방향용 더미 스테이지와 전기적으로 플로팅 되고,
    상기 스캔 방향이 역방향인 경우, 상기 순방향용 더미 스테이지와 전기적으로 플로팅 된 것을 특징으로 하는 게이트 구동회로.
  4. 제1항에 있어서, 상기 쉬프트 레지스터는 제n 게이트 온 신호를 출력하는 제n 회로 스테이지(n은 자연수)는,
    상기 스캔 방향에 따라 상기 제n 게이트 온 신호가 출력되기 전에 수신되는 이전 회로 스테이지의 캐리 신호에 응답하여 상기 이전 회로 스테이지의 캐리 신호를 제어 노드에 인가하는 풀업 제어부;
    상기 제어 노드에 인가된 신호에 응답하여 클럭 신호를 상기 제n 게이트 온 신호로 출력하는 풀업부;
    상기 제어 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제n 캐리 신호로 출력하는 캐리부;
    상기 스캔 방향에 따라 상기 제n 게이트 온 신호가 출력된 후에 수신된 다음 스테이지의 캐리 신호에 응답하여 상기 제어 노드를 제1 오프 신호로 풀다운 하는 제1 풀다운부; 및
    상기 다음 스테이지의 캐리 신호에 응답하여 상기 제n 게이트 온 신호를 상기 제1 오프 신호로 풀다운 하는 제2 풀다운부를 포함하는 게이트 구동회로.
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  12. 제1항에 있어서, 각 폴링 스테이지는
    상기 스캔 방향이 순방향인 경우, 게이트 라인에 인가된 게이트 온 신호를 상기 제1 오프 신호로 폴링하는 순방향 트랜지스터; 및
    상기 스캔 방향이 역방향인 경우, 게이트 라인에 인가된 상기 게이트 온 신호를 상기 제1 오프 신호로 폴링하는 역방향 트랜지스터를 포함하는 게이트 구동회로.
  13. 제12항에 있어서, 상기 폴링 회로는 제n 폴링 스테이지(n은 자연수)를 포함하고, 상기 스캔 방향이 순방향인 경우,
    상기 제n 폴링 스테이지의 상기 순방향 트랜지스터는 제n+1 게이트 라인과 전기적으로 연결된 제어 전극, 제n 게이트 라인과 전기적으로 연결된 입력 전극 및 상기 보조 오프 라인에 전기적으로 연결된 출력 전극을 포함하고,
    상기 제n 폴링 스테이지의 상기 역방향 트랜지스터는 전기적으로 플로팅 된 제어 전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
  14. 제12항에 있어서, 상기 폴링 회로는 제n 폴링 스테이지(n은 자연수)를 포함하고, 상기 스캔 방향이 역방향인 경우,
    상기 제n 폴링 스테이지의 상기 역방향 트랜지스터는 제n-1 게이트 라인과 전기적으로 연결된 제어 전극, 제n 게이트 라인과 전기적으로 연결된 입력 전극 및 상기 보조 오프 라인에 전기적으로 연결된 출력 전극을 포함하고,
    상기 제n 폴링 스테이지의 상기 순방향 트랜지스터는 전기적으로 플로팅 된 제어 전극을 포함하는 것을 특징으로 하는 게이트 구동회로.
  15. 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하고, 상기 표시 영역에 순방향으로 차례대로 배열된 제1 내지 제N 게이트 라인들을 배치된 표시 패널;
    상기 표시 패널에 상기 순방향으로 차례대로 데이터 신호를 인가하는 데이터 구동회로;
    상기 주변 영역에 배치되고, 제1 내지 제N 게이트 온 신호들(N은 자연수)을 생성하는 복수의 제1 내지 제N 회로 스테이지들과, 상기 제1 회로 스테이지와 인접한 적어도 하나의 역방향용 더미 스테이지 및 상기 제N 회로 스테이지와 인접한 적어도 하나의 순방향용 더미 스테이지를 포함하는 쉬프트 레지스터;
    상기 쉬프트 레지스터의 시작을 제어하는 수직개시신호를 전달하고, 상기 제1 회로 스테이지와 전기적으로 연결되고 상기 제N 회로 스테이지와 전기적으로 플로팅 된 수직개시라인;
    상기 쉬프트 레지스터와 마주보는 상기 주변 영역에 배치되고, 상기 제1 내지 제N 게이트 라인들에 인가된 상기 제1 내지 제N 게이트 온 신호들을 순차적으로 제1 오프 신호로 폴링하는 제1 내지 제N 폴링 스테이지들을 포함하고, 각 폴링 스테이지는 순방향 트랜지스터 및 역방향 트랜지스터를 포함하는 폴링 회로; 및
    상기 폴링 회로와 인접한 상기 제1 오프 신호를 전달하는 보조 오프 라인을 포함하는 표시 장치.
  16. 제15항에 있어서, 상기 쉬프트 레지스터는 제n 게이트 온 신호를 출력하는 제n 회로 스테이지(n은 자연수)를 포함하고, 상기 제n 회로 스테이지는,
    제n-1 회로 스테이지의 제n-1 캐리 신호에 응답하여 상기 제n-1 캐리 신호를 제어 노드에 인가하는 풀업 제어부;
    상기 제어 노드에 인가된 상기 제n-1 캐리 신호에 응답하여 클럭 신호를 상기 제n 게이트 온 신호로 출력하는 풀업부;
    상기 제어 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제n 캐리 신호로 출력하는 캐리부;
    제n+1 회로 스테이지의 제n+1 캐리 신호에 응답하여 상기 제어 노드를 제1 오프 신호로 풀다운 하는 제1 풀다운부;
    상기 제n+1 캐리 신호에 응답하여 상기 제n 게이트 온 신호를 상기 제1 오프 신호로 풀다운 하는 제2 풀다운부; 및
    제n+2 회로 스테이지의 제n+2 캐리 신호에 응답하여 상기 제어 노드를 제2 오프 신호로 풀다운 하는 리셋부를 포함하는 표시 장치.
  17. 제16항에 있어서, 상기 쉬프트 레지스터는
    상기 제N 회로 스테이지의 상기 제1 및 제2 풀다운부들과 전기적으로 연결된 상기 캐리부를 포함하는 순방향용 제1 더미 스테이지; 및
    상기 제N 회로 스테이지의 상기 리셋부와 전기적으로 연결된 순방향용 제2 더미 스테이지를 포함하는 표시 장치.
  18. 제17항에 있어서, 상기 클럭 신호를 전달하는 클럭 라인을 더 포함하고,
    상기 클럭 라인은 역방향용 제1 및 제2 더미 스테이지들과 전기적으로 플로팅 된 것을 특징으로 하는 표시 장치.
  19. 삭제
  20. 제15항에 있어서, 상기 폴링 회로는 제n 폴링 스테이지를 포함하고, 상기 제n 폴링 스테이지의 상기 순방향 트랜지스터는 제n+1 게이트 라인과 전기적으로 연결된 제어 전극, 제n 게이트 라인과 전기적으로 연결된 입력 전극 및 상기 보조 오프 라인에 전기적으로 연결된 출력 전극을 포함하고,
    상기 제n 폴링 스테이지의 상기 역방향 트랜지스터는 전기적으로 플로팅 된 제어 전극을 포함하는 것을 특징으로 하는 표시 장치.
  21. 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하고, 상기 표시 영역에 순방향으로 차례대로 배열된 제1 내지 제N 게이트 라인들을 배치된 표시 패널;
    상기 표시 패널에 상기 순방향과 반대되는 역방향으로 차례대로 데이터 신호를 인가하는 데이터 구동회로;
    상기 주변 영역에 배치되고, 제1 내지 제N 게이트 온 신호들(N은 자연수)을 생성하는 복수의 제1 내지 제N 회로 스테이지들과, 상기 제1 회로 스테이지와 인접한 적어도 하나의 역방향용 더미 스테이지 및 상기 제N 회로 스테이지와 인접한 적어도 하나의 순방향용 더미 스테이지를 포함하는 쉬프트 레지스터;
    상기 쉬프트 레지스터의 시작을 제어하는 수직개시신호를 전달하고, 상기 제N 회로 스테이지와 전기적으로 연결되고 상기 제1 회로 스테이지와 전기적으로 플로팅 된 수직개시라인;
    상기 쉬프트 레지스터와 마주보는 상기 주변 영역에 배치되고, 상기 제1 내지 제N 게이트 라인들에 인가된 상기 제1 내지 제N 게이트 온 신호들을 순차적으로 제1 오프 신호로 폴링하는 제1 내지 제N 폴링 스테이지들을 포함하고, 각 폴링 스테이지는 순방향 트랜지스터 및 역방향 트랜지스터를 포함하는 폴링 회로; 및
    상기 폴링 회로와 인접한 상기 제1 오프 신호를 전달하는 보조 오프 라인을 포함하는 표시 장치.
  22. 제21항에 있어서, 상기 쉬프트 레지스터는 제n 게이트 온 신호를 출력하는 제n 회로 스테이지(n은 자연수)를 포함하고, 상기 제n 회로 스테이지는,
    제n+1 회로 스테이지의 제n+1 캐리 신호에 응답하여 상기 제n+1 캐리 신호를 제어 노드에 인가하는 풀업 제어부;
    상기 제어 노드에 인가된 상기 제n+1 캐리 신호에 응답하여 클럭 신호를 상기 제n 게이트 온 신호로 출력하는 풀업부;
    상기 제어 노드에 인가된 신호에 응답하여 상기 클럭 신호를 제n 캐리 신호로 출력하는 캐리부;
    제n-1 회로 스테이지의 제n-1 캐리 신호에 응답하여 상기 제어 노드를 제1 오프 신호로 풀다운 하는 제1 풀다운부;
    상기 제n-1 캐리 신호에 응답하여 상기 제n 게이트 온 신호를 상기 제1 오프 신호로 풀다운 하는 제2 풀다운부; 및
    제n-2 회로 스테이지의 제n-2 캐리 신호에 응답하여 상기 제어 노드를 제2 오프 신호로 풀다운 하는 리셋부를 포함하는 표시 장치.
  23. 제22항에 있어서, 상기 쉬프트 레지스터는
    상기 제1 회로 스테이지의 상기 제1 및 제2 풀다운부들과 전기적으로 연결된 상기 캐리부를 포함하는 역방향용 제1 더미 스테이지; 및
    상기 제1 회로 스테이지의 상기 리셋부와 전기적으로 연결된 역방향용 제2 더미 스테이지를 포함하는 표시 장치.
  24. 제23항에 있어서, 상기 클럭 신호를 전달하는 클럭 라인을 더 포함하고,
    상기 클럭 라인은 순방향용 제1 및 제2 더미 스테이지들과 전기적으로 플로팅된 것을 특징으로 하는 표시 장치.
  25. 삭제
  26. 제21항에 있어서, 상기 폴링 회로는 제n 폴링 스테이지를 포함하고,
    상기 제n 폴링 스테이지의 상기 역방향 트랜지스터는 제n-1 게이트 라인과 전기적으로 연결된 제어 전극, 제n 게이트 라인과 전기적으로 연결된 입력 전극 및 상기 보조 오프 라인에 전기적으로 연결된 출력 전극을 포함하고,
    상기 제n 폴링 스테이지의 상기 순방향 트랜지스터는 전기적으로 플로팅 된 제어 전극을 포함하는 것을 특징으로 하는 표시 장치.
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