CN103258500B - 一种移位寄存单元及显示装置 - Google Patents
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Abstract
本发明实施例提供了一种移位寄存单元及显示装置，用以解决现有的移位寄存单元通过不同的两个晶体管对该移位寄存单元连接的扫描栅线的电平分别进行拉升和降低，使得移位寄存单元所占面积较大，导致在制造该移位寄存单元时原材料消耗较大，进而导致了制造该移位寄存单元以及包含该移位寄存单元的显示装置时成本较高的问题。该移位寄存单元包括第一电容、第一晶体管、上拉模块和第一下拉模块；第一晶体管的第一极接收时钟信号，第一晶体管的栅极分别连接第一电容的一端、上拉模块和第一下拉模块，第一晶体管的第二极连接第一电容的另一端。该移位寄存单元通过第一晶体管对与该移位寄存单元相连的扫描栅线的电平进行拉升和降低。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存单元及显示装置。
背景技术
液晶显示器(liquid crystal display，LCD)或有机发光二极管(OrganicLight-Emitting Diode,OLED)具有低辐射、体积小及低耗能等优点，已逐渐取代传统的阴极射线管显示器(Cathode Ray Tube display，CRT)，因而被广泛地应用在笔记本电脑、个人数字助理(Personal Digital Assistant，PDA)、平面电视，或移动电话等信息产品上。传统液晶显示器的方式是利用外部驱动芯片来驱动面板上的芯片以显示图像，但为了减少元件数目并降低制造成本，近年来逐渐发展成将驱动电路结构直接制作于显示面板上，例如采用将栅极驱动电路(gatedriver)整合于液晶面板(Gate On Array，GOA)的技术。
目前，常用的移位寄存单元如图1所示，包括晶体管T1、晶体管T2、晶体管T3和晶体管T4，电容C1和下拉电路11；假设图1所示的移位寄存单元为第N级移位寄存单元，则晶体管T1的栅极接收第N-1级移位寄存单元输出的信号，晶体管T1的源极接收VDD信号，晶体管T1的漏极连接晶体管T2的栅极，晶体管T2的源极接收时钟信号CLK，晶体管T2的漏极为第N级移位寄存单元的输出端，电容C1的一端连接晶体管T2的栅极，电容C1的另一端连接晶体管T2的漏极，晶体管T3的源极连接晶体管T2的栅极，晶体管T3的栅极接收第N+1级移位寄存单元的输出的信号，晶体管T3的漏极接收VSS信号，晶体管T4的源极连接晶体管T2的漏极，晶体管T4的栅极接收第N+1级移位寄存单元的输出的信号，晶体管T4的漏极接收VSS信号，下拉电路11分别连接晶体管T2的栅极和晶体管T2的漏极。
在第N-1级移位寄存单元输出的高电平信号使晶体管T1开启时，此时，第N级移位寄存单元连接的扫描栅线被选中，晶体管T2的栅极接收到VDD信号，晶体管T2开启，此时，CLK信号为低电平信号，第N级移位寄存单元输出CLK信号，即第N级移位寄存单元输出低电平信号；当CLK信号变为高电平信号时，第N-1级移位寄存单元输出低电平信号，晶体管T1关断，但由于电容C1的存储作用，晶体管T2保持开启，第N级移位寄存单元输出高电平信号，从而选中第N+1级移位寄存单元连接的扫描栅线，并通过晶体管T2对第N级移位寄存单元连接的扫描栅线进行充电，提高第N级移位寄存单元连接的扫描栅线的电压；当第N级移位寄存单元接收到第N+1级移位寄存单元输出的高电平信号时，晶体管T3开启，晶体管T2的栅极接收VSS信号，晶体管T2关闭，与第N级移位寄存单元相连的扫描栅线通过晶体管T4放电，从而降低其电压；此时，第N级移位寄存单元连接的扫描栅线不再被选中，从而实现依次选中各级移位寄存单元连接的扫描栅线的功能。之后，下拉电路11用来使第N级移位寄存单元稳定输出电压。
在图1所示的电路中，拉升该移位寄存单元对应的扫描栅线的晶体管T2和拉低该移位寄存单元对应的扫描栅线的晶体管T4是分别设计的，由于要对整条扫描栅线进行充放电，所以这两个晶体管的尺寸要比移位寄存单元中的其它晶体管的尺寸大很多，也就是说，这种移位寄存单元所占的面积较大，因此，制作相同数量的该移位寄存单元时所需的玻璃基板的面积更大，这会造成玻璃基板等原材料消耗较大，从而导致制造该移位寄存单元以及包含该移位寄存单元的显示装置的成本较高。
综上所述，由于现有技术中的移位寄存单元在对其连接的扫描栅线进行充放电时，移位寄存单元中用于拉升和拉低其连接的扫描栅线的晶体管是分开设计的，而这两个晶体管要比该移位寄存单元中的其他晶体管的尺寸大很多，因此，这种移位寄存单元所占面积较大，这使得承载该移位寄存单元的玻璃基板的面积更大，这会造成原材料消耗较大，从而导致制造该移位寄存单元以及包含该移位寄存单元的显示装置的成本较高。
发明内容
本发明实施例提供了一种移位寄存单元及显示装置，用以解决现有的移位寄存单元通过不同的两个晶体管对该移位寄存单元连接的扫描栅线的电平分别进行拉升和降低，使得移位寄存单元所占面积较大，导致在制造该移位寄存单元时原材料消耗较大，进而导致了制造该移位寄存单元以及包含该移位寄存单元的显示装置的成本较高的问题。
基于上述问题，本发明实施例提供的一种移位寄存单元，包括第一电容、第一晶体管、上拉模块和第一下拉模块；
第一晶体管的第一极接收时钟信号，第一晶体管的栅极分别连接第一电容的一端、上拉模块和第一下拉模块，第一晶体管的第二极连接第一电容的另一端；
上拉模块，用于在时钟信号为第二电平信号且上拉选择信号为第一电平信号时，向第一晶体管的栅极输出第一电平信号；并在时钟信号为第一电平信号且上拉选择信号为第二电平信号时，不再向第一晶体管的栅极输出第一电平信号；所述上拉选择信号为所述移位寄存单元的前一级移位寄存单元输出的信号；
第一下拉模块，用于在时钟信号为第一电平信号且第一下拉选择信号为第一电平信号时，控制第一晶体管的栅极与第二电平信号输入端接通；所述第一下拉选择信号为所述移位寄存单元之后的第二级移位寄存单元输出的信号；
第一晶体管，用于在第一晶体管的栅极信号为第一电平信号时，将接收到的时钟信号从第一晶体管的第二极输出；并在所述第一晶体管的栅极信号为第二电平信号时，不再将接收到的时钟信号从第一晶体管的第二极输出；
所述移位寄存单元还包括第二下拉模块，第二下拉模块分别连接第一晶体管的栅极和第一晶体管的第二极；
所述第二下拉模块，用于在第一晶体管的栅极信号为第二电平信号、时钟信号为第一电平信号且时钟阻碍信号为第二电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端接通；并在第一晶体管的栅极信号为第二电平信号、时钟信号为第二电平信号且时钟阻碍信号为第一电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端断开；以及在第一晶体管的栅极信号为第一电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端断开。。
本发明实施例还提供一种显示装置，包括本发明实施例提供的移位寄存单元。
本发明实施例的有益效果包括：
本发明实施例提供了一种移位寄存单元和显示装置，当该移位寄存单元接收到其前一级移位寄存单元输出的第一电平信号时,该移位寄存单元中的第一晶体管开启，由于第一晶体管的第二极为该移位寄存单元的输出端，因此，当第一晶体管开启时，该移位寄存单元连接的扫描栅线被选中；当该移位寄存单元接收到其前一级移位寄存单元输出的第二电平信号时，虽然，上拉模块不会再向第一晶体管的栅极输出第一电平信号，但是由于第一电容的存储作用，该移位寄存单元中的第一晶体管的栅极的信号依然为第一电平信号，第一晶体管保持开启，并将接收到的电平为第一电平的时钟信号输出，从而选中该移位寄存单元的后一级移位寄存单元连接的扫描栅线；当移位寄存单元接收到该移位寄存单元之后的第二级移位寄存单元输出的第一电平信号时，由于该移位寄存单元中的第一晶体管的栅极的信号为第二电平信号，第一晶体管关断，该移位寄存单元连接的栅极线不再被选中，从而实现依次选中各级移位寄存单元连接的扫描栅线的功能。由于该移位寄存单元连接的扫描栅线被选中的时间段为，从该移位寄存单元开始接收到其前一级移位寄存单元输出的第一电平信号的时刻，到该移位寄存单元开始接收到其后的第二级移位寄存单元输出的第一电平信号的时刻之间的时间段，这一时间段的长度为时钟信号的一个半周期，而在该移位寄存单元连接的扫描栅线被选中的时间段内，该移位寄存单元中的第一晶体管开启，从而将接收到的时钟信号传输到该移位寄存单元连接的扫描栅线上，因此，该扫描栅线上的电平从第二电平变为第一电平以及从第一电平变为第二电平都是通过该移位寄存单元中的第一晶体管实现的，也就是说，该移位寄存单元通过其中的第一晶体管实现了对该移位寄存单元连接的扫描栅线的电平的拉升和降低，从而减少了对该扫描栅线进行充放电的晶体管的数目，进而减小了该移位寄存单元的尺寸，节省了制造该移位寄存单元时的原材料，降低了制造该移位寄存单元以及包含该移位寄存单元的显示装置的成本。
附图说明
图1为现有技术中的移位寄存单元的结构示意图；
图2为本发明实施例提供的移位寄存单元的结构示意图之一；
图3为本发明实施例提供的移位寄存单元的结构示意图之二；
图4为本发明实施例提供的移位寄存单元的结构示意图之三；
图5为本发明实施例提供的移位寄存单元的结构示意图之四；
图6为本发明实施例提供的移位寄存单元的结构示意图之五；
图7为本发明实施例提供的移位寄存单元的结构示意图之六；
图8为本发明实施例提供的移位寄存单元的结构示意图之七；
图9为本发明实施例提供的移位寄存单元的结构示意图之八；
图10为本发明实施例提供的移位寄存单元的结构示意图之九；
图11为本发明实施例提供的移位寄存单元的工作时序图。
具体实施方式
本发明实施例提供的一种移位寄存单元和显示装置，通过移位寄存单元中的第一晶体管实现对该移位寄存单元连接的扫描栅线的电平的拉升和降低，从而减少了对该扫描栅线进行充放电的晶体管的数目，进而减小了该移位寄存单元的尺寸，节省了制造该移位寄存单元时的原材料，降低了制造该移位寄存单元以及包含该移位寄存单元的显示装置的成本。
下面结合说明书附图，对本发明实施例提供的一种移位寄存单元和显示装置的具体实施方式进行说明。
本发明实施例提供的一种移位寄存单元，如图2所示，包括第一电容C1、第一晶体管M1、上拉模块21和第一下拉模块22；第一晶体管M1的第一极接收时钟信号CLK，第一晶体管M1的栅极分别连接第一电容C1的一端、上拉模块21和第一下拉模块22，第一晶体管M1的第二极连接第一电容C1的另一端，第一晶体管M1的栅极为上拉结点PU；其中，第一晶体管M1的第二极为该移位寄存单元的输出端；当该移位寄存单元为第n级移位寄存单元，其输出端输出的信号为OUT(n)。
上拉模块21，用于在时钟信号CLK为第二电平信号且上拉选择信号为第一电平信号时，向第一晶体管M1的栅极输出第一电平信号；并在时钟信号CLK为第一电平信号且上拉选择信号为第二电平信号时，不再向第一晶体管M1的栅极输出第一电平信号；该上拉选择信号为该移位寄存单元的前一级移位寄存单元的输出端输出的信号，当该移位寄存单元为第n级移位寄存单元，该移位寄存单元接收到的上拉选择信号为第n-1级移位寄存单元输出的信号OUT(n-1)。
第一下拉模块22，用于在时钟信号CLK为第一电平信号且第一下拉选择信号为第一电平信号时，控制第一晶体管M1的栅极与第二电平信号输入端23接通；第一下拉选择信号为该移位寄存单元之后的第二级移位寄存单元的输出端输出的信号，当该移位寄存单元为第n级移位寄存单元，该移位寄存单元接收到的第一下拉选择信号为第n+2级移位寄存单元输出的信号OUT(n+2)。
第一晶体管M1，用于在第一晶体管M1的栅极信号为第一电平信号时，将接收到的时钟信号CLK从第一晶体管M1的第二极，即该移位寄存单元的输出端输出；并在第一晶体管M1的栅极的信号为第二电平信号时，不再将接收到的时钟信号CLK从第一晶体管M1的第二极，即移位寄存单元的输出端输出。
若该移位寄存单元为第n级移位寄存单元，则在该移位寄存单元的前一级移位寄存单元输出的信号OUT(n-1)为第一电平信号，即第n级移位寄存单元中的第一晶体管M1的栅极接收到的上拉选择信号为第一电平信号时开启，第n级移位寄存单元连接的扫描栅线被选中，因此，第n级移位寄存单元中的第一晶体管M1将接收到的时钟信号CLK输出到与第n级移位寄存单元相连的扫描栅线上，而此时时钟信号CLK为第二电平信号，因此，该扫描栅线的电平为第二电平；在第n-1级移位寄存单元输出的信号OUT(n-1)为第二电平信号时，第n级移位寄存单元中的第一晶体管M1的栅极不再接收到第一电平信号，但是，由于第一电容C1的存储作用，因此，第一晶体管M1的栅极的信号保持为第一电平信号，因此，第n级移位寄存单元中的第一晶体管M1将接收到的时钟信号CLK输出到与第n级移位寄存单元相连的扫描栅线上，而此时时钟信号CLK为第一电平信号，因此，该扫描栅线的电平为第一电平，从而实现了通过第n级移位寄存单元中的第一晶体管M1将该扫描栅线的电平从第二电平变为第一电平的功能。
由于第n级移位寄存单元输出的信号OUT(n)同时还是第n+1级移位寄存单元接收到的上拉选择信号，因此，当第n级移位寄存单元输出的信号OUT(n)为第一电平信号时，第n+1级移位寄存单元接收到的上拉选择信号为第一电平信号，第n+1级移位寄存单元与第n级移位寄存单元按照相同的原理工作，即第n+1级移位寄存单元将其接收到的时钟信号CLK输出，即先输出第二电平信号，然后再输出第一电平信号，当第n+1级移位寄存单元输出第一电平信号时，由于相邻两级移位寄存单元接收到的时钟信号的电平相反，因此，第n级移位寄存单元中的第一晶体管M1的第一极接收到的时钟信号CLK为第二电平信号，此时第n级移位寄存单元中的第一晶体管M1的栅极的信号由于第一电容C1的存储作用依然为第一电平信号，也就是说第n级移位寄存单元中的晶体管M1开启，其第一极和第二极之间导通，而此时，第n级移位寄存单元中的第一晶体管M1的第二极，即第n级移位寄存单元的输出端连接的扫描栅线的电平为第一电平，因此，该扫描栅线上的第一电平信号可以通过第n级移位寄存单元中的第一晶体管M1释放到输出时钟信号的装置，从而使第n级移位寄存单元连接的扫描栅线的电平从第一电平变到第二电平，进而实现通过第n级移位寄存单元中的第一晶体管M1对第n级移位寄存单元连接的扫描栅线的电平的拉升和降低的功能。
第n级移位寄存单元之后的第二级移位寄存单元，即第n+2级移位寄存单元在接收到的上拉选择信号，即第n+1级移位寄存单元输出的信号为第一电平信号时，第n+2级移位寄存单元与第n级移位寄存单元按照相同的原理工作，即第n+2级移位寄存单元将接收到的时钟信号CLK输出，即先输出第二电平信号，然后再输出第一电平信号，由于相邻两级移位寄存单元接收到的时钟信号的电平相反，因此，第n级移位寄存单元和第n+2级移位寄存单元接收到的时钟信号相同。当第n+2级移位寄存单元输出第一电平信号时，第n级移位寄存单元接收到的时钟信号也为第一电平信号，此时，第n级移位寄存单元中的第一晶体管M1不再将接收到的时钟信号从第n级移位寄存单元的输出端输出，从而不再选中第n级移位寄存单元连接的扫描栅线，进而实现依次选中连接各个移位寄存单元的扫描栅线的功能。由于该移位寄存单元可以实现通过其中的第一晶体管M1对第n级移位寄存单元连接的扫描栅线的电平的拉升和降低的功能，与现有的移位寄存单元相比，减少了对该扫描栅线进行充放电的晶体管的数目，进而减小了该移位寄存单元的尺寸，节省了制造该移位寄存单元时的原材料，降低了制造该移位寄存单元以及包含该移位寄存单元的显示装置的成本。
进一步地，如图3所示，本发明实施例提供的移位寄存单元还包括第二下拉模块24，第二下拉模块24分别连接第一晶体管M1的栅极和第一晶体管M1的第二极；所述第二下拉模块24，用于在第一晶体管M1的栅极信号为第二电平信号、时钟信号CLK为第一电平信号且时钟阻碍信号CLKB为第二电平信号时，控制第一晶体管M1的栅极和第一晶体管M1的第二极均与第二电平信号输入端23接通；并在第一晶体管M1的栅极信号为第二电平信号、时钟信号CLK为第二电平信号且时钟阻碍信号CLKB为第一电平信号时，控制第一晶体管M1的栅极和第一晶体管M1的第二极均与第二电平信号输入端23断开；以及在第一晶体管M1的栅极信号为第一电平信号时，控制第一晶体管M1的栅极和第一晶体管M1的第二极均与第二电平信号输入端23断开。
进一步地，如图3所示，本发明实施例提供的移位寄存单元还包括第三下拉模块25，第三下拉模块25分别连接第一晶体管M1的栅极和第一晶体管M1的第二极；第三下拉模块25，用于在上拉选择信号为第一电平信号、或者第二下拉选择信号为第一电平信号、或者时钟阻碍信号CLKB为第二电平信号时，控制第一晶体管M1的栅极和第一晶体管M1的第二极均与第二电平信号输入端23断开；并在上拉选择信号、第一下拉选择信号和第二下拉选择信号均为第二电平信号且时钟信号CLK为第二电平信号、时钟阻碍信号CLKB为第一电平信号时，控制第一晶体管M1的栅极和第一晶体管M1的第二极均与第二电平信号输入端23接通；其中，第二下拉选择信号为该移位寄存单元的后一级移位寄存单元的输出端输出的信号。
当本发明实施例提供的移位寄存单元为第n级移位寄存单元时，本发明实施例提供的移位寄存单元接收到的上拉选择信号为第n-1级移位寄存单元输出的信号，本发明实施例提供的移位寄存单元接收到的第一下拉选择信号为第n+2级移位寄存单元输出的信号，本发明实施例提供的移位寄存单元接收到的第二下拉选择信号为第n+1级移位寄存单元输出的信号。
本发明实施例提供的移位寄存单元可以仅包括第二下拉模块，也可以仅包括第三下拉模块，较佳地，本发明实施例体提供的移位寄存单元既包括第二下拉模块也包括第三下拉模块，这样在本发明实施例提供的移位寄存单元连接的扫描栅线未被选中的时间段内，第二下拉模块可以在本发明实施例提供的移位寄存单元接收到的时钟信号为第二电平信号且时钟阻碍信号为第一电平信号时，将本发明实施例提供的移位寄存单元中的第一晶体管M1的栅极以及该移位寄存单元的输出端分别与第二电平信号输入端接通；第三下拉模块可以在本发明实施例提供的移位寄存单元接收到的时钟信号为第一电平信号且时钟阻碍信号为第二电平信号时，将本发明实施例提供的移位寄存单元中的第一晶体管M1的栅极以及该移位寄存单元的输出端分别与第二电平信号输入端接通；这样可以避免在本发明实施例提供的移位寄存单元连接的扫描栅线未被选中的时间段内，时钟信号产生的耦合噪声会通过第二电平信号输入端释放掉，而不会再输出到该移位寄存单元连接的扫描栅线，从而保证该移位寄存单元的输出端输出稳定的电压信号；同时，由于第二下拉模块和第三下拉模块交替将本发明实施例提供的移位寄存单元中的第一晶体管M1的栅极以及该移位寄存单元的输出端分别与第二电平信号输入端接通，克服了第二下拉模块和第三下拉模块中的晶体管长时间处于开启状态导致的这些长时间处于开启状态的晶体管的阈值电压发生偏移的问题，延长了移位寄存单元的使用寿命。另外，由于第二下拉模块和第三下拉模块并不会对移位寄存单元连接的扫描栅线进行充放电，因此，第二下拉模块和第三下拉模块中的晶体管可以做得很小。本发明实施例提供的移位寄存单元即使包含第二下拉模块和第三下拉模块，也可以比现有的分别采用两个晶体管对其连接的扫描栅线的电压进行提升的降低的移位寄存单元，例如图1所示的移位寄存单元的体积小。
进一步地，如图4所示，本发明实施例提供的移位寄存单元中的第二下拉模块包括第一下拉驱动单元241和第一下拉单元242，第一下拉驱动单元241和第一下拉单元242相连的连接点为第一下拉结点PD1；第一下拉驱动单元241，用于在第一晶体管M1的栅极信号为第一电平信号时，控制第一下拉结点PD1的信号为第二电平信号；并在第一晶体管M1的栅极信号为第二电平信号、时钟信号CLK为第一电平信号且时钟阻碍信号CLKB为第二电平信号时，控制第一下拉结点PD1的信号为第一电平信号；以及在第一晶体管M1的栅极信号为第二电平信号、时钟信号CLK为第二电平信号且时钟阻碍信号CLKB为第一电平信号时，控制第一下拉结点PD1的信号为第二电平信号；第一下拉单元242，用于在第一下拉结点PD1的信号为第一电平信号时，控制第一晶体管M1的栅极和第一晶体管M1的第二极均与第二电平信号输入端接通；并在第一下拉结点的信号为第二电平信号PD2时，控制第一晶体管M1的栅极和第一晶体管M1的第二极均与第二电平信号输入端23断开。
进一步地，如图4所示，本发明实施例提供的移位寄存单元中的第三下拉模块包括第二下拉驱动单元251和第二下拉单元252，第二下拉驱动单元251和第二下拉单元252相连的连接点为第二下拉结点PD2；第二下拉驱动单元251，用于在上拉选择信号为第一电平信号、或者第二下拉选择信号为第一电平信号或者时钟阻碍信号CLKB为第二电平信号时，控制第二下拉结点PD2的信号为第二电平信号；并在上拉选择信号、第一下拉选择信号和第二下拉选择信号均为第二电平信号且时钟信号CLK为第二电平信号、时钟阻碍信号CLKB为第一电平信号时，控制第二下拉结点PD2的信号为第一电平信号；第二下拉单元，用于在第二下拉节点PD2的信号为第一电平信号时，控制第一晶体管M1的栅极和第一晶体管M1的第二极均与第二电平信号输入端23接通；并在第二下拉节点PD2的信号为第二电平信号时，控制第一晶体管M1的栅极和第一晶体管M1的第二极均与第二电平信号输入端23断开。
进一步地，如图5所示，本发明实施例提供的移位寄存单元中的第一下拉驱动单元包括第二晶体管M2、第三晶体管M3和第四晶体管M4；第二晶体管M2的第一极接收时钟信号CLK，第二晶体管M2的栅极接收时钟信号CLK，第二晶体管M2的第二极连接第一下拉结点PD1，第三晶体管M3的第一极接收时钟信号CLK，第三晶体管M3的栅极接收时钟阻碍信号CLKB，第三晶体管M3的第二极连接第一下拉结点PD1，第四晶体管M4的第一极连接第一下拉结点PD1，第四晶体管M4的栅极连接第一晶体管M1的栅极，即连接上拉结点PU，第四晶体管M4的第二极连接第二电平信号输入端23；第二晶体管M2，用于在时钟信号CLK为第一电平信号时开启，并在时钟信号CLK为第二电平信号时关断；第三晶体管M3，用于在时钟阻碍信号CLKB为第一电平信号时开启，并在时钟阻碍信号CLKB为第二电平信号时关断；第四晶体管M4，用于在第一晶体管M1的栅极的信号为第一电平信号时，将第一下拉结点PD1与第二电平信号输入端23接通；并在第一晶体管M1的栅极的信号为第二电平信号时，将第一下拉节点PD1与第二电平信号输入端23断开。
进一步地，如图6所示，本发明实施例提供的移位寄存单元中的第一下拉单元包括第五晶体管M5和第六晶体管M6；第五晶体管M5的第一极连接第一晶体管M1的栅极，第五晶体管M5的栅极连接第一下拉结点PD1，第五晶体管M5的第二极连接第二电平信号输入端23，第六晶体管M6的第一极连接第一晶体管M1的第二极，即连接该移位寄存单元的输出端，第六晶体管M6的栅极连接第一下拉结点PD1，第六晶体管M6的第二极连接第二电平信号输入端23；第五晶体管M5，用于在第一下拉结点PD1的信号为第一电平信号时开启，将第一晶体管M1的栅极与第二电平信号输入端23接通，并在第一下拉结点的信号为第二电平信号时关断，将第一晶体管M1的栅极与第二电平信号输入端23断开；第六晶体管M6，用于在第一下拉结点PD1的信号为第一电平信号时开启，将第一晶体管M1的第二极与第二电平信号输入端23接通，并在第一下拉结点PD1的信号为第二电平信号时关断，将第一晶体管M1的第二极与第二电平信号输入端23断开。
进一步地，如图7所示，本发明实施例提供的移位寄存单元中的第二下拉驱动单元包括第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12；第七晶体管M7的第一极接收时钟阻碍信号CLKB，第七晶体管M7的栅极接收时钟信号CLK，第七晶体管M7的第二极连接第二下拉结点PD2；第八晶体管M8的第一极接收时钟阻碍信号CLKB，第八晶体管M8的栅极接收时钟阻碍信号CLKB，第八晶体管M8的第二极连接第二下拉结点PD2；第九晶体管M9的第一极接收上拉选择信号，第九晶体管M9的栅极接收上拉选择信号，第九晶体管M9的第二极连接第十二晶体管M12的栅极；第十晶体管M10的第一极接收第二下拉选择信号，第十晶体管M10的栅极接收第二下拉选择信号，第十晶体管M10的第二极连接第十二晶体管M12的栅极；第十一晶体管M11的第一极连接第二电平信号输入端23，第十一晶体管M11的栅极接收第一下拉选择信号，第十一晶体管M11的第二极连接第十二晶体管M12的栅极；第十二晶体管M12的第一极连接第二电平信号输入端23，第十二晶体管M12的第二极连接第二下拉结点PD2。
第七晶体管M7，用于在时钟信号CLK为第一电平信号时开启，并在时钟信号CLK为第二电平信号时关断；第八晶体管M8，用于在时钟阻碍信号CLKB为第一电平信号时开启，并在时钟阻碍信号CLKB为第二电平信号时关断；第九晶体管M9，用于在上拉选择信号为第一电平信号时开启，使得第十二晶体管M12的栅极的信号为第一电平信号，并在上拉选择信号为第二电平信号时关断；第十晶体管M10，用于在第二下拉选择信号为第一电平信号时开启，使得第十二晶体管M12的栅极的信号为第一电平信号，并在第二下拉选择信号为第二电平信号时关断；第十一晶体管M11，用于在第一下拉选择信号为第一电平信号时开启，将第十二晶体管M12的栅极与第二电平信号输入端接通，并在第一下拉选择信号为第二电平信号时关断，将第十二晶体管M12的栅极与第二电平信号输入端断开；第十二晶体管M12，用于在第十二晶体管M12的栅极的信号为第一电平信号时，将第二下拉结点PD2与第二电平信号输入端23接通；并在第十二晶体管M12的栅极的信号为第二电平信号时，将第二下拉结点PD2与第二电平信号输入端23断开。
进一步地，如图8所示，本发明实施例提供的移位寄存单元中的第二下拉单元包括第十三晶体管M13和第十四晶体管M14；第十三晶体管M13的第一极连接第一晶体管M1的栅极，即连接上拉结点PU，第十三晶体管M13的栅极连接第二下拉结点PD2，第十三晶体管M13的第二极连接第二电平信号输入端23，第十四晶体管M14的第一极连接第一晶体管M1的第二极，即该移位寄存单元的输出端，第十四晶体管M14的栅极连接第二下拉结点PD2，第十四晶体管M14的第二极连接第二电平信号输入端23。
第十三晶体管M13，用于在第二下拉结点PD2的信号为第一电平信号时开启，将第一晶体管M1的栅极与第二电平信号输入端23接通，并在第二下拉结点PD2的信号为第二电平信号时关断，将第一晶体管M1的栅极与第二电平信号输入端断开；第十四晶体管M14，用于在第二下拉结点PD2的信号为第一电平信号时开启，将第一晶体管M1的第二极与第二电平信号输入端23接通，并在第二下拉结点PD2的信号为第二电平信号时关断，将第一晶体管M1的第二极与第二电平信号输入端断开。
进一步地，如图9所示，本发明实施例提供的移位寄存单元中的上拉模块包括第十五晶体管M15；第十五晶体管M15的第一极接收上拉选择信号，第十五晶体管M15的栅极接收上拉选择信号，第十五晶体管M15的第二极连接第一晶体管M1的栅极；第十五晶体管M15，用于在上拉选择信号为第一电平信号时开启，使得第一晶体管M1的栅极的信号为第一电平信号；并在上拉选择信号为第二电平信号时关断。
进一步地，如图9所示，本发明实施例提供的移位寄存单元中的第一下拉模块包括第十六晶体管M16；第十六晶体管M16的第一极连接第二电平信号输入端23，第十六晶体管M16的栅极接收第一下拉选择信号，第十六晶体管M16的第二极连接第一晶体管M1的栅极，即连接上拉结点PU；第十六晶体管M16，用于在第一下拉选择信号为第一电平信号时开启，将第一晶体管M1的栅极与第二电平信号输入端接通；并在第一下拉选择信号为第二电平信号时关断。
进一步地，如图10所示，本发明实施例提供的移位寄存单元中还包括第十七晶体管M17；第十七晶体管M17的第一极连接第二电平信号输入端23，第十七晶体管M17的栅极接收第二下拉选择信号，第十七晶体管M17的第二极连接第一晶体管M1的第二极，即该移位寄存单元的输出端；第十七晶体管M17，用于在第二下拉选择信号为第一电平信号时开启，将第一晶体管M1的第二极，即该移位寄存单元的输出端与第二电平信号输入端接通，与第一晶体管M1一起将该移位寄存单元连接的扫描栅线的电平从第一电平变为第二电平；并在第二下拉选择信号为第二电平信号时关断。
对于液晶显示领域或者有机发光二极管(Organic Light-Emitting Diode,OLED)领域的晶体管来说，漏极和源极没有明确的区别，因此本发明实施例中所提到的晶体管的第一极可以为晶体管的源极(或漏极)，晶体管的第二极可以为晶体管的漏极(或源极)。如果晶体管的源极为第一极，那么该晶体管的漏极为第二极；如果晶体管的漏极为第一极，那么晶体管的源极为第二极。
若本发明实施例中提到的晶体管为N型晶体管，那么第一电平信号为高电平信号，第二电平信号为低电平信号，第二电平信号输入端为低电平信号输入端；若本发明实施例中提到的晶体管为P型晶体管，那么第一电平信号为低电平信号，第二电平信号为高电平信号，第二电平信号输入端为高电平信号输入端。
为了进一步说明本发明实施例提供的移位寄存单元，下面以本发明实施例中提到的晶体管为N型晶体管为例，并结合图11所示的时序图说明本发明实施例提供的移位寄存单元的工作原理，其中，第一电平信号为高电平信号，第二电平信号为低电平信号，第二电平信号输入端为低电平信号输入端。
如图11所示，以第n级移位寄存单元为例，本发明实施例提供的移位寄存单元(图9和图10)的工作时序包含6个阶段，其中，上拉选择信号为第n-1级移位寄存单元输出的信号OUT(n-1)，第一下拉选择信号为第n+2级移位寄存单元输出的信号OUT(n+2)，第二下拉选择信号为第n+1级移位寄存单元输出的信号OUT(n+1)。
第1阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，上拉选择信号为高电平信号，第十五晶体管M15开启，第一下拉选择信号为低电平信号，第十六晶体管M16关断；同时，由于上拉结点PU的信号为高电平信号，因此第四晶体管M4开启，第一下拉结点PD1与第二电平信号输入端23、即低电平信号输入端接通，第一下拉结点PD1的信号为低电平信号，第五晶体管M5和第六晶体管M6均关断；由于上拉选择信号为高电平信号，因此第九晶体管M9开启，使得第十二晶体管M12的栅极的信号为高电平信号，因此，第十二晶体管M12开启，第二下拉结点PD2与第二电平信号输入端23、即低电平信号输入端接通，第二下拉结点PD2的信号为低电平信号，第十三晶体管M13和第十四晶体管M14均关断；因此，第一晶体管M1的栅极和该移位寄存单元的输出端均与低电平信号输入端断开，第一晶体管M1的栅极，即上拉结点PU的信号为高电平信号，第一晶体管M1开启，第n级移位寄存单元输出的信号OUT(n)为低电平信号，该移位寄存单元连接的扫描栅线的电平为低电平。
第2阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，上拉选择信号为低电平信号，第十五晶体管M15关断，第一下拉选择信号为低电平信号，第十六晶体管M16关断；由于第一电容C1的存储作用，上拉结点PU的信号依然为高电平信号，因此第四晶体管M4开启，第一下拉结点PD1与低电平信号输入端接通，第一下拉结点PD1的信号为低电平信号，第五晶体管M5和第六晶体管M6均关断；由于时钟信号CLK为高电平信号，第七晶体管M7开启，使得第二下拉结点PD2的信号为低电平信号，第十三晶体管M13和第十四晶体管M14均关断；因此，第一晶体管M1的栅极和该移位寄存单元的输出端均与低电平信号输入端断开，第一晶体管M1的栅极，即上拉结点PU的信号为高电平信号，第一晶体管M1开启，第n级移位寄存单元输出的信号OUT(n)为高电平信号，即通过第一晶体管M1对该移位寄存单元连接的扫描栅线进行充电，使得该移位寄存单元连接的扫描栅线的电平变为高电平。同时，由于第一晶体管M1的第二极由第1阶段的低电平信号变为第2阶段的高电平信号，使得上拉结点PU的电位进一步升高。
第3阶段：由于第一电容C1的存储作用，上拉结点PU的信号依然为高电平信号，因此第四晶体管M4开启，第一下拉结点PD1与低电平信号输入端接通，第一下拉结点PD1的信号为低电平信号，第五晶体管M5和第六晶体管M6均关断；同时，由于第二下拉选择信号为高电平信号，第十晶体管M10开启，使得第十二晶体管M12的栅极信号为高电平信号，因此，第十二晶体管M12开启，第二下拉结点PD2与第二电平信号输入端23、即低电平信号输入端接通，第二下拉结点PD2的信号为低电平信号，第十三晶体管M13和第十四晶体管M14均关断；因此，第一晶体管M1的栅极和该移位寄存单元的输出端均与低电平信号输入端断开；由于第一下拉选择信号为低电平信号，第十六晶体管M16关断，上拉结点PU的信号保持高电平信号，第一晶体管M1保持开启，此时，由于时钟信号CLK为低电平信号，由于在第2阶段中该移位寄存单元连接的扫描栅线的电平为高电平，因此，该移位寄存单元连接的扫描栅线上的高电平信号可以通过第一晶体管M1释放到输出时钟信号CLK的装置中，因此，可以通过该移位寄存单元中的第一晶体管M1实现对该移位寄存单元连接的扫描栅线的电平的拉升和降低。另外，在图10中，第二下拉选择信号的高电平信号可以使第十七晶体管M17开启，从而使得该移位寄存单元的输出端与低电平信号输入端接通，因此，在图10所示的移位寄存单元中，移位寄存单元连接的扫描栅线上的高电平信号不但可以通过第一晶体管M1释放到输出时钟信号CLK的装置中，还可以通过第十七晶体管M17释放到低电平信号输入端。而在图9所示的移位寄存单元中移位寄存单元连接的扫描栅线上的高电平信号仅可以通过第一晶体管M1释放到输出时钟信号CLK的装置中。
第4阶段：第一下拉选择信号为高电平信号，第十六晶体管M16开启，上拉结点PU与低电平信号输入端接通，上拉结点PU的信号为低电平信号，第一晶体管M1关断，该移位寄存单元不再将接收到的时钟信号输出；由于时钟信号CLK为高电平信号，使得第二晶体管M2开启，同时，由于上拉结点PU的信号为低电平信号，使得第四晶体管M4关断，因此第一下拉结点PD1的信号为高电平信号，第五晶体管M5和第六晶体管M6开启，上拉结点PU和该移位寄存单元的输出端均与低电平信号输入端相连。另外，由于第一下拉选择信号为高电平信号，因此，第十一晶体管M11开启，使得第十二晶体管M12的栅极与低电平信号输入端相连，这样可以将第十二晶体管M12中的寄生电容存储的高电平信号释放到低电平信号输入端，该高电平信号来源于第1阶段的上拉选择信号以及第3阶段的第二下拉选择信号，避免在后续阶段由于第十二晶体管M12栅极的电位为高电位，导致第十二晶体管M12开启，使得第二下拉结点PD2的信号出现异常。
第5阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，第八晶体管M8开启，同时由于上拉选择信号、第一下拉选择信号和第二下拉选择信号均为低电平信号，因此，第九晶体管M9、第十晶体管M10和第十一晶体管M11均关断，使得第十二晶体管M12关断，因此，第二下拉结点PD2的信号为高电平信号，第十三晶体管M13和第十四晶体管M14开启，使得第一晶体管M1的栅极和该移位寄存单元的输出端均与低电平信号输入端相连。
第6阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，第二晶体管M2开启，由于上拉选择信号为低电平信号，因此上拉结点PU的信号保持低电平信号，第四晶体管M4关断，因此第一下拉结点PD1的信号高电平信号，第五晶体管M5和第六晶体管M6均开启，使得第一晶体管M1的栅极和该移位寄存单元的输出端均与低电平信号输入端相连。
之后，依次重复地5阶段和第6阶段，直至本发明实施例提供的移位寄存单元接收到的上拉选择信号为高电平信号，再重新开始执行第1阶段。其中，在第1、2、3阶段中，该移位寄存单元连接的扫描栅线被选中，而在第4、5、6阶段中，该移位寄存单元连接的扫描栅线不再被选中。
在第5阶段和第6阶段，第一下拉结点PD1信号与时钟信号CLK相同；第二下拉结点PD2的信号与时钟阻碍信号CLKB相同；第一下拉结点PD1的信号控制第五晶体管M5和第六晶体管M6均开启时，第二下拉结点PD2的信号控制第十三晶体管M13和第十四晶体管M14均关断；第一下拉结点PD1的信号控制第五晶体管M5和第六晶体管M6均关断时，第二下拉结点PD2的信号控制第十三晶体管M13和第十四晶体管M14均开启。这样可以避免在本发明实施例提供的移位寄存单元对应的栅极线未被选中的时间段内，本发明实施例提供的移位寄存单元中有某些晶体管长时间开启，导致这些晶体管的阈值电压偏移，从而延长了包含本发明实施例提供的移位寄存单元的驱动电路的使用寿命。
P型晶体管与N型晶体管的区别仅在于：P型晶体管在栅极接收到的信号为低电平信号时开启，而在栅极接收到的信号为高电平信号时关断；N型晶体管在栅极接收到的信号为高电平信号时开启，而在栅极接收到的信号为低电平信号时关断。因此，包含的晶体管均为P型晶体管的移位寄存单元与包含的晶体管均为N型晶体管的移位寄存单元的工作原理类似，在此不再赘述。
本发明实施例还提供一种显示装置，包括本发明实施例提供的移位寄存单元。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (11)
1.一种移位寄存单元，其特征在于，包括第一电容、第一晶体管、上拉模块和第一下拉模块；
第一晶体管的第一极接收时钟信号，第一晶体管的栅极分别连接第一电容的一端、上拉模块和第一下拉模块，第一晶体管的第二极连接第一电容的另一端；
上拉模块，用于在时钟信号为第二电平信号且上拉选择信号为第一电平信号时，向第一晶体管的栅极输出第一电平信号；并在时钟信号为第一电平信号且上拉选择信号为第二电平信号时，不再向第一晶体管的栅极输出第一电平信号；所述上拉选择信号为所述移位寄存单元的前一级移位寄存单元输出的信号；
第一下拉模块，用于在时钟信号为第一电平信号且第一下拉选择信号为第一电平信号时，控制第一晶体管的栅极与第二电平信号输入端接通；所述第一下拉选择信号为所述移位寄存单元之后的第二级移位寄存单元输出的信号；
第一晶体管，用于在第一晶体管的栅极信号为第一电平信号时，将接收到的时钟信号从第一晶体管的第二极输出；并在所述第一晶体管的栅极信号为第二电平信号时，不再将接收到的时钟信号从第一晶体管的第二极输出；
所述移位寄存单元还包括第二下拉模块，第二下拉模块分别连接第一晶体管的栅极和第一晶体管的第二极；
所述第二下拉模块，用于在第一晶体管的栅极信号为第二电平信号、时钟信号为第一电平信号且时钟阻碍信号为第二电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端接通；并在第一晶体管的栅极信号为第二电平信号、时钟信号为第二电平信号且时钟阻碍信号为第一电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端断开；以及在第一晶体管的栅极信号为第一电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端断开。
2.如权利要求1所述的移位寄存单元，其特征在于，所述第二下拉模块包括第一下拉驱动单元和第一下拉单元，第一下拉驱动单元和第一下拉单元相连的连接点为第一下拉结点；
所述第一下拉驱动单元，用于在第一晶体管的栅极信号为第一电平信号时，控制第一下拉结点的信号为第二电平信号；并在第一晶体管的栅极信号为第二电平信号、时钟信号为第一电平信号且时钟阻碍信号为第二电平信号时，控制第一下拉结点的信号为第一电平信号；以及在第一晶体管的栅极信号为第二电平信号、时钟信号为第二电平信号且时钟阻碍信号为第一电平信号时，控制第一下拉结点的信号为第二电平信号；
所述第一下拉单元，用于在第一下拉结点的信号为第一电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端接通；并在第一下拉结点的信号为第二电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端断开。
3.如权利要求2所述的移位寄存单元，其特征在于，所述第一下拉驱动单元包括第二晶体管、第三晶体管和第四晶体管；
第二晶体管的第一极接收时钟信号，第二晶体管的栅极接收时钟信号，第二晶体管的第二极连接第一下拉结点，第三晶体管的第一极接收时钟信号，第三晶体管的栅极接收时钟阻碍信号，第三晶体管的第二极连接第一下拉结点，第四晶体管的第一极连接第一下拉结点，第四晶体管的栅极连接第一晶体管的栅极，第四晶体管的第二极连接第二电平信号输入端；
第二晶体管，用于在时钟信号为第一电平信号时开启，并在时钟信号为第二电平信号时关断；
第三晶体管，用于在时钟阻碍信号为第一电平信号时开启，并在时钟阻碍信号为第二电平信号时关断；
第四晶体管，用于在第一晶体管的栅极的信号为第一电平信号时，将第一下拉结点与第二电平信号输入端接通；并在第一晶体管的栅极的信号为第二电平信号时，将第一下拉节点与第二电平信号输入端断开。
4.如权利要求2所述的移位寄存单元，其特征在于，所述第一下拉单元包括第五晶体管和第六晶体管；
第五晶体管的第一极连接第一晶体管的栅极，第五晶体管的栅极连接第一下拉结点，第五晶体管的第二极连接第二电平信号输入端，第六晶体管6的第一极连接第一晶体管的第二极，第六晶体管的栅极连接第一下拉结点，第六晶体管的第二极连接第二电平信号输入端；
第五晶体管，用于在第一下拉结点的信号为第一电平信号时，将第一晶体管的栅极与第二电平信号输入端接通，并在第一下拉结点的信号为第二电平信号时，将第一晶体管的栅极与第二电平信号输入端断开；
第六晶体管，用于在第一下拉结点的信号为第一电平信号时，将第一晶体管的第二极与第二电平信号输入端接通，并在第一下拉结点的信号为第二电平信号时，将第一晶体管的第二极与第二电平信号输入端断开。
5.如权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第三下拉模块，第三下拉模块分别连接第一晶体管的栅极和第一晶体管的第二极；
所述第三下拉模块，用于在上拉选择信号为第一电平信号、或者第二下拉选择信号为第一电平信号、或者时钟阻碍信号为第二电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端断开；并在上拉选择信号、第一下拉选择信号和第二下拉选择信号均为第二电平信号且时钟信号为第二电平信号、时钟阻碍信号为第一电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端接通；所述第二下拉选择信号为所述移位寄存单元的后一级移位寄存单元输出的信号。
6.如权利要求5所述的移位寄存单元，其特征在于，所述第三下拉模块包括第二下拉驱动单元和第二下拉单元，第二下拉驱动单元和第二下拉单元相连的连接点为第二下拉结点；
第二下拉驱动单元，用于在上拉选择信号为第一电平信号、或者第二下拉选择信号为第一电平信号或者时钟阻碍信号为第二电平信号时，控制第二下拉结点的信号为第二电平信号；并在上拉选择信号、第一下拉选择信号和第二下拉选择信号均为第二电平信号且时钟信号为第二电平信号、时钟阻碍信号为第一电平信号时，控制第二下拉结点的信号为第一电平信号；
第二下拉单元，用于在第二下拉节点的信号为第一电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端接通；并在第二下拉节点的信号为第二电平信号时，控制第一晶体管的栅极和第一晶体管的第二极均与第二电平信号输入端断开。
7.如权利要求6所述的移位寄存单元，其特征在于，所述第二下拉驱动单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；
第七晶体管的第一极接收时钟阻碍信号，第七晶体管的栅极接收时钟信号，第七晶体管的第二极连接第二下拉结点；第八晶体管的第一极接收时钟阻碍信号，第八晶体管的栅极接收时钟阻碍信号，第八晶体管的第二极连接第二下拉结点；第九晶体管的第一极接收上拉选择信号，第九晶体管的栅极接收上拉选择信号，第九晶体管的第二极连接第十二晶体管的栅极；第十晶体管的第一极接收第二下拉选择信号，第十晶体管的栅极接收第二下拉选择信号，第十晶体管的第二极连接第十二晶体管的栅极；第十一晶体管的第一极连接第二电平信号输入端，第十一晶体管的栅极接收第一下拉选择信号，第十一晶体管的第二极连接第十二晶体管的栅极；第十二晶体管的第一极连接第二电平信号输入端，第十二晶体管的第二极连接第二下拉结点；
第七晶体管，用于在时钟信号为第一电平信号时开启，并在时钟信号为第二电平信号时关断；
第八晶体管，用于在时钟阻碍信号为第一电平信号时开启，并在时钟阻碍信号为第二电平信号时关断；
第九晶体管，用于在上拉选择信号为第一电平信号时，控制第十二晶体管的栅极的信号为第一电平信号，并在上拉选择信号为第二电平信号时关断；
第十晶体管，用于在第二下拉选择信号为第一电平信号时，控制第十二晶体管的栅极的信号为第一电平信号，并在第二下拉选择信号为第二电平信号时关断；
第十一晶体管，用于在第一下拉选择信号为第一电平信号时，将第十二晶体管的栅极与第二电平信号输入端接通，并在第一下拉选择信号为第二电平信号时，将第十二晶体管的栅极与第二电平信号输入端断开；
第十二晶体管，用于在第十二晶体管的栅极的信号为第一电平信号时，将第二下拉结点与第二电平信号输入端接通；并在第十二晶体管的栅极的信号为第二电平信号时，将第二下拉结点与第二电平信号输入端断开。
8.如权利要求6所述的移位寄存单元，其特征在于，第二下拉单元包括第十三晶体管和第十四晶体管；
第十三晶体管的第一极连接第一晶体管的栅极，第十三晶体管3的栅极连接第二下拉结点，第十三晶体管的第二极连接第二电平信号输入端，第十四晶体管的第一极连接第一晶体管的第二极，第十四晶体管的栅极连接第二下拉结点，第十四晶体管的第二极连接第二电平信号输入端；
第十三晶体管，用于在第二下拉结点的信号为第一电平信号时，将第一晶体管的栅极与第二电平信号输入端接通，并在第二下拉结点的信号为第二电平信号时，将第一晶体管的栅极与第二电平信号输入端断开；
第十四晶体管，用于在第二下拉结点的信号为第一电平信号时，将第一晶体管的第二极与第二电平信号输入端接通，并在第二下拉结点的信号为第二电平信号时，将第一晶体管的第二极与第二电平信号输入端断开。
9.如权利要求1所述的移位寄存单元，其特征在于，所述上拉模块包括第十五晶体管；
第十五晶体管的第一极接收上拉选择信号，第十五晶体管的栅极接收上拉选择信号，第十五晶体管的第二极连接第一晶体管的栅极；
第十五晶体管，用于在上拉选择信号为第一电平信号时，控制第一晶体管的栅极的信号为第一电平信号；并在上拉选择信号为第二电平信号时关断。
10.如权利要求1所述的移位寄存单元，其特征在于，所述第一下拉模块包括第十六晶体管；
第十六晶体管的第一极连接第二电平信号输入端，第十六晶体管的栅极接收第一下拉选择信号，第十六晶体管的第二极连接第一晶体管的栅极；
第十六晶体管，用于在第一下拉选择信号为第一电平信号时，将第一晶体管的栅极与第二电平信号输入端接通；并在第一下拉选择信号为第二电平信号时关断。
11.一种显示装置，其特征在于，所述显示装置包括多级如权利要求1-10任一所述的移位寄存单元。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310146325.6A CN103258500B (zh) | 2013-04-24 | 2013-04-24 | 一种移位寄存单元及显示装置 |
| US14/365,840 US9318219B2 (en) | 2013-04-24 | 2013-06-21 | Shift register unit and display device |
| PCT/CN2013/077672 WO2014172980A1 (zh) | 2013-04-24 | 2013-06-21 | 移位寄存单元及显示装置 |
| EP13859607.7A EP2991077B1 (en) | 2013-04-24 | 2013-06-21 | Shift register unit and display device |
| JP2016509258A JP6181850B2 (ja) | 2013-04-24 | 2013-06-21 | シフトレジスタユニット及び表示装置 |
| KR1020147017394A KR101596613B1 (ko) | 2013-04-24 | 2013-06-21 | 시프트 레지스터 유닛 및 디스플레이 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310146325.6A CN103258500B (zh) | 2013-04-24 | 2013-04-24 | 一种移位寄存单元及显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103258500A CN103258500A (zh) | 2013-08-21 |
| CN103258500B true CN103258500B (zh) | 2015-02-04 |
Family
ID=48962378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310146325.6A Active CN103258500B (zh) | 2013-04-24 | 2013-04-24 | 一种移位寄存单元及显示装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9318219B2 (zh) |
| EP (1) | EP2991077B1 (zh) |
| JP (1) | JP6181850B2 (zh) |
| KR (1) | KR101596613B1 (zh) |
| CN (1) | CN103258500B (zh) |
| WO (1) | WO2014172980A1 (zh) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103198781B (zh) * | 2013-03-01 | 2015-04-29 | 合肥京东方光电科技有限公司 | 移位寄存器单元、栅极驱动装置及显示装置 |
| CN103258494B (zh) * | 2013-04-16 | 2015-10-14 | 合肥京东方光电科技有限公司 | 一种移位寄存器、栅极驱动装置和液晶显示装置 |
| CN103915067B (zh) * | 2013-07-11 | 2016-05-04 | 上海中航光电子有限公司 | 一种移位寄存单元、显示面板及显示装置 |
| CN104091573B (zh) * | 2014-06-18 | 2016-08-17 | 京东方科技集团股份有限公司 | 一种移位寄存单元、栅极驱动装置、显示面板和显示装置 |
| CN104134425B (zh) * | 2014-06-30 | 2017-02-01 | 上海天马有机发光显示技术有限公司 | 一种oled反相电路和显示面板 |
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| CN102945651B (zh) | 2012-10-31 | 2015-02-25 | 京东方科技集团股份有限公司 | 一种移位寄存器、栅极驱动电路和显示装置 |
-
2013
- 2013-04-24 CN CN201310146325.6A patent/CN103258500B/zh active Active
- 2013-06-21 WO PCT/CN2013/077672 patent/WO2014172980A1/zh active Application Filing
- 2013-06-21 KR KR1020147017394A patent/KR101596613B1/ko active IP Right Grant
- 2013-06-21 EP EP13859607.7A patent/EP2991077B1/en active Active
- 2013-06-21 US US14/365,840 patent/US9318219B2/en active Active
- 2013-06-21 JP JP2016509258A patent/JP6181850B2/ja active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| JP6181850B2 (ja) | 2017-08-16 |
| EP2991077A4 (en) | 2017-03-08 |
| JP2016526247A (ja) | 2016-09-01 |
| CN103258500A (zh) | 2013-08-21 |
| WO2014172980A1 (zh) | 2014-10-30 |
| US9318219B2 (en) | 2016-04-19 |
| KR20140135947A (ko) | 2014-11-27 |
| KR101596613B1 (ko) | 2016-02-22 |
| EP2991077A1 (en) | 2016-03-02 |
| EP2991077B1 (en) | 2021-07-28 |
| US20150248940A1 (en) | 2015-09-03 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |