JP2010086640A - シフトレジスタ回路 - Google Patents

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Abstract

【課題】出力信号の立ち上がり速度の低下を伴わない初期化回路を有するシフトレジスタを提供する。
【解決手段】単位シフトレジスタＳＲは、出力端子ＯＵＴに供給するトランジスタＱ１と、トランジスタＱ１のゲートが接続するノードＮ１を充電するトランジスタＱ３と、ノードＮ１を放電するトランジスタＱ５を備える。プルダウン駆動回路部２１は、通常動作時には、ノードＮ１のレベル変化に応じてトランジスタＱ５を駆動するが、所定の初期リセット信号ＩＲＳＴが活性化したときは、ノードＮ１のレベルに関わらず、トランジスタＱ５をオン状態にする。それにより当該単位シフトレジスタＳＲの各ノードは所定のレベルに初期化される。
【選択図】図３

Description

本発明は、走査線駆動回路に関するものであり、特に、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に関するものである。
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間（１Ｈ期間）の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、対応するゲート線に接続されるだけでなく、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみを用いて構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみを用いて構成されたシフトレジスタ、およびそれを搭載する表示装置が種々提案されている（例えば、下記の特許文献１−３）。
特開２００７−９４４１５号公報 特開２００４−１５７５０８号公報 特開２００６−２４３５０号公報
特許文献１の図４に、従来の単位シフトレジスタの回路図が示されている。当該単位シフトレジスタは２つの出力端子（ＯＵＴ１，ＯＵＴ２）から交互に信号を出力するよう構成されている点で特殊であるが、その主要部は基本的な単位シフトレジスタの構成である。
当該単位シフトレジスタの出力信号は、出力プルアップ用のトランジスタＴ１を通してクロック信号（ＬＣＫ１あるいはＬＣＫ２）が出力端子に供給されることによって活性化される。特にゲート線駆動回路に用いられる単位シフトレジスタは、出力信号を用いて大きな負荷容量となるゲート線を駆動するため、トランジスタＴ１には大きな駆動能力（電流を流す能力）が要求される。そのためトランジスタＴ１のオン抵抗は非常に低く設定される。
シフトレジスタの通常動作（信号のシフト動作）では、縦続接続した複数の単位シフトレジスタの出力信号が１つずつ順番に活性化されるように、各段のトランジスタＴ１は順番にオンになる。しかし、例えば電源投入直後など、回路の各ノードの電位が不定の状態では、複数の単位シフトレジスタのトランジスタＴ１が同時にオン状態になる場合があり、そのときクロック信号が活性化すると、オン抵抗の低い複数のトランジスタＴ１を通して、過大な電流が流れるため好ましくない。
特許文献１の図４の単位シフトレジスタではその対策が図られている。即ち、当該単位シフトレジスタでは、トランジスタＴ１のゲートとゲートオフ電圧Ｖｏｆｆの配線との間に、初期化信号ＩＮＴで制御されるトランジスタＴ６が接続される。通常動作の前には、初期化信号ＩＮＴを用いて全ての単位シフトレジスタのトランジスタＴ６が一旦オンにされる。それにより、全ての単位シフトレジスタにおいて、トランジスタＴ１のゲート電位がゲートオフ電圧線Ｖｏｆｆに初期化され、不定状態から脱する。その結果、全てのトランジスタＴ１がオフになるため、クロック信号ＬＣＫ１，ＣＬＫ２が活性化しても、複数のトランジスタＴ１を通して過大な電流が流れることはない。
一方、特許文献１の図４の単位シフトレジスタでは、初期化回路としてのトランジスタＴ６が設けられたことによる弊害も考えられる。以下それを説明する。
当該単位シフトレジスタにおいて、出力信号が活性化されるとき、トランジスタＴ１のゲート・ソース間に接続したキャパシタＣ３を介する結合により、トランジスタＴ１のゲート電位が上昇する。これによりトランジスタＴ１のゲート・ソース間電圧が高く維持されるので、トランジスタＴ１のオン抵抗を低く維持でき、出力信号の立ち上がり速度の低下が防止される。この効果は、トランジスタＴ１のゲート電位の上昇が大きいほど向上するので、トランジスタＴ１のゲートが接続するノードの寄生容量は小さいことが好ましい。
しかし当該単位シフトレジスタでは、上で説明したトランジスタＴ６が設けられているため、トランジスタＴ１のゲートが接続するノードの寄生容量が、当該トランジスタＴ６のドレイン・ゲート間容量分だけ大きくなる。その結果、出力信号の活性化時にトランジスタＴ１のゲート電位が充分に上昇されなくなると、トランジスタＴ１の駆動能力が低下するため、出力信号の立ち上がり速度が低下するという問題が生じる。
またトランジスタＴ６が設けられることで回路面積が増大することも、もう一つの問題として挙げられる。
本発明は以上のような課題を解決するためになされたものであり、出力信号の立ち上がり速度の低下を伴わない初期化回路を有するシフトレジスタを提供することを目的とする。
本発明に係るシフトレジスタ回路は、入力端子、出力端子およびクロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、前記入力端子に入力される入力信号の活性化に応じて前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、前記第１ノードを放電する第３トランジスタと、前記第１ノードまたは前記出力端子の信号を受ける入力ノードを有し、当該入力ノードのレベル変化に応じて前記第３トランジスタを駆動する駆動回路とを備え、前記駆動回路は、所定の初期リセット信号が活性化したときは、前記入力ノードのレベルに関わらず、前記第３トランジスタをオン状態にするものである。
本発明に係るシフトレジスタ回路は、初期リセット信号応じて第１ノードが非活性レベルに初期化することができる。よって第１トランジスタはオフ状態になり、通常動作の開始前にクロック信号が活性化しても、第１トランジスタを通して過大な電流が流れることを防止できる。
また第１ノードのレベルの初期化は、駆動回路が初期リセット信号に応じて、第３トランジスタをオンにすることで実行される。第３トランジスタは、通常動作の非選択時に第１ノードを非活性レベルに固定するためのものであり、従来のシフトレジスタ回路も有していたものである。つまり本発明では、第１ノードに初期化のための回路素子を新たに接続させる必要が無い。よって第１ノードの寄生容量は、従来の単位シフトレジスタと同じである。従って、出力信号の活性化時における第１ノードの昇圧効果は低減されず、第１トランジスタのオン抵抗の上昇は伴わない。従って、出力信号の活性化の速度（出力端子の充電速度）の低下を防止できる。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
本発明においては、互いに位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（例えば図５の時刻ｔ6〜ｔ7の間隔）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がりタイミングとその次に活性化するクロック信号の立ち上がりタイミングとが同時であってもよい（例えば図２１の時刻ｔ3）。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１００の全体構成を示している。なお、本発明のゲート線駆動回路は液晶表示装置に限定されず、エレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ、イメージセンサなどの電気光学装置に適用することも可能である。
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るゲート線駆動信号生成回路は、ゲート線駆動回路３０に搭載される。
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スィッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スィッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スィッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スィッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。
図２は、実施の形態１に係るゲート線駆動回路３０の構成を示す図である。ゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…で構成されるシフトレジスタを含んでいる（説明の便宜上、シフトレジスタ回路ＳＲ1，ＳＲ2…のそれぞれを「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
本実施の形態のゲート線駆動回路３０では、最後段の単位シフトレジスタＳＲnのさらに次段に、ゲート線に接続されないダミーの単位シフトレジスタＳＲＤ（以下「ダミー段」）が設けられている。基本的にダミー段ＳＲＤも他の単位シフトレジスタＳＲと同様の構成を有している。
また図２に示すクロック信号発生器３１は、位相が互いに異なる（活性期間が重ならない）２相のクロック信号ＣＬＫ，／ＣＬＫをゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。クロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで、交互に活性化するよう制御されている。
各単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫ、リセット端子ＲＳＴおよび初期リセット端子ＩＲを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。具体的には、クロック信号ＣＬＫは奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…に供給され、クロック信号／ＣＬＫは偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…に供給される。
図２の例では最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲｎは偶数段であり、当該単位シフトレジスタＳＲnには、クロック信号／ＣＬＫが供給されている。よって、ダミー段ＳＲＤは奇数段となり、そのクロック端子ＣＫにはクロック信号ＣＬＫが供給される。
第１段目（第１ステージ）である単位シフトレジスタＳＲ1の入力端子ＩＮには、ゲート線駆動回路３０に信号のシフト動作を開始させるためのスタートパルスＳＴが入力される。当該スタートパルスＳＴは、スタート信号発生器３２で生成される。本実施の形態において、スタートパルスＳＴは画像信号の各フレーム期間の先頭に対応するタイミングで活性化される（Ｈレベルになる）信号である。また第２段目以降の各単位シフトレジスタＳＲにおいては、入力端子ＩＮはその前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。
各単位シフトレジスタＳＲのリセット端子ＲＳＴは、その次段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続される。最後段の単位シフトレジスタＳＲnのリセット端子ＲＳＴは、ダミー段ＳＲＤの出力端子ＯＵＴに接続される。なお、ダミー段ＳＲＤのリセット端子ＲＳＴには、そのクロック端子ＣＫに入力されるクロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫが入力される。
つまり各単位シフトレジスタＳＲの出力端子ＯＵＴから出力される出力信号Ｇは、垂直（又は水平）走査パルスとしてそれぞれ対応するゲート線ＧＬへと供給されると共に、自己の次段の入力端子ＩＮおよび自己の前段のリセット端子ＲＳＴへと供給される。
図２のゲート線駆動回路３０において、単位シフトレジスタＳＲの各々は、クロック信号ＣＬＫ，／ＣＬＫに同期して、入力端子ＩＮに入力される信号（スタートパルスＳＴあるいは自身の前段の出力信号）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の後段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
また本実施の形態の単位シフトレジスタＳＲは、自己の回路の各ノードの電位を特定のレベルに初期化する初期化機能（初期リセット機能）を有している。各単位シフトレジスタＳＲの初期リセット端子ＩＲには、初期化を実行するための初期リセット信号ＩＲＳＴが入力される。電源投入直後などにはシフトレジスタの回路の各ノードの電位は不安定になるが、本実施の形態のゲート線駆動回路３０では、初期リセット信号ＩＲＳＴが活性化されると各単位シフトレジスタＳＲの各ノードの電位が所定のレベルに初期化され、不安定状態を脱する。初期リセット信号発生器３３は、電源投入直後など単位シフトレジスタＳＲが不安定状態になる状況で、初期リセット信号ＩＲＳＴを活性化させる。但し、ゲート線駆動回路３０の通常動作（信号のシフト動作）時は、初期リセット信号ＩＲＳＴは非活性レベルに固定される。
図３は、本発明の実施の形態１に係る単位シフトレジスタの構成を示す回路図である。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲは全て同様の構成を有しているため、図３では代表的に、第ｋ段目の単位シフトレジスタＳＲkを示している。
以下の実施の形態では、単位シフトレジスタＳＲkを構成するトランジスタは全て同一導電型の電界効果トランジスタであるが、それらは全てＮ型ＴＦＴであるものとして説明する。またそれらトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。
図３の如く、単位シフトレジスタＳＲkは、図２に示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫ、リセット端子ＲＳＴおよび初期リセット端子ＩＲの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２および第３電源端子Ｓ２，Ｓ３を有している。以下の説明ではロー側電源電位ＶＳＳを０Ｖとしてそれを回路の基準電位として定義しているが、実使用では、画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
図３に示すように、単位シフトレジスタＳＲkは、出力回路部２０、プルダウン駆動回路部２１、プルアップ駆動回路部２２から構成されている。
出力回路部２０は、出力信号Ｇkの活性化および非活性化を行うものであり、ゲート線ＧＬkの選択期間に出力信号Ｇkを活性状態（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬkの非選択期間に出力信号Ｇkを非活性状態（Ｌレベル）に維持するためのトランジスタＱ２（出力プルダウントランジスタ）とを含んでいる。
トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによって出力信号Ｇkを活性化させる。出力信号Ｇkは、大きな容量負荷であるゲート線ＧＬkを活性化させるのに用いられるため、トランジスタＱ１には大きな駆動能力が要求される。よってトランジスタＱ１のオン抵抗は充分小さく設定されている。またトランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、出力信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。
本実施の形態では、トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
プルダウン駆動回路部２１は、通常動作時にはノードＮ１のレベル変化に応じてトランジスタＱ２，Ｑ５を駆動する回路として機能する。即ち、通常動作時のプルダウン駆動回路部２１は、トランジスタＱ２，Ｑ５を、ゲート線ＧＬkの選択期間にはオフにし、非選択期間にはオンにする。但し、当該プルダウン駆動回路部２１は、初期リセット信号ＩＲＳＴが活性化されたとき、ノードＮ１のレベルに関わらず、単位シフトレジスタＳＲの回路の各ノードのレベルを初期化する回路（初期化回路）として機能する。
プルダウン駆動回路部２１は、第２電源端子Ｓ２と初期リセット端子ＩＲとの間に直列接続したトランジスタＱ６，Ｑ７から構成されている。トランジスタＱ６，Ｑ７間の接続ノードを「ノードＮ２」と定義すると、トランジスタＱ６は、ノードＮ２と第２電源端子Ｓ２との間に接続され、そのゲートは第２電源端子Ｓ２に接続されている（即ちトランジスタＱ６はダイオード接続されている）。またトランジスタＱ７はノードＮ１に接続したゲートを有し、ノードＮ２と初期リセット端子ＩＲとの間に接続される。
ノードＮ２は、プルダウン駆動回路部２１の出力端であり、出力回路部２０のトランジスタＱ２のゲートと、後述するプルアップ駆動回路部２２のトランジスタＱ５のゲートとに接続される。
先に述べたように、通常動作時には、初期リセット信号ＩＲＳＴは非活性レベル（Ｌレベル）に維持される。このときプルダウン駆動回路部２１は、ノードＮ１を入力端、ノードＮ２を出力端とするインバータとして機能する。即ち、トランジスタＱ６が負荷素子として、トランジスタＱ７が駆動素子としてそれぞれ機能する。当該インバータはレシオ回路であり、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも充分に小さく設定されている。
なお、当該インバータの負荷素子は電流駆動素子であればよく、トランジスタＱ６に代えて例えば抵抗素子や定電流素子を用いてもよい。このことは以下の実施の形態およびその変更例においても同様である。
一方、初期リセット信号ＩＲＳＴが活性レベル（Ｈレベル）にされたときは、ノードＮ２が、トランジスタＱ６，Ｑ７を通して流れ込む電流により充電され、Ｈレベルに初期化される（単位シフトレジスタＳＲkの初期化動作について詳細は後述する）。
プルアップ駆動回路部２２は、トランジスタＱ１（出力プルダウントランジスタ）を駆動する回路であり、トランジスタＱ１を、ゲート線ＧＬkの選択期間はオンにし、非選択期間はオフにする。当該プルアップ駆動回路部２２は、入力端子ＩＮに入力される信号の活性化に応じてノードＮ１を充電するトランジスタＱ３と、リセット端子ＲＳＴに入力される信号に応じてノードＮ１を放電するトランジスタＱ４と、ゲート線ＧＬkの非選択期間にノードＮ１をＬレベルに維持するトランジスタＱ５とを含んでいる。
トランジスタＱ３は、入力端子ＩＮに接続したゲートを有し、ノードＮ１と第３電源端子Ｓ３との間に接続される。トランジスタＱ４は、リセット端子ＲＳＴに接続したゲートを有し、ノードＮ１と第１電源端子Ｓ１との間に接続される。トランジスタＱ５は、ノードＮ２に接続したゲートを有し、ノードＮ１と第１電源端子Ｓ１との間に接続される。
図４は、ダミー段ＳＲＤの回路図である。ダミー段ＳＲＤは単位シフトレジスタＳＲkと同様の構成を有している。但し、ダミー段ＳＲＤのリセット端子ＲＳＴには、そのクロック端子ＣＫに入力されるクロック信号ＣＬＫとは位相の異なるクロック信号／ＣＬＫが入力される。
ところで、図３の単位シフトレジスタＳＲkは、トランジスタＱ７のソースが初期リセット端子ＩＲに接続されていることを除いて、上記の特許文献２の図７に開示された単位シフトレジスタと同じ回路構成である。つまり図３の単位シフトレジスタＳＲkは、従来の単位シフトレジスタと比較して、使用されているトランジスタの数が同じであり、そのため回路面積の増大は殆ど必要とされない。
図５は、図３の単位シフトレジスタＳＲの動作を説明するための信号波形図である。以下、図５に基づき、本実施の形態に係る単位シフトレジスタＳＲの動作について説明する。
説明の簡単のため、ハイ側電源電位ＶＤＤ１，ＶＤＤ２のレベル、クロック信号ＣＬＫ、／ＣＬＫおよびスタートパルスＳＴのＨレベルのレベルは全て等しく、その値をＶＤＤと表す（ＶＤＤ１＝ＶＤＤ２＝ＶＤＤ）。またクロック信号ＣＬＫ，／ＣＬＫおよびスタートパルスＳＴのＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。クロック信号ＣＬＫ，／ＣＬＫは互いに１水平期間（１Ｈ）の位相差を持つ繰り返し信号である。
図５において時刻ｔ0は、ゲート線駆動回路３０への電源投入時である。このときハイ側電源電位（ＶＤＤ１，ＶＤＤ２）は電位ＶＤＤへと上昇する。クロック信号発生器３１、スタート信号発生器３２、初期リセット信号発生器３３の電源もこのとき投入される。時刻ｔ0の直後は、ゲート線駆動回路３０の出力信号Ｇ1，Ｇ2…のレベルは不定状態にある。
この時点では、各単位シフトレジスタＳＲのノードＮ１（トランジスタＱ１のゲート）のレベルも不定である。もし複数の単位シフトレジスタＳＲでノードＮ１がＨレベルになっていると、それらのトランジスタＱ１が同時にオン状態になるので、このままクロック信号ＣＬＫ，／ＣＬＫが活性化すると、オン抵抗の低い複数のトランジスタＱ１を通して過大な電流が流れるため好ましくない。
ここではあえて、各単位シフトレジスタＳＲのノードＮ１がＨレベルになっていると仮定する。よって各単位シフトレジスタＳＲのトランジスタＱ７はオン状態にあり、ノードＮ２はＬレベルになっている。
初期リセット信号発生器３３は、電源投入後、ゲート線駆動回路３０が通常動作を開始する前の時刻ｔ1で、初期リセット信号ＩＲＳＴを活性化させる。初期リセット信号ＩＲＳＴのレベルが上昇するとトランジスタＱ７のソース電位が上昇し、ノードＮ２がトランジスタＱ６，Ｑ７を通して流れ込む電流によって充電される。その結果ノードＮ２はＨレベルに初期化され、応じてトランジスタＱ５がオンするのでノードＮ１はＬレベルに初期化される。
このときのプルダウン駆動回路部２１の動作を詳細に説明する。時刻ｔ1において、初期リセット信号ＩＲＳＴのレベルが充分に上昇するまでの間は、ノードＮ２は主としてオン状態のトランジスタＱ７により充電される。ダイオード接続されたトランジスタＱ６もオン状態ではあるが、トランジスタＱ７のオン抵抗はトランジスタＱ６よりも充分小さいからである。そして初期リセット信号ＩＲＳＴのレベルが充分に上昇し、ノードＮ２のレベルがトランジスタＱ５のしきい値電圧Ｖｈを超えると、トランジスタＱ５がオンになりノードＮ１は放電されてＬレベルに初期化される。するとトランジスタＱ７がオフになるので、それ以降のノードＮ２はトランジスタＱ６によって充電され、最終的にＶＤＤ−Ｖｔｈの電位になり、Ｈレベルに初期化される。
以下、ノードＮ１がＬレベル、ノードＮ２がＨレベルの状態、つまりトランジスタＱ１がオフ、トランジスタＱ２がオンの状態を、単位シフトレジスタＳＲの「リセット状態」と称する。
上記の初期化動作（初期リセット）は、時刻ｔ1の直前にノードＮ１がＨレベルになっている単位シフトレジスタＳＲの全てにおいて行われる。なお、時刻ｔ1の直前にノードＮ１がＬレベルになっている単位シフトレジスタＳＲでは、トランジスタＱ７はオフ状態であるので、ノードＮ２はトランジスタＱ６により充電されて自ずとＨレベルに初期化され、応じてトランジスタＱ５がオンになりノードＮ１は低インピーダンスのＬレベルに初期化される。
このように初期リセット信号ＩＲＳＴが活性化された後は、全ての単位シフトレジスタＳＲにおいて、ノードＮ１がＬレベル、ノードＮ２がＨレベルになるので、トランジスタＱ１がオフ、トランジスタＱ２がオン状態（つまりリセット状態）になる。よって全ての単位シフトレジスタＳＲの出力端子ＯＵＴ（出力信号Ｇ）は、低インピーダンスのＬレベルに初期化される。またこのときクロック信号ＣＬＫ，／ＣＬＫが活性化しても、全ての単位シフトレジスタＳＲのトランジスタＱ１はオフしているため、複数のトランジスタＱ１を通して過大な電流が流れることはない。
この初期化された後の状態（リセット状態）は、時刻ｔ2で初期リセット信号ＩＲＳＴが非活性レベル（Ｌレベル）に戻っても維持される。トランジスタＱ５，Ｑ６，Ｑ７はハーフラッチ回路を構成しており、それによってノードＮ１，Ｎ２のレベルが保持されるからである。
ゲート線駆動回路３０は、初期リセット信号ＩＲＳＴがＬレベルになった後、スタート信号ＳＴおよびクロック信号ＣＬＫ，／ＣＬＫが活性化されるとシフトレジスタとしての通常動作を開始する。
時刻ｔ3でスタートパルスＳＴが活性レベル（Ｈレベル）になると、第１段目の単位シフトレジスタＳＲ1において、トランジスタＱ３がオンになる。このときトランジスタＱ５もオン状態であるが、トランジスタＱ３はトランジスタＱ５よりも充分にオン抵抗が小さく設定されており、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ１がオンになるが、この時点ではクロック端子ＣＫに入力されているクロック信号ＣＬＫは非活性レベル（Ｌレベル）であるので、出力端子ＯＵＴから出力される出力信号Ｇ1はＬレベル（ＶＳＳ）のままである。
ノードＮ１がＨレベルになったことにより、トランジスタＱ７がオンになる。通常動作時の初期リセット信号ＩＲＳＴはＬレベルに固定されているので、ノードＮ２はトランジスタＱ７を通して放電されてＬレベルになる。応じてトランジスタＱ２，Ｑ５がオフになる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態、つまりトランジスタＱ１がオン、トランジスタＱ２がオフの状態を、以下では単位シフトレジスタＳＲの「セット状態」と称する。
時刻ｔ4でスタートパルスＳＴがＬレベルになるとトランジスタＱ３がオフになるが、トランジスタＱ５もオフしているため、ノードＮ１は高インピーダンス状態（フローティング状態）でＨレベルに維持される。よってトランジスタＱ７がオン状態に維持され、ノードＮ２はＬレベルに維持される。即ち、単位シフトレジスタＳＲ1のセット状態は維持される。
そして時刻ｔ5でクロック信号ＣＬＫがＨレベル（ＶＤＤ）に変化すると、そのレベル変化がオン状態のトランジスタＱ１を通して出力端子ＯＵＴへと伝達され、出力信号Ｇ1がＨレベルになる。出力端子ＯＵＴ（出力信号Ｇ1）のレベルが上昇するとき、その電位変化は容量素子Ｃ１を介する結合によりノードＮ１に伝達され、ノードＮ１のレベルが上昇する。このノードＮ１の昇圧効果により、トランジスタＱ１は非飽和領域で動作することができる。
よって出力端子ＯＵＴ（出力信号Ｇ1）の電位は、クロック信号ＣＬＫのＨレベルと同じＶＤＤにまで上昇する。その結果、ゲート線ＧＬ1が選択状態になる。
その後、時刻ｔ6でクロック信号ＣＬＫがＬレベル（ＶＳＳ）に変化すると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴからクロック端子ＣＫへ電流が流れる。よって出力端子ＯＵＴは放電され、出力信号Ｇ1はＬレベルになる。
ここで、出力信号Ｇ1は第２段目の単位シフトレジスタＳＲ2の入力端子ＩＮにも入力されているので、上記の時刻ｔ3で出力信号Ｇ1がＨレベルになったとき、単位シフトレジスタＳＲ2はセット状態に移行している。
よって時刻ｔ7で、クロック信号／ＣＬＫがＨレベルになると、第２段目の出力信号Ｇ2がＨレベルになる。出力信号Ｇ2は単位シフトレジスタＳＲ1のリセット端子ＲＳＴに入力されるので、単位シフトレジスタＳＲ1では、トランジスタＱ４がオンになり、ノードＮ１が放電されてＬレベルになる。応じてトランジスタＱ７がオフになるため、ノードＮ２がトランジスタＱ６により充電されてＨレベルになる。つまり単位シフトレジスタＳＲ1は、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。
その後、単位シフトレジスタＳＲ1は、次のフレーム期間でスタートパルスＳＴがＨレベルになるまでリセット状態に維持される。ここでもトランジスタＱ５，Ｑ６，Ｑ７から成るハーフラッチ回路が、ノードＮ１，Ｎ２のレベルを保持するからである。またその間、トランジスタＱ２がオンしているので、出力端子ＯＵＴは低インピーダンスでＬレベルに維持される。
以上、第１段目の単位シフトレジスタＳＲ1の動作を説明したが、図２のゲート線駆動回路３０では、２段目以降の単位シフトレジスタＳＲおよびダミー段ＳＲＤもこれと同様に動作する。
つまり２段目以降の単位シフトレジスタＳＲkは、前段の出力信号Ｇk-1の活性化に応じてセット状態になり、そのときクロック端子ＣＫに入力されるクロック信号の活性化に応じて自己の出力信号Ｇkを活性化させ、その後、次段の出力信号Ｇk+1の活性化に応じてリセット状態に戻り出力信号ＧkをＬレベルに維持する。なお、最後段の単位シフトレジスタＳＲnは、ダミー段ＳＲＤの出力信号ＧＤによってリセット状態にされ、ダミー段ＳＲＤはクロック信号／ＣＬＫによってリセット状態にされる。
よってゲート線駆動回路３０においては、単位シフトレジスタＳＲ1に入力されるスタートパルスＳＴの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3…が順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順番に駆動することができる。
以上のように、本実施の形態に係る単位シフトレジスタＳＲは、初期リセット信号ＩＲＳＴに応じて自己をリセット状態にする初期化動作を行うことができるので、通常動作の開始前にクロック信号ＣＬＫ，／ＣＬＫが活性化しても、複数のトランジスタＱ１を通して過大な電流が流れることはない。
また単位シフトレジスタＳＲの初期リセットは、通常動作時ではノードＮ２の放電を行うトランジスタＱ７に、逆にノードＮ２の充電を行わせることで実行される。そのため、特許文献２の図７と比較して、初期化動作のために新たなトランジスタが設けられていない。そのためトランジスタＱ１のゲートが接続するノードＮ１の寄生容量は、従来の単位シフトレジスタと同程度である。よって出力信号Ｇの活性化時におけるノードＮ１の昇圧効果の低減を伴わず、トランジスタＱ１のオン抵抗の上昇は防止されている。従って、出力信号Ｇの立ち上がり速度（出力端子ＯＵＴの充電速度）の低下は伴わない。
なお、ハイ側電源電位ＶＤＤ１，ＶＤＤ２は互いに異なる値でもよいため、図３では第２電源端子Ｓ２と第３電源端子Ｓ３とを個別に示したが、両者の電位は同じでもよい。よって、例えばトランジスタＱ３，Ｑ６のドレインを共に第２電源端子Ｓ２（あるいは第３電源端子Ｓ３）に接続させてもよい。このことは以下の実施の形態およびその変更例についても同様である。
スタートパルスＳＴおよびクロック信号ＣＬＫ，／ＣＬＫは、図５の例のように、少なくとも単位シフトレジスタＳＲの初期化動作が完了するまで、すなわち電源が投入（時刻ｔ0）から初期リセット端子ＩＲの活性期間の終わり（時刻ｔ2）までは、非活性レベルに維持されることが好ましい。そうすることにより、初期化動作前の不安定状態にある単位シフトレジスタＳＲの誤動作の発生や、トランジスタＱ１を電流が流れることを防止することができる。
また上の説明では、初期リセット信号ＩＲＳＴの活性期間（図５の時刻ｔ1〜ｔ2）は、スタートパルスＳＴの活性期間（時刻ｔ3〜時刻ｔ4）よりも前とし、両期間は重複しないものとした。しかし、例えば初期リセット信号ＩＲＳＴをスタートパルスＳＴと同時に活性化させるなど、両者の活性期間を重複させてもよい。
但し図２のゲート線駆動回路３０のままでは、その重複期間に、第１段目の単位シフトレジスタＳＲ1においてトランジスタＱ３とトランジスタＱ５が共にオンになり、それを通して貫通電流が流れる。従って初期リセット信号ＩＲＳＴとスタートパルスＳＴの活性期間を重複させる場合には、単位シフトレジスタＳＲ1は初期化動作を行わないことが好ましい。つまり単位シフトレジスタＳＲ1に限り、トランジスタＱ７のソースを第１電源端子Ｓ１に接続させてＬレベルに固定することが好ましい。このことは後述する実施の形態２においても同様であり、図１１を用いて説明される。
［第１の変更例］
図６は、実施の形態１の第１の変更例に係る単位シフトレジスタの回路図である。図６の単位シフトレジスタＳＲkは、図３の回路に対し、トランジスタＱ３のドレインに前段の出力信号Ｇk-1を供給させたものである。つまり本変更例では、トランジスタＱ３は入力端子ＩＮ（前段の出力端子ＯＵＴ）とノードＮ１との間にダイオード接続される。
第３電源端子Ｓ３およびそれに電位ＶＤＤ２を供給するための配線が不要になるため、回路面積の縮小に寄与できると共に、回路のレイアウト設計が容易になるという利点がある。
［第２の変更例］
図７は、実施の形態１の第２の変更例に係る単位シフトレジスタの回路図である。図７の単位シフトレジスタＳＲkは、図３の回路に対し、プルダウン駆動回路部２１にトランジスタＱ８，Ｑ９で構成されるプッシュプル型のバッファ回路を設けたものである。
トランジスタＱ６，Ｑ７から成るインバータの出力信号（ノードＮ２の信号）は、当該バッファ回路を介してトランジスタＱ２，Ｑ５のゲートに供給される。本変更例では、トランジスタＱ２，Ｑ５のゲートが接続するノードを「ノードＮ２Ａ」と定義する。
トランジスタＱ８，Ｑ９で構成されるバッファ回路は、ノードＮ２を入力端、ノードＮ２Ａを出力端としている。トランジスタＱ８は、ノードＮ２Ａを活性化させる素子（プッシュ素子）であり、ノードＮ２に接続したゲートを有し、ノードＮ２Ａと第２電源端子Ｓ２との間に接続する。トランジスタＱ９は、ノードＮ２を非活性化させる素子（プル素子）であり、ノードＮ２Ａと第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続される。つまりトランジスタＱ８のゲートはインバータの出力端に接続し、トランジスタＱ９のゲートは当該インバータの入力端に接続している。よってトランジスタＱ８，Ｑ９から成るバッファ回路はプッシュプル動作する。従って当該バッファ回路はレシオレス回路となり、高い駆動能力を得ることができる。
トランジスタＱ６，Ｑ７から成るインバータはレシオ回路であるためその駆動能力を高くすると消費電力の増大を招く。しかし図７の単位シフトレジスタＳＲkでは、上記のバッファ回路が設けられているため、インバータの消費電力を低く抑えつつ、プルダウン駆動回路部２１の出力信号の駆動能力を高めてノードＮ２Ａに供給することが可能になる。逆に言えば、プルダウン駆動回路部２１の駆動能力を一定に維持しつつ、単位シフトレジスタＳＲkの消費電力の削減に寄与できる。
［第３の変更例］
図３の単位シフトレジスタＳＲkでは、通常動作時、前段の出力信号Ｇk-1（またはスタートパルスＳＴ）が活性化されてトランジスタＱ３がノードＮ１を充電し始めた時点では、トランジスタＱ５はオン状態である。トランジスタＱ５は、ノードＮ１の充電が進んでトランジスタＱ７がオフになり、応じてノードＮ２がＨレベルになったときにオフになる。トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく設定されてはいるが、このようにトランジスタＱ５がオンするタイミングが遅れることはノードＮ１の充電速度が遅くなる原因となり、単位シフトレジスタＳＲの動作の高速化の妨げとなり得る。
図８は、実施の形態１の第３の変更例に係る単位シフトレジスタの回路図である。図８の単位シフトレジスタＳＲkは、図３の回路に対し、プルダウン駆動回路部２１にトランジスタＱ１０を設けたものである。トランジスタＱ１０は、入力端子ＩＮに接続したゲートを有し、ノードＮ２と初期リセット端子ＩＲとの間に接続される。
この単位シフトレジスタＳＲkにおいては、前段の出力信号Ｇk-1が活性化された時点で、トランジスタＱ１０がオンになってノードＮ２をＬレベルになり、応じてトランジスタＱ５がオフになる。つまりトランジスタＱ５は、トランジスタＱ３がノードＮ１の充電を開始するのとほぼ同時にオフになる。よって図３の回路よりも、ノードＮ１の充電速度が高速化され、単位シフトレジスタＳＲの動作の高速化を図ることができる。
なお、トランジスタＱ１０は、ソースが初期リセット信号ＩＲＳＴに接続されているため、トランジスタＱ７と同様に初期化動作を行うことになる。電源投入時には、前段の出力信号Ｇk-1のレベル、即ちトランジスタＱ１０のゲート電位は不安定であるが、トランジスタＱ１０によって初期化動作が妨げられることはない。
＜実施の形態２＞
実施の形態１においては、単位シフトレジスタＳＲに初期化動作を行わせるための特別な信号である初期リセット信号ＩＲＳＴを用いたが、この信号は、通常動作でも用いられるスタートパルスＳＴを代用することもできる。
図９は、実施の形態２に係るゲート線駆動回路３０の構成を示す図である。本実施の形態では、単位シフトレジスタＳＲ1を除く単位シフトレジスタＳＲ2〜ＳＲnおよびダミー段ＳＲＤの初期リセット端子ＩＲには、スタート信号発生器３２が生成するスタートパルスＳＴが入力される（本実施の形態の単位シフトレジスタＳＲ1は初期リセット端子ＩＲを有さない）。初期リセット信号ＩＲＳＴを用いないため、初期リセット信号発生器３３が不要になり、コストの削減を図ることができる。
図１０は、本実施の形態に係る単位シフトレジスタＳＲk（単位シフトレジスタＳＲ1を除く）の回路図である。同図の如く、当該単位シフトレジスタＳＲkは、図３と同じ回路構成であり、初期リセット端子ＩＲにスタートパルスＳＴが入力されている点だけが異なっている。
また図１１は、本実施の形態における第１段目の単位シフトレジスタＳＲ1の回路図である。単位シフトレジスタＳＲ1も、図３とほぼ同じ構成であるが、初期リセット端子ＩＲを有しておらず、トランジスタＱ７のソースは第１電源端子Ｓ１に接続されている。つまり単位シフトレジスタＳＲ1は、上記の特許文献２の図７と同じ構成である。
仮に、単位シフトレジスタＳＲ1も図１０の回路構成とすると、スタートパルスＳＴがＨレベルになったときに、第１段目の単位シフトレジスタＳＲ1においてトランジスタＱ３とトランジスタＱ５が共にオンになり、それを通して貫通電流が流れる。それを防止するために、本実施の形態では単位シフトレジスタＳＲ1のみ図１１の構成としているのである。
本実施の形態に係るゲート線駆動回路３０の動作は、第１段目の単位シフトレジスタＳＲ1において初期化動作が行われないことを除いて、実施の形態１と同様である。
但し、本実施の形態では次の点に留意すべきである。通常、スタートパルスＳＴのパルス幅は、ゲート線駆動回路３０を構成するシフトレジスタの動作速度によって規定される。例えば、表示装置の高解像度化のために動作の高速化が必要となると、そのパルス幅は狭く設定される。しかしそうなると、本実施の形態の単位シフトレジスタＳＲが初期化動作を行うための時間を充分に確保できなくなることが考えられる。
この問題の対策としては、図１２のように、初期化動作（初期リセット）のためのスタートパルスＳＴ（電源投入から最初のパルス）のパルス幅だけを、以降の通常動作時のスタートパルスＳＴよりも広く設定するとよい。
また本実施の形態において、クロック信号ＣＬＫ，／ＣＬＫは、少なくとも単位シフトレジスタＳＲの初期化動作が完了するまで、すなわち電源投入から最初のスタートパルスＳＴの活性期間の終わりまでは、非活性レベルに維持されることが好ましい。それにより初期化動作前の不安定状態にある単位シフトレジスタＳＲにおいて、誤動作の発生や、トランジスタＱ１を電流が流れることを防止することができる。
なお、実施の形態１で示した各変更例の回路（図６〜図８）も、本実施の形態に適用可能である。
＜実施の形態３＞
本実施の形態では、実施の形態１を、信号のシフト方向を変更可能なシフトレジスタに適用する。そのようなシフトレジスタを用いて構成されたゲート線駆動回路３０は、双方向の走査が可能である。
図１３は、本実施の形態に係るゲート線駆動回路３０の構成を示す図である。当該ゲート線駆動回路３０は、双方向のシフトが可能な単位シフトレジスタＳＲにより構成されている。
この場合、スタート信号発生器３２は、シフトレジスタでは２種類のスタート信号ＳＴｎ、ＳＴｒを生成する。単位シフトレジスタＳＲ1に入力されるスタート信号Ｔｎは、前段から後段への向き（順方向）すなわち単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の順に信号をシフトする場合のスタート信号（順方向スタート信号）である。また単位シフトレジスタＳＲnに入力されるスタート信号Ｔｒは、後段から前段への向き（逆方向）すなわち単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，…の順に信号をシフトする場合のスタート信号（逆方向スタート信号）である。
図１４は、本実施の形態に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路とほぼ同様の構成を有しているが、プルアップ駆動回路部２２の構成が異なっている。
当該単位シフトレジスタＳＲkのプルアップ駆動回路部２２は、前段の出力信号Ｇk-1を受ける第１入力端子ＩＮ１と、次段の出力信号Ｇk+1を受ける第２入力端子ＩＮ２と、所定の第１および第２電圧信号Ｖｎ，Ｖｒがそれぞれ供給される第１および第２電圧信号端子Ｔ１，Ｔ２とを備えている。
トランジスタＱ３は、第１電圧信号端子Ｔ１とノードＮ１との間に接続し、ゲートは第１入力端子ＩＮ１に接続される。トランジスタＱ４は、第２電圧信号端子Ｔ２とノードＮ１との間に接続し、そのゲートは第２入力端子ＩＮ２に接続される。
ここで、第１および第２電圧信号Ｖｎ，Ｖｒは、信号のシフト方向（走査方向）を決定するための制御信号である。単位シフトレジスタＳＲkに、順方向シフトの動作を行わせる場合、第１電圧信号ＶｎはＨレベル、第２電圧信号ＶｒはＬレベルに設定される。また逆方向シフトの動作を行わせる場合には、第１電圧信号ＶｎはＬレベル、第２電圧信号ＶｒはＨレベルに設定される。
第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルの場合、図１４の単位シフトレジスタＳＲkは、図３の回路と等価になるので順方向シフトが可能になる。一方、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルの場合は、図１４の単位シフトレジスタＳＲkにおいて、トランジスタＱ３，Ｑ４の機能が図３の回路とは逆になる。つまりトランジスタＱ４がノードＮ１を充電するように機能し、トランジスタＱ３がノードＮ１を放電するように機能する。その結果、逆方向シフトが可能になる。
図１３の如く、本実施のゲート線駆動回路３０には、最後段の単位シフトレジスタＳＲnのさらに次段にダミー段ＳＲＤｎが設けられると共に、第１段目の単位シフトレジスタＳＲ1のさらに前段にダミー段ＳＲＤｒが設けられている。ダミー段ＳＲＤｎの出力信号ＧＤｎは、順方向シフト時に単位シフトレジスタＳＲnをリセット状態に戻すのに用いられ、ダミー段ＳＲＤｒの出力信号ＧＤｒは、順方向シフト時に単位シフトレジスタＳＲ1をリセット状態に戻すのに用いられる。
但し、第１段目の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１には、順方向スタート信号ＳＴｎが入力され、最後段の単位シフトレジスタＳＲnの第２入力端子ＩＮ２には逆方向スタート信号ＳＴｒが入力されるため、単位シフトレジスタＳＲ1，ＳＲnには、それぞれダミー段ＳＲＤｒ，ＳＲＤｎの出力信号ＧＤｒ，ＧＤｎを受けるためのリセット端子ＲＳＴが設けられている。図示は省略するが、単位シフトレジスタＳＲ1，ＳＲnは、リセット端子ＲＳＴの信号が活性化されると、ノードＮ１が充電あるいはノードＮ２が放電されてリセット状態に成るように構成されている。
なお、実施の形態１で示した第２および第３の変更例（図７，図８）のプルダウン駆動回路部２１は、本実施の形態にも適用可能である。
また本実施の形態においては、初期リセット信号ＩＲＳＴと逆方向スタート信号ＳＴｎまたは逆方向スタート信号ＳＴｒの活性期間が重複する場合には、単位シフトレジスタＳＲ1，ＳＲnにおける貫通電流が生じる。よってその場合には、単位シフトレジスタＳＲ1，ＳＲnでは、初期化動作が行われないように、トランジスタＱ７のソースを第１電源端子Ｓ１に接続させてＬレベルに固定することが好ましい。
＜実施の形態４＞
本実施の形態では、実施の形態２を、双方向シフトが可能なシフトレジスタに適用する。つまり実施の形態３における初期リセット信号ＩＲＳＴを、順方向スタート信号ＳＴｎで代用する。
図１５は、実施の形態４に係るゲート線駆動回路３０の構成を示す図である。本実施の形態では、単位シフトレジスタＳＲ1，ＳＲnを除く単位シフトレジスタＳＲ2〜ＳＲn-1およびダミー段ＳＲＤの初期リセット端子ＩＲには、順方向スタート信号ＳＴｎが入力される。
図１６は、本実施の形態に係る単位シフトレジスタＳＲk（単位シフトレジスタＳＲ1，ＳＲnを除く）の回路図である。当該単位シフトレジスタＳＲkは、図１４と同じ構成の回路であるが、初期リセット端子ＩＲには順方向スタート信号ＳＴｎが入力される。
なお本実施の形態でも、第１段目および最後段の単位シフトレジスタＳＲ1，ＳＲnにおいては、貫通電流が流れるのを防止するために、初期化動作を行わない。よって単位シフトレジスタＳＲ1，ＳＲnにおいては、図１６の回路のトランジスタＱ７のソースは第１電源端子Ｓ１に接続される。
図１７および図１８は、本実施の形態のゲート線駆動回路３０の動作を説明するための信号波形図であり、図１７は順方向シフト時の動作、図１８は逆方向シフト時の動作をそれぞれ示している。
本実施の形態では、単位シフトレジスタＳＲkの初期化動作を行う際には、順方向スタート信号ＳＴｎが活性レベル（Ｈレベル）にされる。例えば順方向シフトの場合には、図１７の如く、電源投入後に、初期リセット用のパルスとして順方向スタート信号ＳＴｎがＨレベルになる。これにより、単位シフトレジスタＳＲkのノードＮ２は、トランジスタＱ６，Ｑ７により充電されてＨレベルになり、その結果、当該単位シフトレジスタＳＲkはリセット状態に初期化（初期リセット）される。一定期間後、順方向スタート信号ＳＴｎがＬレベルに戻るが、トランジスタＱ５，Ｑ６，Ｑ７ｒ，Ｑ７ｎより構成されるハーフラッチ回路が、ノードＮ１，Ｎ２のレベルを保持する。
そしてその後、通常動作のスタートパルスとして順方向スタート信号ＳＴｎが活性化されると、ゲート線駆動回路３０は順方向シフトの通常動作を行う。順方向シフトの通常動作では、順方向スタート信号ＳＴｎは１フレーム期間ごとに活性化されるが、逆方向スタート信号ＳＴｒはＬレベルに固定される。
逆方向シフトの場合も、図１８の如く、電源投入後に、初期リセット用パルスとして順方向スタート信号ＳＴｎが一定期間Ｈレベルになる。但し、それに続いて行われる通常動作では、逆方向スタート信号ＳＴｒが１フレーム期間ごとに活性化され、順方向スタート信号ＳＴｎはＬレベルに固定される。
本実施の形態では、初期リセット信号ＩＲＳＴを順方向スタート信号ＳＴｎで代用する例を示したが、逆方向スタート信号ＳＴｒで代用してもよい。その場合、図１６の初期リセット端子ＩＲに、逆方向スタート信号ＳＴｒが供給される。
この場合の順方向シフトでは、電源投入後に、初期リセット用のパルスとして逆方向スタート信号ＳＴｒが一定期間Ｈレベルにされ、単位シフトレジスタＳＲkがリセット状態に初期化される。そしてその後、通常動作のスタートパルスとして順方向スタート信号ＳＴｎが１フレーム期間ごとに活性化され、ゲート線駆動回路３０は順方向シフトの通常動作を行う。順方向シフトの通常動作では、逆方向スタート信号ＳＴｒはＬレベルに固定される。
また逆方向シフトでも、電源投入後に、初期リセット用のパルスとして逆方向スタート信号ＳＴｒが一定期間Ｈレベルにされ、単位シフトレジスタＳＲkがリセット状態に初期化される。但しその後は、通常動作のスタートパルスとして逆方向スタート信号ＳＴｒが１フレーム期間ごとに活性化され、ゲート線駆動回路３０は逆方向シフトの通常動作を行う。逆方向シフトの通常動作では、順方向スタート信号ＳＴｎはＬレベルに固定される。
実施の形態１で示した第２および第３の変更例（図７，図８）は本実施の形態にも適用可能である。
＜実施の形態５＞
実施の形態１の単位シフトレジスタＳＲkは、自己の出力信号Ｇkを活性化させた後、次段の出力信号Ｇk+1の活性化に応じてリセット状態に戻るように構成されていたが、本実施の形態では、本発明を、外部から信号を必要とせずに自らリセット状態に戻ることができる単位シフトレジスタに適用する。
図１９は、実施の形態５に係るゲート線駆動回路３０の構成を示す図である。本実施の形態の単位シフトレジスタＳＲのそれぞれは、自らリセット状態に戻ることができるため、後段の出力信号Ｇを受ける必要が無い。そのため回路のレイアウト設計が容易になる。また最後段の単位シフトレジスタＳＲnをリセット状態に戻すためのダミー段ＳＲＤも不要である。
図２０は、実施の形態５に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３に対し、トランジスタＱ４が省略されている。またプルダウン駆動回路部２１（トランジスタＱ６，Ｑ７から成るインバータ）の入力端は、ノードＮ１ではなく、出力端子ＯＵＴに接続される。さらに、ノードＮ２と初期リセット端子ＩＲとの間に接続し、ゲートが入力端子ＩＮに接続されたトランジスタＱ１０が設けられている。
図２１は、実施の形態５に係る単位シフトレジスタＳＲkの動作を示す信号波形図である。同図を用いて図２０の単位シフトレジスタＳＲkの動作を説明する。ここでは、クロック信号ＣＬＫ，／ＣＬＫの活性期間同士の間には、間隔が設けられていないものとする。即ち、クロック信号ＣＬＫの立ち上がりとクロック信号／ＣＬＫの立ち下がりは同時であり、クロック信号ＣＬＫの立ち下がりとクロック信号／ＣＬＫの立ち上がりは同時であると仮定する。
時刻ｔ0で電源が投入されると、実施の形態１と同様に、その直後の時刻ｔ１で初期リセット信号ＩＲＳＴがＨレベルになる。これによりノードＮ２は、トランジスタＱ７を通して充電されてＨレベルに初期化され、応じてトランジスタＱ５がオンするためノードＮ１はＬレベルに初期化される。よってトランジスタＱ１がオフ、トランジスタＱ２がオンになり出力端子ＯＵＴはＬレベルになる。即ち単位シフトレジスタＳＲkはリセット状態に初期化される。
時刻ｔ2で、初期リセット信号ＩＲＳＴはＬレベルになるが、ここではトランジスタＱ２，Ｑ６，Ｑ７から成るハーフラッチ回路によりノードＮ２はＨレベルに維持され、トランジスタＱ５がオンに維持されるのでノードＮ１はＬレベルに維持される。よって単位シフトレジスタＳＲkのリセット状態は維持される。
続いて通常動作（信号のシフト動作）が開始され、時刻ｔ3で前段の出力信号Ｇk-1が活性化されたとする。すると単位シフトレジスタＳＲkでは、トランジスタＱ３，Ｑ１０がオンになる。トランジスタＱ１０はトランジスタＱ６よりもオン抵抗が充分低く設定されており、ノードＮ２はＬレベルになる。またトランジスタＱ３がオンになるため、ノードＮ１はＨレベルに充電される。
そして時刻ｔ4で、前段の出力信号Ｇk-1がＬレベルになると同時にクロック信号ＣＬＫがＨレベルになる。すると出力端子ＯＵＴがトランジスタＱ１を通して充電され、出力信号ＧkがＨレベルになる。このときトランジスタＱ１０がオフになるが、代わってトランジスタＱ７がオンになるためノードＮ２のＬレベルは維持される。よってトランジスタＱ２はオフに維持されるので、トランジスタＱ１，Ｑ２に貫通電流が流れることなく、出力端子ＯＵＴ（出力信号Ｇk）は電位ＶＤＤのＨレベルになる。
時刻ｔ5でクロック信号ＣＬＫがＬレベルになると、出力端子ＯＵＴがトランジスタＱ１を通して放電され、出力信号Ｇkのレベルが低下する。出力信号Ｇkのレベルが充分に低下すると、トランジスタＱ７がオフになるのでノードＮ２のレベルは上昇し、応じてトランジスタＱ５，Ｑ２がオンになる。それによりノードＮ１はＬレベルに変化し、応じてトランジスタＱ１がオフになる。つまり単位シフトレジスタＳＲkは、リセット状態となる。このように当該単位シフトレジスタＳＲkは、外部から信号を受けることなく、自らリセット状態に戻ることができる。
時刻ｔ5での動作から分かるように、当該単位シフトレジスタＳＲkでは、出力信号Ｇkの立ち下がり時には、当該出力信号Ｇkのレベルが充分に下がった後に、トランジスタＱ１がオフになる。
仮に、トランジスタＱ１が出力信号Ｇkのレベルが充分に下がるのを待たずにオフし始めると、出力信号Ｇkの立ち下がり速度が低下する問題が生じる。トランジスタＱ２のオン抵抗を十分に小さくすればこの問題を解決できるが、トランジスタＱ２のゲート幅を広くする必要があるため、回路の形成面積が増加するという別の問題が生じる。本実施の形態の単位シフトレジスタＳＲkでは、これらの問題を伴わない。
また図３の回路と比較して、ノードＮ１に接続されるトランジスタの数が少なくなるので、ノードＮ１の寄生容量が小さくなる。よって、出力信号Ｇkの活性化時に、ノードＮ１が大きく昇圧されるようになり、トランジスタＱ１の駆動能力が向上する。よって、出力信号Ｇkの立ち上がり速度も高速化される。
なお、図１９のゲート線駆動回路３０の構成では、各単位シフトレジスタＳＲkに次段の出力信号Ｇk+1が入力されないため、そのままでは逆方向シフトはできない。但し、各単位シフトレジスタＳＲkの入力端子ＩＮに入力される信号を、前段の出力信号Ｇk-1から次段の出力信号Ｇk+1に切り換えるスイッチを設ければ、逆方向シフトも可能になり、実施の形態３，４のような双方向シフトが可能になる。
［第１の変更例］
図２２は、実施の形態５の第１の変更例に係る単位シフトレジスタの回路図である。図２２の単位シフトレジスタＳＲkは、図２０の回路に対し、トランジスタＱ３のドレインに前段の出力信号Ｇk-1を供給させたものである。
第３電源端子Ｓ３およびそれに電位ＶＤＤ２を供給するための配線が不要になるため、回路面積の縮小に寄与できると共に、回路のレイアウト設計が容易になるという利点がある。
［第２の変更例］
図２３は、実施の形態５の第２の変更例に係る単位シフトレジスタの回路図である。図２３の単位シフトレジスタＳＲkは、図２０の回路に対し、プルダウン駆動回路部２１にトランジスタＱ８，Ｑ９で構成されるプッシュプル型のバッファ回路、および入力端子ＩＮの信号の活性化に応じて当該バッファ回路の出力を非活性化するトランジスタＱ１１を設けたものである。トランジスタＱ６，Ｑ７から成るインバータの出力信号（ノードＮ２の信号）は、当該バッファ回路を介してトランジスタＱ２，Ｑ５のゲートに供給される。本変更例では、トランジスタＱ２，Ｑ５のゲートが接続するノードを「ノードＮ２Ａ」と定義する。
トランジスタＱ８，Ｑ９で構成されるバッファ回路は、ノードＮ２を入力端、ノードＮ２Ａを出力端としている。トランジスタＱ８は、ノードＮ２に接続したゲートを有し、ノードＮ２Ａと第２電源端子Ｓ２との間に接続する。トランジスタＱ９は、ノードＮ２Ａと第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続される。つまりトランジスタＱ８はインバータの出力端に接続され、トランジスタＱ９のゲートは当該インバータの入力端に接続されている。よってトランジスタＱ８，Ｑ９から成るバッファ回路はプッシュプル動作する。従って当該バッファ回路はレシオレス回路となり、高い駆動能力を得ることができる。
またトランジスタＱ１１は、ノードＮ２Ａと初期リセット端子ＩＲとの間に接続し、ゲートが入力端子ＩＮに接続されている。トランジスタＱ１１は、前段の出力信号Ｇk-1に応じてトランジスタＱ１０がノードＮ２をＬレベルにするときに、上記バッファ回路の出力をＬレベルにする。なお、このときトランジスタＱ８，Ｑ９は共にオフになっており、トランジスタＱ８、Ｑ９，Ｑ１１を通して貫通電流は生じない。
トランジスタＱ６，Ｑ７から成るインバータはレシオ回路であるためその駆動能力を高くすると消費電力の増大を招く。しかし図７の単位シフトレジスタＳＲkでは、上記のバッファ回路が設けられているため、インバータの消費電力を低く抑えつつ、プルダウン駆動回路部２１の出力信号の駆動能力を高めてノードＮ２Ａに供給することが可能になる。逆に言えば、プルダウン駆動回路部２１の駆動能力を一定に維持しつつ、単位シフトレジスタＳＲkの消費電力の削減に寄与できる。
［第３の変更例］
実施の形態５における上記の各変更例では、クロック信号ＣＬＫ，／ＣＬＫのレベル変化が同時に起こるものと仮定したが、実際の表示装置等では、クロック信号ＣＬＫの活性期間とクロック信号／ＣＬＫの活性期間との間に間隔が設けられている場合がある。その場合、図２０の単位シフトレジスタＳＲkでは、前段の出力信号Ｇk-1の立ち下がりと当該単位シフトレジスタＳＲkの出力信号Ｇkの立ち上がりとの間に間隔ができる。その間はトランジスタＱ７，Ｑ１０が共にオフになるので、ノードＮ２のレベルが上昇してトランジスタＱ５の抵抗値が下がり、ノードＮ１が放電されてそのＨレベルの電位が下がる。そうなるとトランジスタＱ１のオン抵抗が高くなり、出力信号Ｇkの立ち上がり及び立ち下がり速度が低下するため、動作の高速化の妨げとなる。本変更例では、その対策を施した単位シフトレジスタを提案する。
図２４は、実施の形態５の第３の変更例に係る単位シフトレジスタの回路図である。図２４の単位シフトレジスタＳＲkは、図２０の回路に対し、トランジスタＱ１０のゲートに接続するトランジスタＱ１２，Ｑ１３，Ｑ１４から成る回路を設けたものである。
トランジスタＱ１０のゲートが接続するノードを「ノードＮ３」と定義すると、トランジスタＱ１２は、入力端子ＩＮに接続したゲートを有し、第２電源端子Ｓ２とノードＮ３との間に接続される。トランジスタＱ１３，Ｑ１４は、共にノードＮ３と第１電源端子Ｓ１との間に接続するが、トランジスタＱ１３のゲートは出力端子ＯＵＴに接続され、トランジスタＱ１４のゲートはノードＮ２に接続される。
ノードＮ３は、前段の出力信号Ｇk-1がＨレベルになるとトランジスタＱ１２を通して充電されＨレベルになる。応じてトランジスタＱ１０がオンしてノードＮ２がＬレベルになり、トランジスタＱ１４がオフになる。またこのとき出力信号ＧkはＬレベルなのでトランジスタＱ１３もオフである。よって前段の出力信号Ｇk-1がＬレベルに戻りトランジスタＱ１２がオフになっても、ノードＮ３は高インピーダンス状態（フローティング状態）でＨレベルに維持され、トランジスタＱ１０はオン状態に維持される。従って、前段の出力信号Ｇk-1の立ち下がりと当該単位シフトレジスタＳＲkの出力信号Ｇkの立ち上がりとの間に間隔があっても、その間ノードＮ２はＬレベルに維持される。
その後出力信号ＧkがＨレベルになると、トランジスタＱ１３がオンになってノードＮ３はＬレベルになる。応じてトランジスタＱ１０がオフになるが、代わってトランジスタＱ７がオンになるためノードＮ２のＬレベルは維持される。
このようにトランジスタＱ１２，Ｑ１３，Ｑ１４から成る回路は、前段の出力信号Ｇk-1の立ち上がりから出力信号Ｇkの立ち上がりまでの間、トランジスタＱ１０をオン状態に維持させるように機能する。そのため、前段の出力信号Ｇk-1の立ち下がりと当該単位シフトレジスタＳＲkの出力信号Ｇkの立ち上がりとの間に間隔がある場合でも、上記の問題は生じない。
実施の形態１の第１の変更例（図６）のように、トランジスタＱ３，Ｑ６のドレインに前段の出力信号Ｇk-1を供給させてもよい。つまりトランジスタＱ３を入力端子ＩＮとノードＮ１との間にダイオード接続させると共に、トランジスタＱ５を入力端子ＩＮとノードＮ３との間にダイオード接続させてもよい。それにより、第３電源端子Ｓ３およびそれに電位ＶＤＤ２を供給するための配線が不要になるため、回路面積の縮小に寄与できると共に、回路のレイアウト設計が容易になる。
また本変更例に係る単位シフトレジスタＳＲkにも、図２３と同様のトランジスタＱ８，Ｑ９から成るバッファ回路および当該バッファ回路の出力を非活性化するトランジスタＱ１１を設けることもできる。その場合、トランジスタＱ１１のゲートもノードＮ３に接続される。
＜実施の形態６＞
図２５は、実施の形態６に係る単位シフトレジスタの回路図である。当該単位シフトレジスタＳＲkは、本発明を上記の特許文献３の図７の単位シフトレジスタに適用したものである。
図２５から分かるように、当該単位シフトレジスタＳＲkは、図６の回路に対し、プルダウン駆動回路２１（インバータ）の負荷素子として、ノードＮ２とクロック端子ＣＫとの間に接続された容量素子Ｃ２を用いたものである。つまり、プルダウン駆動回路部２１は、クロック端子ＣＫに供給されるクロック信号が電源として供給される、容量性負荷型のインバータを構成している。なお、トランジスタＱ３のソースは、図３と同様に第２電源端子Ｓ２に接続させてもよい。
当該単位シフトレジスタＳＲkにおいて、電源投入時にノードＮ１がＨレベルになったと仮定する。このとき初期リセット信号ＩＲＳＴが活性化されると、トランジスタＱ７がオンになり、ノードＮ２のレベルが上昇し、Ｈレベルに初期化される。これによりトランジスタＱ５がオンになり、ノードＮ１は放電されてＬレベルに初期化される。つまり当該単位シフトレジスタＳＲkは、実施の形態１と同様に、初期リセット信号ＩＲＳＴの活性化に応じてリセット状態に初期化される。
本実施の形態の単位シフトレジスタＳＲkは、実施の形態２に対しても適用可能である。つまり初期リセット信号ＩＲＳＴに代えて、スタート信号ＳＴを用いてもよい。但し、実施の形態２でも説明したように、その場合には貫通電流の発生を防止するために、第１段目の単位シフトレジスタＳＲ1については、初期化動作を行わない（トランジスタＱ７のドレインを第１電源端子Ｓ１に接続させる）ことが好ましい。
［変更例］
図２５の回路において、初期リセット信号ＩＲＳＴがＨレベルになるとトランジスタＱ７がノードＮ２を充電するが、ノードＮ２のレベルが上昇するに従い、トランジスタＱ５がオンになりノードＮ１のレベルが低下するため、トランジスタＱ７はオフ状態へと向かう。
例えば図３の回路であれば、トランジスタＱ７がオフになった後もノードＮ２はトランジスタＱ６を通して充電され続けるが、図２５の回路ではトランジスタＱ７がオフになった時点でノードＮ２のレベル上昇は停止する。そのため図２５の回路では、ノードＮ２はＶＤＤ−Ｖｔｈよりも低い電位のＨレベルに初期化される。そのため図３の回路と比較して、初期化動作時のトランジスタＱ５のオン抵抗が高くなり、ノードＮ１をＬレベル（ＶＳＳ）に初期化するための放電に一定の時間がかかる。その結果、初期化に要する時間が長くなるという問題が生じる。
図２６は、実施の形態６の変更例に係る単位シフトレジスタであり、この問題の対策が施されている。当該単位シフトレジスタＳＲkは、図２５の回路に対し、初期リセット端子ＩＲとノードＮ２との間に、初期リセット端子ＩＲに接続したゲートを有するトランジスタＱ１５を接続させたものである（即ちトランジスタＱ１５は、初期リセット端子ＩＲとノードＮ２との間にダイオード接続されている）。
トランジスタＱ１５は、初期リセット信号ＩＲＳＴがＨレベルの間、オン状態を維持する。よってノードＮ１のレベル上昇に応じてトランジスタＱ７がオフした後も、ノードＮ２はトランジスタＱ１５を通して充電されることとなる。よってノードＮ２は、電位ＶＤＤ−ＶｔｈのＨレベルに初期化される。従って、トランジスタＱ５は、図３の場合と同等の速度でノードＮ１を放電することができ、上記の問題は解決される。
なお、シフトレジスタの通常動作時には、初期リセット信号ＩＲＳＴはＬレベルに固定されるので、トランジスタＱ１５はオフに維持される。よってトランジスタＱ１５は、単位シフトレジスタＳＲkの通常動作には影響を与えない。
実施の形態１に係るに係る表示装置の構成を示す概略ブロック図である。 実施の形態１に係るゲート線駆動回路の構成を示す図である。 実施の形態１に係る単位シフトレジスタの回路図である。 実施の形態１に係るゲート線駆動回路のダミー段を示す図である。 実施の形態１に係る単位シフトレジスタの動作を説明するための信号波形図である。 実施の形態１の第１の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第２の変更例に係る単位シフトレジスタの回路図である。 実施の形態１の第３の変更例に係る単位シフトレジスタの回路図である。 実施の形態２に係るゲート線駆動回路の構成を示す図である。 実施の形態２に係る単位シフトレジスタの回路図である。 実施の形態２に係るゲート線駆動回路の第１段目を示す図である。 実施の形態２における問題点を解決するためのスタートパルスの波形図である。 実施の形態３に係るゲート線駆動回路の構成を示す図である。 実施の形態３に係る単位シフトレジスタの回路図である。 実施の形態４に係るゲート線駆動回路の構成を示す図である。 実施の形態４に係る単位シフトレジスタの回路図である。 実施の形態４における順方向シフト時のスタートパルスの波形図である。 実施の形態４における逆方向シフト時のスタートパルスの波形図である。 実施の形態５に係るゲート線駆動回路の構成を示す図である。 実施の形態５に係る単位シフトレジスタの回路図である。 実施の形態５に係る単位シフトレジスタの動作を説明するための信号波形図である。 実施の形態５の第１の変更例に係る単位シフトレジスタの回路図である。 実施の形態５の第２の変更例に係る単位シフトレジスタの回路図である。 実施の形態５の第３の変更例に係る単位シフトレジスタの回路図である。 実施の形態６に係る単位シフトレジスタの回路図である。 実施の形態６の変更例に係る単位シフトレジスタの回路図である。
符号の説明
３０ ゲート線駆動回路、３１ クロック信号発生器、３２ スタート信号発生器、３３ 初期リセット信号発生器、ＳＲ 単位シフトレジスタ、ＧＬ ゲート線、２０ 出力回路部、２１ プルダウン駆動回路部、２２ プルアップ駆動回路部。

Claims (16)

  1. 入力端子、出力端子およびクロック端子と、
    前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
    前記入力端子に入力される入力信号の活性化に応じて前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、
    前記第１ノードを放電する第３トランジスタと、
    前記第１ノードまたは前記出力端子の信号を受ける入力ノードを有し、当該入力ノードのレベル変化に応じて前記第３トランジスタを駆動する駆動回路とを備え、
    前記駆動回路は、
    所定の初期リセット信号が活性化したときは、前記入力ノードのレベルに関わらず、前記第３トランジスタをオン状態にする
    ことを特徴とするシフトレジスタ回路。
  2. 請求項１記載のシフトレジスタ回路であって、
    前記駆動回路は、
    前記初期リセット信号が供給される初期リセット端子と、
    負荷素子を介して電源に接続する第２ノードと前記初期リセット端子との間に接続され、前記入力ノードのレベルにより制御される駆動素子とを備え、
    前記第２ノードの信号が、前記第３トランジスタの制御電極に供給される
    ことを特徴とするシフトレジスタ回路。
  3. 請求項２記載のシフトレジスタ回路であって、
    前記駆動回路において、
    前記入力ノードは、前記第１ノードに接続され、
    前記第２ノードは、前記第３トランジスタの制御電極に接続されている
    ことを特徴とするシフトレジスタ回路。
  4. 請求項３記載のシフトレジスタ回路であって、
    前記駆動回路において、
    前記第２ノードの信号は、プッシュプル型のバッファ回路を介して前記第３トランジスタの制御電極に供給されている
    ことを特徴とするシフトレジスタ回路。
  5. 請求項４記載のシフトレジスタ回路であって、
    前記バッファ回路は、
    前記電源と前記第３トランジスタの制御電極との間に接続され、前記第２ノードのレベルにより制御されるプッシュ素子と、
    前記第３トランジスタの制御電極と前記初期リセット端子との間に接続され、前記駆動回路の前記入力ノードのレベルにより制御されるプル素子とを備える
    ことを特徴とするシフトレジスタ回路。
  6. 請求項２から請求項５のいずれか記載のシフトレジスタ回路であって、
    前記入力信号の活性化に応じて、前記第２ノードを放電する第４トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
  7. 請求項１から請求項６のいずれか記載のシフトレジスタ回路であって、
    前記初期リセット信号は、
    電源投入直後の一定期間活性化されるパルス信号である
    ことを特徴とするシフトレジスタ回路。
  8. 請求項７記載のシフトレジスタ回路であって、
    電源投入から前記初期リセット信号の活性期間が終わるまでは、前記入力信号および前記クロック信号は非活性化されている
    ことを特徴とするシフトレジスタ回路。
  9. 複数のシフトレジスタ回路が縦続接続して成る多段のシフトレジスタ回路であって、
    前記多段の各段は、
    請求項１から請求項６のいずれか記載のシフトレジスタ回路であり、
    前記初期リセット信号は、
    前記多段のシフトレジスタ回路に信号のシフトを開始させるためのスタートパルスである
    ことを特徴とするシフトレジスタ回路。
  10. 請求項９記載のシフトレジスタ回路であって、
    電源投入から最初の前記スタートパルスの活性期間が終わるまでは、前記クロック信号は非活性化されている
    ことを特徴とするシフトレジスタ回路。
  11. 請求項９または請求項１０記載のシフトレジスタ回路であって、
    電源投入後、最初の前記スタートパルスのパルス幅は、その後の通常動作におけるパルス幅よりも広い
    ことを特徴とするシフトレジスタ回路。
  12. 複数のシフトレジスタ回路が縦続接続して成り、信号のシフト方向を順方向および逆方向に切り替え可能な多段のシフトレジスタ回路であって、
    前記多段の各段は、
    請求項２記載のシフトレジスタ回路であり、
    順方向シフトを開始させるための第１スタート信号および逆方向シフトを開始させるための第２スタート信号のいずれか片方が、前記初期リセット信号として用いられ、
    前記各段において、
    前記駆動回路の前記入力ノードは、前記第１ノードに接続されている
    ことを特徴とするシフトレジスタ回路。
  13. 請求項２記載のシフトレジスタ回路であって、
    前記駆動回路において、
    前記入力ノードは、前記出力端子に接続され、
    前記第２ノードは、前記第３トランジスタの制御電極に接続されている
    ことを特徴とするシフトレジスタ回路。
  14. 請求項１３記載のシフトレジスタ回路であって、
    前記駆動回路は、
    前記入力信号をさらに受け、
    前記第２ノードを、前記入力信号の活性化に応じて非活性化させ、前段出力信号の非活性化に応じて活性化させる
    ことを特徴とするシフトレジスタ回路。
  15. 請求項２記載のシフトレジスタ回路であって、
    前記駆動回路において、
    前記電源として前記クロック信号が供給されており、
    前記負荷素子は容量素子である
    ことを特徴とするシフトレジスタ回路。
  16. 請求項１５記載のシフトレジスタ回路であって、
    前記駆動回路は、
    前記初期リセット端子に接続した制御電極を有し、当該初期リセット端子と前記第２ノードとの間に接続する第５トランジスタをさらに備える
    ことを特徴とするシフトレジスタ回路。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011067964A1 (ja) * 2009-12-01 2011-06-09 シャープ株式会社 アクティブマトリクス基板及び表示装置
JP2011123963A (ja) * 2009-12-11 2011-06-23 Mitsubishi Electric Corp シフトレジスタ回路
CN102237029A (zh) * 2010-04-23 2011-11-09 北京京东方光电科技有限公司 移位寄存器、液晶显示器栅极驱动装置和数据线驱动装置
CN102394042A (zh) * 2011-11-19 2012-03-28 昆山工研院新型平板显示技术中心有限公司 栅极扫描电路
EP2525350A1 (en) * 2011-05-18 2012-11-21 Samsung Display Co., Ltd. Gate driving circuit and display apparatus having the same
KR101399592B1 (ko) * 2011-04-07 2014-05-27 베이징 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 쉬프트 레지스터와 게이트 라인 구동 장치
JP2016122488A (ja) * 2014-12-25 2016-07-07 株式会社半導体エネルギー研究所 シフトレジスタ、半導体装置、電子機器
CN105869565A (zh) * 2016-02-26 2016-08-17 友达光电股份有限公司 栅极驱动电路
WO2018058964A1 (en) * 2016-09-28 2018-04-05 Boe Technology Group Co., Ltd. Gate integrated driving circuit and driving method thereof, and display apparatus
WO2019187085A1 (ja) * 2018-03-30 2019-10-03 シャープ株式会社 表示デバイス及びその製造方法
WO2019237956A1 (zh) * 2018-06-11 2019-12-19 京东方科技集团股份有限公司 移位寄存器、其驱动方法及栅极驱动电路、显示装置
CN111326117A (zh) * 2018-12-17 2020-06-23 三星显示有限公司 显示装置
US10796659B2 (en) 2018-04-24 2020-10-06 Sharp Kabushiki Kaisha Display device and method for driving the same
JP2022024068A (ja) * 2010-04-28 2022-02-08 株式会社半導体エネルギー研究所 液晶表示装置
JP2022064931A (ja) * 2010-09-09 2022-04-26 株式会社半導体エネルギー研究所 表示装置

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2011067964A1 (ja) * 2009-12-01 2013-04-18 シャープ株式会社 アクティブマトリクス基板及び表示装置
WO2011067964A1 (ja) * 2009-12-01 2011-06-09 シャープ株式会社 アクティブマトリクス基板及び表示装置
JP5442769B2 (ja) * 2009-12-01 2014-03-12 シャープ株式会社 アクティブマトリクス基板及び表示装置
US8629443B2 (en) 2009-12-01 2014-01-14 Sharp Kabushiki Kaisha Active matrix substrate and display device
JP2011123963A (ja) * 2009-12-11 2011-06-23 Mitsubishi Electric Corp シフトレジスタ回路
US8736537B2 (en) 2010-04-23 2014-05-27 Beijing Boe Optoelectronics Technology Co., Ltd. Shift register, gate driving device and data line driving device for liquid crystal display
CN102237029A (zh) * 2010-04-23 2011-11-09 北京京东方光电科技有限公司 移位寄存器、液晶显示器栅极驱动装置和数据线驱动装置
CN102237029B (zh) * 2010-04-23 2013-05-29 北京京东方光电科技有限公司 移位寄存器、液晶显示器栅极驱动装置和数据线驱动装置
JP2022024068A (ja) * 2010-04-28 2022-02-08 株式会社半導体エネルギー研究所 液晶表示装置
JP2022064931A (ja) * 2010-09-09 2022-04-26 株式会社半導体エネルギー研究所 表示装置
US11501728B2 (en) 2010-09-09 2022-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11688358B2 (en) 2010-09-09 2023-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101399592B1 (ko) * 2011-04-07 2014-05-27 베이징 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 쉬프트 레지스터와 게이트 라인 구동 장치
US8842061B2 (en) 2011-04-07 2014-09-23 Beijing Boe Optoelectronics Technology Co., Ltd. Shifting register and apparatus for driving gate lines
EP2525350A1 (en) * 2011-05-18 2012-11-21 Samsung Display Co., Ltd. Gate driving circuit and display apparatus having the same
US9406272B2 (en) 2011-05-18 2016-08-02 Samsung Display Co., Ltd. Gate driving circuit having forward and reverse scan directions and display apparatus implementing the gate driving circuit
JP2012242820A (ja) * 2011-05-18 2012-12-10 Samsung Electronics Co Ltd ゲート駆動回路及びゲート駆動回路を備えた表示装置
CN102394042A (zh) * 2011-11-19 2012-03-28 昆山工研院新型平板显示技术中心有限公司 栅极扫描电路
CN102394042B (zh) * 2011-11-19 2012-12-26 昆山工研院新型平板显示技术中心有限公司 栅极扫描电路
JP2016122488A (ja) * 2014-12-25 2016-07-07 株式会社半導体エネルギー研究所 シフトレジスタ、半導体装置、電子機器
CN105869565B (zh) * 2016-02-26 2019-01-04 友达光电股份有限公司 栅极驱动电路
CN105869565A (zh) * 2016-02-26 2016-08-17 友达光电股份有限公司 栅极驱动电路
US10210834B2 (en) 2016-09-28 2019-02-19 Boe Technology Group Co., Ltd. Gate integrated driving circuit and driving method thereof, and display apparatus
WO2018058964A1 (en) * 2016-09-28 2018-04-05 Boe Technology Group Co., Ltd. Gate integrated driving circuit and driving method thereof, and display apparatus
WO2019187085A1 (ja) * 2018-03-30 2019-10-03 シャープ株式会社 表示デバイス及びその製造方法
US11250789B2 (en) 2018-03-30 2022-02-15 Sharp Kabushiki Kaisha Display device and manufacturing method therefor
US10796659B2 (en) 2018-04-24 2020-10-06 Sharp Kabushiki Kaisha Display device and method for driving the same
WO2019237956A1 (zh) * 2018-06-11 2019-12-19 京东方科技集团股份有限公司 移位寄存器、其驱动方法及栅极驱动电路、显示装置
US11263943B2 (en) 2018-06-11 2022-03-01 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Shift register and driving method therefor, gate drive circuit, and display device
CN111326117A (zh) * 2018-12-17 2020-06-23 三星显示有限公司 显示装置
CN111326117B (zh) * 2018-12-17 2024-04-12 三星显示有限公司 显示装置

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