WO2019237956A1 - 移位寄存器、其驱动方法及栅极驱动电路、显示装置 - Google Patents

Abstract

一种移位寄存器、其驱动方法及栅极驱动电路、显示装置，输入电路（10），被配置为响应于输入信号端（INP）的信号，将第一参考信号端（VGH）的信号提供给第一节点（N1）；第一控制电路（20），被配置为响应于输入信号端（INP）、时钟信号端（CLK）以及第二控制时钟信号端（CLKB）的信号，控制第二节点（N2）的信号；复位电路（30），被配置为响应于第二节点（N2）的信号，将第二参考信号端（VSS）的信号提供给第一节点（N1）；第二控制电路（40），被配置为响应于第一控制时钟信号端（CLKA）、第二控制时钟信号端（CLKB）以及第一节点（N1）的信号，控制第三节点（N3）的信号；输出电路（50），被配置为响应于第一节点（N1）的信号，将时钟信号端（CLK）的信号提供给输出信号端（OUTP），以及被配置为响应于第三节点（N3）的信号，将第二参考信号端（VSS）的信号提供给输出信号端（OUTP）。

Description

移位寄存器、其驱动方法及栅极驱动电路、显示装置

本申请要求在2018年06月11日提交中国专利局、申请号为201810597266.7、发明名称为“一种移位寄存器、其驱动方法及栅极驱动电路、显示装置”的中国专利申请的优先权，其全部内容以引入的方式并入本申请中。

技术领域

本公开涉及显示技术领域，尤其涉及移位寄存器、其驱动方法及栅极驱动电路、显示装置。

背景技术

近年来，随着显示领域的大力发展，显示面板的成本要求越来越低，如何有效的降低面板的制作成本关系着面板开发商竞争力的强弱。为了降低显示面板的制作成本，相关技术人员会利用显示面板的边缘设计栅极驱动电路(Gate-driver on Array，GOA)。具体是将移位寄存器集成在阵列基板上，在显示阶段，每一行移位寄存器驱动该行像素进行显示。因GOA可以与阵列基板在同一制程工艺下完成，因此节省了制作成本。并且与传统的覆晶薄膜(Chip on Film，COF)和芯片绑定于玻璃基板上(Chip on Glass，COG)工艺相比，GOA技术提高了显示面板的集成度，满足当下窄边框的设计需求。

发明内容

本公开实施例提供的移位寄存器，包括：

输入电路，被配置为响应于输入信号端的信号，将第一参考信号端的信号提供给第一节点；

第一控制电路，被配置为响应于所述输入信号端、时钟信号端以及第二控制时钟信号端的信号，控制第二节点的信号；

复位电路，被配置为响应于所述第二节点的信号，将第二参考信号端的信号提供给所述第一节点；

第二控制电路，被配置为响应于第一控制时钟信号端、所述第二控制时钟信号端以及所述第一节点的信号，控制第三节点的信号；

输出电路，被配置为响应于所述第一节点的信号，将所述时钟信号端的信号提供给所述输出信号端，以及被配置为响应于所述第三节点的信号，将所述第二参考信号端的信号提供给所述输出信号端。

可选地，在本公开实施例中，还包括：

复位控制电路，被配置为响应于复位信号端的信号，将所述第二参考信号端的信号分别提供给所述第一节点和所述输出信号端。

可选地，在本公开实施例中，所述输入电路包括：第一开关晶体管；

所述第一开关晶体管的栅极与所述输入信号端耦接，所述第一开关晶体管的第一极与所述第一参考信号端耦接，所述第一开关晶体管的第二极与所述第一节点耦接。

可选地，在本公开实施例中，所述输出电路，包括：第二开关晶体管、第六开关晶体管以及电容；

所述第二开关晶体管的栅极与所述第一节点耦接，所述第二开关晶体管的第一极与所述时钟信号端耦接，所述第二开关晶体管的第二极与所述输出信号端耦接；

所述第六开关晶体管的栅极与所述第三节点耦接，所述第六开关晶体管的第一极与所述第二参考信号端耦接，所述第六开关晶体管的第二极与所述输出信号端耦接；

所述电容耦接于所述第一节点与所述输出信号端之间。

可选地，在本公开实施例中，所述第二控制电路包括：第三开关晶体管、第四开关晶体管以及第五开关晶体管；

所述第三开关晶体管的栅极和第一极均与所述第一控制时钟信号端耦接，所述第三开关晶体管的第二极与所述第三节点耦接；

所述第四开关晶体管的栅极和第一极均与所述第二控制时钟信号端耦接，所述第四开关晶体管的第二极与所述第三节点耦接；

所述第五开关晶体管的栅极与所述第一节点耦接，所述第五开关晶体管的第一极与所述第三参考信号端耦接，所述第五开关晶体管的第二极与所述第三节点耦接；

所述第五开关晶体管的宽长比大于所述第三开关晶体管的宽长比和所述第四开关晶体管的宽长比。

可选地，在本公开实施例中，所述复位电路包括：第七开关晶体管；

所述第七开关晶体管的栅极与所述第二节点耦接，所述第七开关晶体管的第一极与所述第二参考信号端耦接，所述第七开关晶体管的第二极与所述第一节点耦接。

可选地，在本公开实施例中，所述第一控制电路包括：第八开关晶体管、第九开关晶体管和第十开关晶体管；

所述第八开关晶体管的栅极和第一极均与所述第二控制时钟信号端耦接，所述第八开关晶体管的第二极与所述第二节点耦接；

所述第九开关晶体管的栅极与所述输入信号端耦接，所述第九开关晶体管的第一极与第三参考信号端耦接，所述第九开关晶体管的第二极与所述第二节点耦接；

所述第十开关晶体管的栅极与所述时钟信号端耦接，所述第十开关晶体管的第一极与所述第三参考信号端耦接，所述第十开关晶体管的第二极与所述第二节点耦接；

所述第八开关晶体管的宽长比小于所述第九开关晶体管的宽长比和所述第十开关晶体管的宽长比。

可选地，在本公开实施例中，所述复位控制电路包括：第十一开关晶体管和第十二开关晶体管；

所述第十一开关晶体管的栅极与所述复位信号端耦接，所述第十一开关晶体管的第一极与所述第二参考信号端耦接，所述第十一开关晶体管的第二极与所述第一节点耦接；

所述第十二开关晶体管的栅极与所述复位信号端耦接，所述第十二开关 晶体管的第一极与所述第二参考信号端耦接，所述第十二开关晶体管的第二极与所述输出信号端耦接。

本公开实施例还提供了栅极驱动电路，包括：级联的多个上述移位寄存器；

第一级移位寄存器的输入信号端与第一帧触发信号端耦接；

第二级移位寄存器的输入信号端与第二帧触发信号端耦接；

每相邻三级移位寄存器中，第三个移位寄存器的输入信号端与第一个移位寄存器的输出信号端耦接。

本公开实施例还提供了显示装置，包括：上述栅极驱动电路。

本公开实施例还提供了上述移位寄存器的驱动方法，包括：

第一阶段，所述输入电路响应于输入信号端的信号，将第一参考信号端的信号提供给第一节点；所述第一控制电路响应于所述输入信号端的信号，控制第二节点的信号；所述第二控制电路响应于所述第一节点的信号，控制第三节点的信号；所述输出电路响应于所述第一节点的信号，将所述时钟信号端的信号提供给所述输出信号端；

第二阶段，所述输出电路响应于所述第一节点的信号，将所述时钟信号端的信号提供给所述输出信号端；所述第一控制电路响应于时钟信号端的信号，控制第二节点的信号；所述第二控制电路响应于所述第一节点的信号，控制第三节点的信号；

第三阶段，所述输出电路响应于所述第一节点的信号，将所述时钟信号端的信号提供给所述输出信号端，以及响应于所述第三节点的信号，将所述第二参考信号端的信号提供给所述输出信号端。

附图说明

图1为本公开实施例提供的一些移位寄存器的结构示意图；

图2为图1所示的移位寄存器的一些具体结构示意图；

图3为图2所示的移位寄存器的驱动方法流程图；

图4为图2所示的移位寄存器的电路时序图；

图5为本公开实施例提供的又一些移位寄存器的结构示意图；

图6为图5所示的移位寄存器的一些具体结构示意图；

图7为图6所示的移位寄存器的驱动方法流程图；

图8为图6所示的移位寄存器的电路时序图；

图9为本公开实施例提供的移位寄存器的输出信号端电平信号变化示意图之一；

图10为本公开实施例提供的移位寄存器的输出信号端电平信号变化示意图之二；

图11为本公开实施例提供的一些栅极驱动电路的结构示意图；

图12为图11所示的栅极驱动电路中第一级至第八级移位寄存器的级驱动仿真时序图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“耦接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是 示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。

一般，GOA技术是对像素进行逐行扫描的，当上一级移位寄存器的输出信号端的电平信号被完全拉低后，与其耦接的下一级移位寄存器才开始工作，因此每个移位寄存器的输出信号端电平信号拉低的快慢，对显示质量的影响较大。

本公开实施例提供的一些移位寄存器，如图1所示，包括：输入电路10、第一控制电路20、复位电路30、第二控制电路40以及输出电路50。

输入电路10被配置为响应于输入信号端INP的信号，将第一参考信号端VGH的信号提供给第一节点N1；其中，输入电路10分别与输入信号端INP、第一参考信号端VGH以及第一节点N1耦接。

第一控制电路20被配置为响应于输入信号端INP、时钟信号端CLK以及第二控制时钟信号端CLKB的信号，控制第二节点N2的信号；其中，第一控制电路20分别与输入信号端INP、时钟信号端CLK、第二控制时钟信号端CLKB以及第二节点N2耦接。

复位电路30被配置为响应于第二节点N2的信号，将第二参考信号端VSS的信号提供给第一节点N1；其中，复位电路30分别与第二节点N2、第二参考信号端VSS以及第一节点N1耦接。

第二控制电路40被配置为响应于第一控制时钟信号端CLKA、第二控制时钟信号端CLKB以及第一节点N1的信号，控制第三节点N3的信号；其中，第二控制电路40分别与第一控制时钟信号端CLKA、第二控制时钟信号端CLKB、第一节点N1以及第三节点N3耦接。

输出电路50被配置为响应于第一节点N1的信号，将时钟信号端CLK的信号提供给输出信号端OUTP，以及被配置为响应于第三节点N3的信号，将第二参考信号端VSS的信号提供给输出信号端OUTP；其中，输出电路50分别与第一节点N1、时钟信号端CLK、输出信号端OUTP、第三节点N3以及第二参考信号端VSS耦接。

在本公开实施例提供的上述移位寄存器中，通过输出电路10响应于第一节点N1的信号，将时钟信号端CLK的信号输入输出信号端INP，同时通过第二控制电路40响应于第一控制时钟信号端CLKA的信号，控制第三节点N3的信号，以及通过输出电路50响应于第三节点N3的信号，将第二参考信号端VSS的信号提供给输出信号端OUTP。这样使得在时钟信号端CLK的信号与第二参考信号端VSS的信号的共同作用下，使输出信号端OUTP输出信号。从而可以使输出信号端OUTP的下拉时间减少，提高了像素的充电率，有效改善了画面显示异常。

并且，第二控制电路40响应于第一控制时钟信号端CLKA、第二控制时钟信号端CLKB以及第一节点N1的信号，控制第三节点N3的信号，以及输出电路50响应于第三节点N3的信号，可阻止第二参考信号端VSS的信号拉低输出信号端OUTP，从而保证了输出的稳定性。

此外，第一控制电路20可以响应于输入信号端INP的信号，控制第二节点N2的信号；或者，第一控制电路20响应于时钟信号端CLK、第二控制时钟信号端CLKB的信号，控制第二节点N2的信号；通过上述对第二节点N2的信号的控制，可以防止第一节点N1通过复位电路30漏电，保证了第一节点N1的电平信号的稳定性，进而保证了输出的稳定性。

下面结合具体实施例，对本公开实施例提供的移位寄存器进行详细说明。并且本具体实施例是为了更好的解释本公开实施例，但不限制本公开实施例。

本公开实施例提供的移位寄存器，如图2所示，输入电路10可以包括：第一开关晶体管T1；

第一开关晶体管T1的栅极与输入信号端INP耦接，第一开关晶体管T1的第一极与第一参考信号端VGH耦接，第一开关晶体管T1的第二极与第一节点N1耦接。

在具体实施时，在本公开实施例中，如图2所示，输出电路50可以包括：第二开关晶体管T2、第六开关晶体管T6和电容C；

第二开关晶体管T2的栅极与第一节点N1耦接，第二开关晶体管T2的 第一极与时钟信号端CLK耦接，第二开关晶体管T2的第二极与输出信号端OUTP耦接；

第六开关晶体管T6的栅极与第三节点N3耦接，第六开关晶体管T6的第一极与第二参考信号端VSS耦接，第六开关晶体管T6的第二极与输出信号端OUTP耦接；

在具体实施时，在本公开实施例中，如图2所示，电容C耦接于第一节点N1与输出信号端OUTP之间。

第二控制电路40可以包括：第三开关晶体管T3、第四开关晶体管T4以及第五开关晶体管T5；

第三开关晶体管T3的栅极和第一极均与第一控制时钟信号端CLKA耦接，第三开关晶体管T3的第二极与第三节点N3耦接；

第四开关晶体管T4的栅极和第一极均与第二控制时钟信号端CLKB耦接，第四开关晶体管T4的第二极与第三节点N3耦接；

第五开关晶体管T5的栅极与第一节点N1耦接，第五开关晶体管T5的第一极与第三参考信号端VSSL耦接，第五开关晶体管T5的第二极与第三节点N3耦接；

并且，第五开关晶体管T5的宽长比大于第三开关晶体管T3的宽长比和第四开关晶体管T4的宽长比。

在具体实施时，在本公开实施例中，如图2所示，复位电路30可以包括：第七开关晶体管T7；其中，第七开关晶体管T7的栅极与第二节点N2耦接，第七开关晶体管T7的第一极与第二参考信号端VSS耦接，第七开关晶体管T7的第二极与第一节点N1耦接。

在具体实施时，在本公开实施例中，如图2所示，第一控制电路20可以包括：第八开关晶体管T8、第九开关晶体管T9和第十开关晶体管T10；

第八开关晶体管T8的栅极和第一极均与第二控制时钟信号端CLKB耦接，第八开关晶体管T8的第二极与第二节点N2耦接；

第九开关晶体管T9的栅极与输入信号端INP耦接，第九开关晶体管T9 的第一极与第三参考信号端VSSL耦接，第九开关晶体管T9的第二极与第二节点N2耦接；

第十开关晶体管T10的栅极与时钟信号端CLK耦接，第十开关晶体管T10的第一极与第三参考信号端VSSL耦接，第十开关晶体管T10的第二极与第二节点N2耦接；

第八开关晶体管T8的宽长比小于第九开关晶体管T9的宽长比和第十开关晶体管T10的宽长比。

以上仅是举例说明本公开实施例提供的移位寄存器中各电路的具体结构，在具体实施时，各电路的具体结构不限于本公开具体实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

在具体实施时，为了制作工艺统一，在本公开实施例中，如图2所示，所有开关晶体管可以均设置为N型晶体管。需要说明的是，本公开实施例仅是以移位寄存器中的晶体管为N型晶体管为例进行说明的，对于晶体管为P型晶体管的情况，设计原理与本公开相同，也属于本公开保护的范围。

在具体实施时，在本公开实施例中，在输入信号端的有效脉冲信号为高电平信号时，第一参考信号端的信号为高电平信号，第二参考信号端的信号为低电平信号，第三参考信号端的信号为低电平信号。示例性地，结合图2与图4所示，输入信号端INP的高电平信号作为其有效脉冲信号，以控制N型的第一开关晶体管T1导通。

或者，在具体实施时，在本公开实施例中，在输入信号端的有效脉冲信号为低电平信号时，第一参考信号端的信号为低电平信号，第二参考信号端的信号为高电平信号，第三参考信号端的信号为高电平信号。当然，这需要根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本公开实施例中，N型开关晶体管在高电平信号作用下导通，在低电平信号作用下截止；P型开关晶体管在低电平信号作用下导通，在高电平信号作用下截止。在具体实施时，可以根据晶体管的类型，将晶体管的第一极可以作为源极，第二极作为漏极，或者晶体管的第一极可以作为 漏极，第二极作为源极，在此不作具体区分。在下文描述具体实施例时以各开关晶体管为N型薄膜晶体管为例进行说明。

需要说明的是，本公开实施例中提到的信号的电平信号仅代表其逻辑电平信号，而不是在具体实施时各信号实际所施加的电压值。上述信号的具体电压值可以根据实际应用环境来设计确定，在此不作限定。

需要说明的是，本公开上述实施例中的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不做限定。

相应地，本公开实施例还提供了上述移位寄存器的驱动方法，如图3所示，具体可以包括以下步骤：

S301、第一阶段，输入电路响应于输入信号端的信号，将第一参考信号端的信号提供给第一节点；第一控制电路响应于输入信号端的信号，控制第二节点的信号；第二控制电路响应于第一节点的信号，控制第三节点的信号；输出电路响应于第一节点的信号，将时钟信号端的信号提供给输出信号端；

S302、输出电路响应于第一节点的信号，将时钟信号端的信号提供给输出信号端；第一控制电路响应于时钟信号端的信号，控制第二节点的信号；第二控制电路响应于第一节点的信号，控制第三节点的信号；

S303、输出电路响应于第一节点的信号，将时钟信号端的信号提供给输出信号端，以及响应于第三节点的信号，将第二参考信号端的信号提供给输出信号端。

为更好地理解本公开的技术方案，下面以图2所示的移位寄存器的结构为例，对本公开提供的移位寄存器的具体工作过程进行详细介绍。

在图2所示的移位寄存器中，各开关晶体管均为N型晶体管，各N型晶体管在高电平信号作用下导通，在低电平信号作用下截止；并且，在图2中第一参考信号端VGH输出高电平信号，第三参考信号端VSSL输出低电平信号，第二参考信号端VSS输出低电平信号，且第三参考信号端VSSL输出的低电平信号与第二参考信号端VSS输出的低电平信号的电压值不同。对应的 工作时序图如图4所示，具体地，选用图4所示的工作时序图中的第一阶段t1、第二阶段t2和第三阶段t3为例进行详细描述。其中，以一级移位寄存器的工作过程进行描述，CLK1代表输入到本级移位寄存器的时钟信号端CLK的信号，CLKA代表输入到本级移位寄存器的第一控制时钟信号端CLKA的信号，CLKB代表输入到本级移位寄存器的第二控制时钟信号端CLKB的信号，OUTP1代表本级移位寄存器的输出信号端OUTP输出的信号，OUTP2代表与本级移位寄存器级联的下一级移位寄存器的输出信号端OUTP输出的信号，

第一阶段t1：输入信号端INP输出高电平信号，时钟信号端CLK输出低电平信号，第一控制时钟信号端CLKA输出低电平信号，第二控制时钟信号端CLKB输出低电平信号。

第一开关晶体管T1在输入信号端INP的高电平信号作用下导通，第一参考信号端VGH的高电平信号经导通的第一开关晶体管T1输入到第一节点N1，使得第五开关晶体管T5在第一节点N1的高电平信号的作用下导通，第三参考信号端VSSL的低电平信号经导通的第五开关晶体管T5输入到第三节点N3。第六开关晶体管T6在第三节点N3的低电平信号的作用下处于截止状态，从而阻止了第二参考信号端VSS的拉低输出信号端OUTP的电平信号，进而阻止了第一节点N1的电平信号因电容C的耦合作用而被拉低，避免了第一节点N1通过第六开关晶体管T6漏电，保证了第一节点N1电平信号的稳定性。

此外，第九开关晶体管T9在输入信号端INP的高电平信号作用下导通，第三参考信号端VSSL的低电平信号经导通的第九开关晶体管T9输入到第二节点N2，使得第七开关晶体管T7在第二节点N2的低电平信号作用下处于截止状态，从而阻止了第二参考信号端VSS的电压输入第一节点N1，防止了第一节点N1通过第七开关晶体管T7漏电，保证了第一节点N1电平信号的稳定性。

并且，第二开关晶体管T2在第一节点N1的高电平信号的作用下导通，可以将时钟信号端CLK的低电平信号提供给输出信号端OUTP，使输出信号 端OUTP输出低电平信号。

第二阶段t2：输入信号端INP输出低电平信号，时钟信号端CLK输出高电平信号，第一控制时钟信号端CLKA和第二控制时钟信号端CLKB交替输出高电平信号。

第一开关晶体管T1在输入信号端INP的低电平信号的控制下处于截止状态。由于电容C的作用，可以使保持第一阶段t1结束后第一节点N1的电平信号处于高电平信号，使得第二开关晶体管T2处于导通状态。时钟信号端CLK的高电平信号经导通的第二开关晶体管T2输入输出信号端OUTP，由于第一电容C的耦合作用，导致第一节点N1的电平信号进一步抬升，第二开关晶体管T2打开的更充分，保证了时钟信号端CLK的高电平信号可以尽可能无电压损失的输入到输出信号端OUTP，即保证了时钟信号CLK的高电平信号可以稳定输出。

并且，第一节点N1的电平信号进一步抬升，可使得第五开关晶体管T5在第一节点N1高电平信号的作用下导通，第三参考信号端VSSL的低电平信号经导通的第五开关晶体管T5输入到第三节点N3。又由于第一控制时钟信号端CLKA和第二控制时钟信号端CLKB交替输出高电平信号，使得第三开关晶体管T3和第四开关晶体管T4交替处于导通状态，从而第三节点N3的电平信号为第一控制时钟信号端CLKA的高电平信号或第二控制时钟信号端CLKB的高电平信号。然而由于第五开关晶体管T5的宽长比大于第三开关晶体管T3的宽长比和第四开关晶体管T4的宽长比，因此，在第二阶段t2内，第三节点N3的电平信号保持为第三参考信号端VSSL的低电平信号，使得第六开关晶体管T6在第三节点N3的低电平信号作用下处于截止状态，从而阻止了第二参考信号端VSS的拉低输出信号端OUTP的电平信号，保证了输出信号端OUTP信号的稳定输出。

另外，在第二控制时钟信号端CLKB输出高电平信号时，第八开关晶体管T8会在第二控制时钟信号端CLKB的高电平信号作用下导通，从而使得第一节点P1输入第二控制时钟信号端CLKB的高电平信号；而第十开关晶体管 T10在时钟信号端CLK的高电平信号作用下导通，第三参考信号端VSSL的低电平信号经导通的第十开关晶体管T10输入到第一节点P1。因为第十开关晶体管T10的宽长比大于第八开关晶体管T8的宽长比，从而使得第一节点P1的电平信号保持为第三参考信号端VSSL的低电平信号，进而第七开关晶体管T7在第一节点P1的低电平信号作用下会一直处于截止状态，不会对第一节点N1的电平信号造成影响。

第三阶段t3：输入信号端INP输出低电平信号，时钟信号端CLK输出低电平信号，第一控制时钟信号端CLKA输出高电平信号，第二控制时钟信号端CLKB输出低电平信号。

第一开关晶体管T1在输入信号端INP的低电平信号的控制下处于截止状态。第三开关晶体管T3在第一控制时钟信号端CLKA的高电平信号作用下处于导通状态，第一控制时钟信号端CLKA的高电平信号经导通的第三开关晶体管T3输入到第三节点N3。第六开关晶体管T6在第三节点N3的高电平信号作用下导通，使得第二参考信号端VSS拉低输出信号端OUTP的电平信号，此时第一节点N1的电平信号因电容C的耦合作用而降低(如图4所示第一节点N1阴影部位对应的凸台)，但依然可以保持第二开关晶体管T2处于导通状态，使得输出信号端OUTP的电平信号被时钟信号端CLK进一步拉低。如此，通过时钟信号端CLK的低电平信号和第二参考信号端VSS的低电平信号的共同拉低作用，可以快速将输出信号端OUTP的电平信号拉低，大大降低了输出信号端OUTP的电平信号下降沿时间，即使得栅极输出的下拉时间较短。

此外，若在第三阶段t3内，第二控制时钟信号端CLKB输出的是高电平信号而非低电平信号，则会使得第八开关晶体管T8在第二控制时钟信号端CLKB高电平信号的作用下导通，第一节点P1输入第二控制时钟信号端CLKB高电平信号，从而导致第七开关晶体管T7在第一节点P1的作用下导通，第二参考信号端VSS会拉低第一节点N1的电平信号，导致第二开关晶体管T2截止，则会阻止时钟信号端CLK的低电平信号输入输出信号端OUTP。相对于上述采用时钟信号端CLK和第二参考信号端VSS来共同拉低输出信号端 OUTP的电平信号，仅通过第二参考信号端VSS来拉低输出信号端OUTP的电平信号，会使得输出信号端OUTP的下拉时间较长。故为实现时钟信号端CLK和第二参考信号端VSS可共同拉低输出信号端OUTP的电平信号的技术效果，在该阶段内第二控制时钟信号端CLKB必须输出低电平信号。即在第三阶段t3中，时钟信号端CLK的电平信号变为低电平信号后，第二控制时钟信号端CLKB的电平信号也要为低电平信号，并在第三阶段t3结束后，第二控制时钟信号端CLKB可变为高电平信号。也就是说，第二控制时钟信号端CLKB的高电平信号要相对于时钟信号端CLK的低电平信号延时到达，才可以通过时钟信号端CLK和第二参考信号端VSS共同作用，快速拉低输出信号端OUTP的电平信号。

由上述描述可知，本公开实施例提供的上述移位寄存器，可以在时钟信号端CLK的低电平信号和第二参考信号端VSS的低电平信号的共同拉低作用下，大大缩短输出信号端OUTP的下拉时间，因此降低了该级移位寄存器对后续与其输出信号端OUTP连接的移位寄存器的影响，保证了后续移位寄存器对其相应像素的充电率，从而改善了画面显示异常。

本公开实施例又提供了一些移位寄存器，如图5，由于相较于上述的移位寄存器，该实施例提供的移位寄存器仅增加了复位控制电路60，故以下仅对复位控制电路60进行详细说明，而与上述实施例的重复之处不再赘述。

在具体实施时，在本公开实施例中，复位控制电路60被配置为响应于复位信号端T_Rst的信号，将第二参考信号端VSS的信号分别提供给第一节点N1和输出信号端OUTP。其中，复位控制电路60分别与复位信号端T_Rst、第一节点N1、输出信号端OUTP和第二参考信号端VSS耦接。

在具体实施时，如图6所示，复位控制电路60可以包括：第十一开关晶体管T11和第十二开关晶体管T12；

其中，第十一开关晶体管T11的栅极与复位信号端T_Rst耦接，第十一开关晶体管T11的第一极与第二参考信号端VSS耦接，第十一开关晶体管T11的第二极与第一节点N1耦接；

第十二开关晶体管T12的栅极与复位信号端T_Rst耦接，第十二开关晶体管T12的第一极与第二参考信号端VSS耦接，第十二开关晶体管T12的第二极与输出信号端OUTP耦接。

以上仅是举例说明本公开实施例提供的移位寄存器中复位控制电路60的具体结构，在具体实施时，复位控制电路60的具体结构不限于本公开具体实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

需要说明的是，本公开上述实施例中提到的第十一开关晶体管T11和第十二开关晶体管T12可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，在此不做限定。在具体实施中，可以根据晶体管的类型，将晶体管的第一极可以作为源极，第二极作为漏极，或者晶体管的第一极可以作为漏极，第二极作为源极，在此不作具体区分。

一般地，当开关晶体管为P型晶体管时，第一极为源极，第二极为漏极；当开关晶体管为N型晶体管时，第一极为漏极，第二极为源极。在下文描述具体实施例时以各开关晶体管为N型薄膜晶体管为例进行说明。

在具体实施时，结合图3和图7所示，相较于图2所示的实施例提供的移位寄存器，图6所示的实施例提供的移位寄存器的具体工作过程多了一个复位控制的步骤S700。

具体地，S700为复位控制阶段，复位控制电路在复位信号端的控制下，将第二参考信号端的信号分别输入第一节点和输出信号端。也就是说，在一帧显示之前，先通过复位控制电路60对第一节点N1和输出信号端OUTP进行重置，以避免后续显示异常。

可以理解的是，复位控制电路60仅在复位控制阶段进行工作，在第一阶段t1、第二阶段t2和第三阶段t3内均不工作。

具体地，以图6所示的复位控制电路60包含的第十一开关晶体管T11和第十二开关晶体管T12均为在高电平信号作用下导通，在低电平信号作用下 截止的N型晶体管为例。如图8所示，在复位控制阶段t0，复位信号端T_Rst输出高电平信号，第十一开关晶体管T11在复位信号端T_Rst高电平信号的作用下导通，第二参考信号端VSS的低电平信号经导通的第十一开关晶体管T11输入第一节点N1，实现对第一节点N1的重置。同时第十二开关晶体管T12在复位信号端T_Rst高电平信号的作用下导通，第二参考信号端VSS的低电平信号经导通的第十二开关晶体管T12输入输出信号端OUTP，实现对输出信号端OUTP的重置。

在第一阶段t1、第二阶段t2和第三阶段t3内复位信号端T_Rst均输出低电平信号，第十一开关晶体管T11和第十二开关晶体管T12均处于截止状态。并且，图7所示的移位寄存器在第一阶段t1、第二阶段t2和第三阶段t3中的工作过程可以与图2所示的移位寄存器在第一阶段t1、第二阶段t2和第三阶段t3中的工作过程基本类似，在此不作赘述。

值得注意的是，基于与上述实施例提供的移位寄存器的相同原理，本公开实施例提供的移位寄存器同样可以取得减少输出信号端OUTP的下拉时间的技术效果，从而可避免画面显示异常。

并且，为验证上述结论，本公开还做了一组对比试验，结果如图9和图10所示。其中，图9所示为时钟信号端CLK为低电平信号后，第二控制时钟信号端CLKB的高电平信号延迟1μs到达的条件下，输出信号端OUTP的下拉过程示意图。图10所示为时钟信号端CLK为低电平信号的同时，第二控制时钟信号端CLKB为高电平信号的条件下，输出信号端OUTP的下拉过程示意图。并且，图9和图10中的横坐标代表时间，纵坐标代表电压。一般地，前级移位寄存器的输出信号端被完全下拉所需的时间会比后级移位寄存器的输出信号端被完全下拉所需的时间短，故为更好地验证效果，在图9和图10中，仅示出了第八级移位寄存器的输出信号端OUTP8的下拉过程。对比图9和图10，可以发现，在图10中第八级移位寄存器的输出信号端OUTP8的下降沿时间为1.032μs；而在图9中第八级移位寄存器的输出信号端OUTP8的下降沿时间仅为455.12ns，大大降低了第八级移位寄存器的输出信号端 OUTP8被完全拉低所需的时间。

基于同一发明构思，本公开实施例还提供了一些栅极驱动电路，由于该栅极驱动电路解决问题的原理与上述移位寄存器解决问题的原理相似，因此，本公开实施例提供的该栅极驱动电路的实施可以参见本公开实施例提供的上述移位寄存器的实施，重复之处不再赘述。

具体地，本公开实施例提供的栅极驱动电路，包括多个级联的移位寄存器，其中，第一级移位寄存器的输入信号端与第一帧触发信号端耦接；第二级移位寄存器的输入信号端与第二帧触发信号端耦接；并且每相邻三级移位寄存器中，第三个移位寄存器的输入信号端与第一个移位寄存器的输出信号端耦接。也就是说，除第一级移位寄存器和第二级移位寄存器之外，其余各级移位寄存器的输入信号端分别与其上间隔一级的移位寄存器的输出信号端耦接。

例如，如图11所示，以本公开实施例提供的栅极驱动电路中包含图5所示的移位寄存器为例，图11中仅示出了第N级移位寄存器AN至第N+3级移位寄存器AN+3的连接关系图，其中N为大于或等于3的整数。可以看出，第N级移位寄存器AN的输入信号端INP与其上间隔一级的移位寄存器(即第N-2级移位寄存器)的输出信号端OUTP耦接，以接收输出信号GN(N-2)。第N+1级移位寄存器AN+1的输入信号端INP与其上间隔一级的移位寄存器(即第N-1级移位寄存器)的输出信号端OUTP耦接，以接收输出信号GN(N-1)。第N+2级移位寄存器AN+2的输入信号端INP与其上间隔一级的移位寄存器(即第N级移位寄存器AN)的输出信号端OUTP耦接，以接收输出信号GN(N)。第N+3级移位寄存器AN+3的输入信号端INP与其上间隔一级的移位寄存器(即第N+1级移位寄存器AN+1)的输出信号端OUTP耦接，以接收输出信号GN(N+1)。

并且为保证移位寄存器中电容C充分充电，本公开实施例提供的栅极驱动电路中采用了四个时钟信号，并且相邻时钟信号的时序具有50％的Overlap(重叠)。具体地，如图4和图8所示，四个时钟信号分别为第一时钟信号 CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4；并且，第一时钟信号CLK1和第二时钟信号CLK2的工作时序之间具有50％的重叠，第二时钟信号CLK2和第三时钟信号CLK3的工作时序之间具有50％的重叠，第三时钟信号CLK3和第四时钟信号CLK4的工作时序之间具有50％的重叠。示例性地，第4k-3级移位寄存器的时钟信号端CLK的信号由第一时钟信号CLK1提供，第4k-2级移位寄存器的时钟信号端CLK的信号由第二时钟信号CLK2提供，第4k-1级移位寄存器的时钟信号端CLK的信号由第三时钟信号CLK3提供，第4k级移位寄存器的时钟信号端CLK的信号由第四时钟信号CLK4提供，k为正整数。

并且，第2m-1级移位寄存器的第一控制时钟信号端CLKA的信号与第2m级移位寄存器的第二控制时钟信号端CLKB的信号均由第一控制时钟信号clkA提供。第2m-1级移位寄存器的第二控制时钟信号端CLKB的信号与第2m级移位寄存器的第一控制时钟信号端CLKA的信号均由第二控制时钟信号clkB提供，m为正整数。

此外，本公开还针对图11所示的栅极驱动电路进行了级驱动仿真模拟，结果如图12所示。具体地，在图12中仅示出了第一级移位寄存器至第八级移位寄存器的逐级移位过程。

基于同一发明构思，本公开实施例还提供了一种显示装置，包括本公开实施例提供的上述栅极驱动电路，该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。

在具体实施时，本公开实施例提到的显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相机、导航仪、智能手表、健身腕带、个人数字助理、自助存/取款机等任何具有显示功能的产品或部件。对于显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。

尽管已描述了本公开的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权 利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。

显然，本领域的技术人员可以对本公开实施例进行各种改动和变型而不脱离本公开实施例的精神和范围。这样，倘若本公开实施例的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (11)

1. 一种移位寄存器，其中，包括：

   输入电路，被配置为响应于输入信号端的信号，将第一参考信号端的信号提供给第一节点；

   第一控制电路，被配置为响应于所述输入信号端、时钟信号端以及第二控制时钟信号端的信号，控制第二节点的信号；

   复位电路，被配置为响应于所述第二节点的信号，将第二参考信号端的信号提供给所述第一节点；

   第二控制电路，被配置为响应于第一控制时钟信号端、所述第二控制时钟信号端以及所述第一节点的信号，控制第三节点的信号；

   输出电路，被配置为响应于所述第一节点的信号，将所述时钟信号端的信号提供给所述输出信号端，以及被配置为响应于所述第三节点的信号，将所述第二参考信号端的信号提供给所述输出信号端。
2. 如权利要求1所述的移位寄存器，其中，还包括：

   复位控制电路，被配置为响应于复位信号端的信号，将所述第二参考信号端的信号分别提供给所述第一节点和所述输出信号端。
3. 如权利要求1或2所述的移位寄存器，其中，所述输入电路包括：第一开关晶体管；

   所述第一开关晶体管的栅极与所述输入信号端耦接，所述第一开关晶体管的第一极与所述第一参考信号端耦接，所述第一开关晶体管的第二极与所述第一节点耦接。
4. 如权利要求1-3任一项所述的移位寄存器，其中，所述输出电路，包括：第二开关晶体管、第六开关晶体管以及电容；

   所述第二开关晶体管的栅极与所述第一节点耦接，所述第二开关晶体管的第一极与所述时钟信号端耦接，所述第二开关晶体管的第二极与所述输出信号端耦接；

   所述第六开关晶体管的栅极与所述第三节点耦接，所述第六开关晶体管的第一极与所述第二参考信号端耦接，所述第六开关晶体管的第二极与所述输出信号端耦接；

   所述电容耦接于所述第一节点与所述输出信号端之间。
5. 如权利要求1-4任一项所述的移位寄存器，其中，所述第二控制电路包括：第三开关晶体管、第四开关晶体管以及第五开关晶体管；

   所述第三开关晶体管的栅极和第一极均与所述第一控制时钟信号端耦接，所述第三开关晶体管的第二极与所述第三节点耦接；

   所述第四开关晶体管的栅极和第一极均与所述第二控制时钟信号端耦接，所述第四开关晶体管的第二极与所述第三节点耦接；

   所述第五开关晶体管的栅极与所述第一节点耦接，所述第五开关晶体管的第一极与所述第三参考信号端耦接，所述第五开关晶体管的第二极与所述第三节点耦接；

   所述第五开关晶体管的宽长比大于所述第三开关晶体管的宽长比和所述第四开关晶体管的宽长比。
6. 如权利要求1-5任一项所述的移位寄存器，其中，所述复位电路包括：第七开关晶体管；

   所述第七开关晶体管的栅极与所述第二节点耦接，所述第七开关晶体管的第一极与所述第二参考信号端耦接，所述第七开关晶体管的第二极与所述第一节点耦接。
7. 如权利要求1-6任一项所述的移位寄存器，其中，所述第一控制电路包括：第八开关晶体管、第九开关晶体管和第十开关晶体管；

   所述第八开关晶体管的栅极和第一极均与所述第二控制时钟信号端耦接，所述第八开关晶体管的第二极与所述第二节点耦接；

   所述第九开关晶体管的栅极与所述输入信号端耦接，所述第九开关晶体管的第一极与第三参考信号端耦接，所述第九开关晶体管的第二极与所述第二节点耦接；

   所述第十开关晶体管的栅极与所述时钟信号端耦接，所述第十开关晶体管的第一极与所述第三参考信号端耦接，所述第十开关晶体管的第二极与所述第二节点耦接；

   所述第八开关晶体管的宽长比小于所述第九开关晶体管的宽长比和所述第十开关晶体管的宽长比。
8. 如权利要求2所述的移位寄存器，其中，所述复位控制电路包括：第十一开关晶体管和第十二开关晶体管；

   所述第十一开关晶体管的栅极与所述复位信号端耦接，所述第十一开关晶体管的第一极与所述第二参考信号端耦接，所述第十一开关晶体管的第二极与所述第一节点耦接；

   所述第十二开关晶体管的栅极与所述复位信号端耦接，所述第十二开关晶体管的第一极与所述第二参考信号端耦接，所述第十二开关晶体管的第二极与所述输出信号端耦接。
9. 一种栅极驱动电路，其中，包括：级联的多个如权利要求1-8任一项所述的移位寄存器；

   第一级移位寄存器的输入信号端与第一帧触发信号端耦接；

   第二级移位寄存器的输入信号端与第二帧触发信号端耦接；

   每相邻三级移位寄存器中，第三个移位寄存器的输入信号端与第一个移位寄存器的输出信号端耦接。
10. 一种显示装置，其中，包括：如权利要求9所述的栅极驱动电路。
11. 一种如权利要求1-8任一项所述的移位寄存器的驱动方法，其中，包括：

    第一阶段，所述输入电路响应于输入信号端的信号，将第一参考信号端的信号提供给第一节点；所述第一控制电路响应于所述输入信号端的信号，控制第二节点的信号；所述第二控制电路响应于所述第一节点的信号，控制第三节点的信号；所述输出电路响应于所述第一节点的信号，将所述时钟信号端的信号提供给所述输出信号端；

    第二阶段，所述输出电路响应于所述第一节点的信号，将所述时钟信号端的信号提供给所述输出信号端；所述第一控制电路响应于时钟信号端的信号，控制第二节点的信号；所述第二控制电路响应于所述第一节点的信号，控制第三节点的信号；

    第三阶段，所述输出电路响应于所述第一节点的信号，将所述时钟信号端的信号提供给所述输出信号端，以及响应于所述第三节点的信号，将所述第二参考信号端的信号提供给所述输出信号端。

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